KR100237759B1 - 플라즈마 식각시의 아크 발생을 방지하는 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체장치 제조를 위한 플라즈마 식각공정시 발생할수 있는 아크를 억제하기 위한 것으로, 반도체장치 제조를 위한 플라즈마 식각공정시 얼라인 키로 사용되는 모니터 패턴 상부에 절연물질층이 형성된 것을 특징으로 하는 플라즈마 식각시의 아크 방지를 위한 패턴구조를 제공함으로써 수율 향상을 도모하고, 아크에 대한 게이트산화막의 파괴를 방지하여 반도체칩의 신뢰성을 향상시킨다.

Description

플라즈마 식각시의 아크 발생을 방지하는 반도체 소자 제조 방법

제1(a)도 및 제1(b)도는 종래 기술에 따른 DRAM의 셀플레이트 형성을 위한 플라즈마 식각 공정 중 셀 영역과 얼라인 키 영역을 보이는 공정 단면도.

제2도는 DRAM 제조시의 얼라인 키의 배열을 보이는 평면도.

제3(a)도는 본 발명의 일실시예에 따른 DRAM의 셀플레이트 형성을 위한 플라즈마 식각 공정 중 셀 영역과 얼라인 키 영역을 보이는 공정 단면도.

제3(b)도는 본 발명의 일실시예에 따른 DRAM의 셀플레이트 형성을 위한 플라즈마 식각 공정 후의 얼라인 키 영역을 보이는 공정 평면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2A : 스토리지 전극

2B : 제1도전막 패턴 3 : 유전막 패턴

4 : 제2도전막 10,10A,10B : 포토레지스트 패턴

본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 플라즈마 식각(plasma etch) 공정에서 아크(Arc) 발생을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.

플라즈마 식각시 아크가 발생하면 플라즈마 스퍼터링(sputtering) 또는 게이트 산화막 파괴 현상이 발생하여 심한 수율 저하가 일어난다. 이러한 아크의 발생은 식각제(etch recipe)는 물론 웨이퍼 표면의 토포그래피(topography)와도 밀접하게 연관되어 있다. 따라서, 웨이퍼 표면의 패턴을 아크 발생이 억제되는 형태로 바꿔 줄 필요가 있다.

종래에는 아크 발생시 이를 식각제로만 해결하려고 했을 뿐, 웨이퍼 표면의 토포그래피에 대한 고려는 거의 하지 않아 아크가 유발되기 쉬운 패턴 구조를 구대로 사용하였다.

플라즈마 식각시 플라즈마에 노출되는 도전층 중에서 웨이퍼 기판과 접촉을 이루는 것들은 플라즈마 전계(plasma electric field)에 심한 불균일을 유발하며, 아크는 이 불균일성에 의하여 촉발된다. 따라서, 이들 도전층들이 플라즈마에 노출되는 것을 차단하면 아크 발생을 억제할 수 있다. DRAM의 경우 스토리지 전극과 동시에 형성되어 얼라인 키(align key)로서 역할하는 정렬 패턴이 셀플레이트 형성을 위한 식각 공정에서 플라즈마에 노출되어 쉽게 아크가 발생하는 경우가 많다.

제1(a)도 및 제1(b)도는 종래 기술에 따른 DRAM의 셀플레이트 형성을 위한 플라즈마 식각 공정 중 셀 영역과 얼라인 키 영역을 보이는 공정 단면도이다.

제1(a)도는 셀 영역(A)의 스토리지 전극(2A)과 동시에 형성되어 반도체 기판(1)과 접하며 얼라인 키로서 역할하는 제1도전막 패턴(2A) 즉, 정렬 패턴을 형성하고, 스토리지 전극(2A) 상에 유전막 패턴(3)을 형성하고, 전체 구조 상에 셀플레이트를 이룰 제2도전막(4)을 형성하고, 셀 영역(A)에 셀플레이트 형상을 정의하는 포토레지스트 패턴(10)을 형성하고, 플라즈마 식각공정을 실시하는 상태를 보이고 있다.

제1(a)도와 같은 상태에서 플라즈마 식각공정을 계속 진행할 경우 제1(b)도에 도시된 바와 같이 반도체 기판(1)과 접하는 제1도전막 패턴(2B)이 드러나게 되며, 이를 통해 아크가 발생하게 된다.

제2도는 DRAM 제조시의 얼라인 키의 배열을 보이는 평면도로서, 도면부호 ‘2B’는 스토리지 전극과 동시에 형성되는 정렬패턴 즉 제1도전막 패턴을 나타내고, ‘20’은 스토리지 전극과 동시에 형성되지 않는 정렬패턴을 나타낸다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 셀플레이트 형성을 위한 플라즈마 식각 공정시, 반도체 기판과 접하며 도전층인 얼라인키가 플라즈마에 노출되는 것을 방지하여 아크 발생을 억제할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 상기 반도체 소자의 셀 영역에 반도체 기판과 접하는 스토리지 전극을 형성하면서, 얼라인 키 영역에 상기 반도체 기판과 접하며 얼라인 키로서 역할을 하는 제1도전막 패턴을 형성하는 제1단계; 상기 스토리지 전극 상에 유전막 패턴을 형성하는 제2단계; 상기 제2단계가 완료된 전체 구조 상에 셀플레이트를 이룰 제2도전막을 형성하는 제3단계; 상기 셀 영역의 상기 제2도전막 상에 셀플레이트 형상을 정의하는 식각마스크를 형성하고, 상기 얼라인 키 영역의 상기 제2도전막을 덮는 절연막 패턴을 형성하는 제4단계; 상기 식각마스크 및 상기 절연막 패턴으로 덮이지 않은 상기 제2도전막을 플라즈마 식각함으로써, 상기 셀 영역에 셀플레이트를 형성하면서 상기 제1도전막 패턴이 노출되지 않도록 하는 제5단계; 상기 식각마스크 및 상기 절연막 패턴을 제거하는 제6단계를 포함하는 반도체 소자 제조 방법을 제공한다.

본 발명은 반도체 장치 제조를 위한 플라즈마 식각공정시 플라즈마에 노출되는 도전층 패턴을 절연물질로 덮어 아크 발생을 억제하는데 특징이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제3(a)도는 본 발명의 일실시예에 따른 DRAM의 셀플레이트 형성을 위한 플라즈마 식각 공정 중, 셀 영역과 얼라인 키 영역을 보이는 공정 단면이다.

제3(a)도에 도시한 바와 같이 셀 영역(A)의 스토리지 전극(2A)과 동시에 형성되어 반도체 기판(1)과 접하며 얼라인 키로서 역할하는 제1도전막 패턴(2A) 즉, 정렬패턴을 형성하고, 스토리지 전극(2A)상에 유전막 패턴(3)을 형성한다.

이어서, 전체 구조 상에 셀플레이트를 이룰 제2도전막(4)을 형성하고, 셀 영역(A)에 셀플레이트 형상을 정의하는 제1포토레지스트 패턴(10A)을 형성하고, 얼라인 키 영역(B)에는 제2도전막(4)을 덮는 제2포토레지스트 패턴(10B)을 형성한 다음, 셀플레이트를 형성하기 위한 플라즈마 식각공정을 실시하여 제2도전막(4)을 식각한다.

제3(b)도는 제3(a)도와 같은 식각 공정 후 제1 및 제2포토레지스트 패턴(10A,10B)을 제거한 상태를 보이는 평면도로서, 얼라인 키 영역이 제2도전막(4)으로 덮여있음을 보이고 있다. 제3(a)도는 제3(b)도의 ‘B’ 부분 확대 단면도이다.

이와 같이 셀플레이트 형성을 위한 플라즈마 식각시 얼라인 키 영역의 제2도전막 상에 포토레지스트 등의 절연체 등을 형성하여 계속적인 플라즈마 식각으로도 제2도전막이 제거되지 않도록 함으로써 반도체 기판과 접하는 제1도전막 패턴이 플라즈마에 노출되는 것을 방지할 수 있다. 통상의 셀플레이트를 이룰 제2도전막은 투명하므로 제1도전막 패턴 즉, 정렬패턴 상부에 제2도전막이 제거되지 않고 존재하더라도 이후의 정렬에 영향을 주지 않는다.

상기 실시예에서는 스토리지 전극과 동시에 형성되는 정렬 패턴 부분만을 설명하였으나, 기판과 접하며 플라즈마 노출되는 금속막 또는 폴리실리콘층 등에 적용될 수 있다.

전술한 본 발명에 의하면, 플라즈마 식각시 아크 발생을 억제할 수 있어 수율 향상을 도모할 수 있고, 아크에 의한 게이트 산화막의 파괴를 방지하여 반도체 칩의 신뢰성을 높일 수 있으며, 아크 발생이 억제되므로 식각제(etch rate) 조절이 용이해진다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (2)

1. 반도체 소자 제조 방법에 있어서, 상기 반도체 소자의 셀 영역에 반도체 기판과 접하는 스토리지 전극을 형성하면서, 얼라인 키 영역에 상기 반도체 기판과 접하며 얼라인 키로서 역할을 하는 제1도전막 패턴을 형성하는 제1단계; 상기 스토리지 전극 상에 유전막 패턴을 형성하는 제2단계; 상기 제2단계가 완료된 전체 구조 상에 셀플레이트를 이룰 제2도전막을 형성하는 제3단계; 상기 셀 영역의 상기 제2도전막 상에 셀플레이트 형상을 정의하는 식각마스크를 형성하고, 상기 얼라인 키 영역의 상기 제2도전막을 덮는 절연막 패턴을 형성하는 제4단계; 상기 식각마스크 및 상기 절연막 패턴으로 덮이지 않은 상기 제2도전막을 플라즈마 식각함으로써, 상기 셀 영역에 셀플레이트를 형성하면서 상기 제1도전막 패턴이 노출되지 않도록 하는 제5단계; 상기 식각마스크 및 상기 절연막 패턴을 제거하는 제6단계를 포함하는 반도체 소자 제조 방법.
2. 제1항에 있어서, 상기 식각마스크 및 상기 절연막 패턴을 각각 포토레지스트 패턴으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.