JP3315064B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JP3315064B2 JP3315064B2 JP25654297A JP25654297A JP3315064B2 JP 3315064 B2 JP3315064 B2 JP 3315064B2 JP 25654297 A JP25654297 A JP 25654297A JP 25654297 A JP25654297 A JP 25654297A JP 3315064 B2 JP3315064 B2 JP 3315064B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 13
- 238000001020 plasma etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 238000005530 etching Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- Microelectronics & Electronic Packaging (AREA)
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- Electrodes Of Semiconductors (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造方
法に関し、特に集積回路上のＭＯＳトランジスタの製造
方法に関する。
法に関し、特に集積回路上のＭＯＳトランジスタの製造
方法に関する。
【０００２】
【従来の技術】集積回路の製造業者は、より低いパワー
供給電圧でもって、より短いゲート長さを達成して、電
力消費を増加させることなく、より高密度かつ高速の集
積回路を実現しようとしている。
供給電圧でもって、より短いゲート長さを達成して、電
力消費を増加させることなく、より高密度かつ高速の集
積回路を実現しようとしている。
【０００３】ある製造技術は、低電圧（例、３Ｖ）動作
を達成するために、ゲート酸化物を薄くしている。一般
的にゲート酸化物が薄くなるとＭＯＳトランジスタを動
作させるのに必要な電圧は低くなる。しかし、薄いゲー
ト酸化物は、酸化物上のゲートに係る過剰電圧により容
易に損傷してしまう。外部ソースからの静電気放電（例
えば適切に接地せずに半導体チップを処理することによ
り発生する）は、ゲート酸化物損傷の１つの原因と考え
られているが、本発明者等は、ゲート酸化物損傷は約１
５ｎｍの比較的厚いゲート酸化物の場合でも、製造プロ
セス中に発生することがあることを見いだした。
を達成するために、ゲート酸化物を薄くしている。一般
的にゲート酸化物が薄くなるとＭＯＳトランジスタを動
作させるのに必要な電圧は低くなる。しかし、薄いゲー
ト酸化物は、酸化物上のゲートに係る過剰電圧により容
易に損傷してしまう。外部ソースからの静電気放電（例
えば適切に接地せずに半導体チップを処理することによ
り発生する）は、ゲート酸化物損傷の１つの原因と考え
られているが、本発明者等は、ゲート酸化物損傷は約１
５ｎｍの比較的厚いゲート酸化物の場合でも、製造プロ
セス中に発生することがあることを見いだした。
【０００４】このようなゲートとその下の基板との間の
導電性パスの電圧破壊の結果は、直ちに検出することが
できる。より重大な結果は、直ちに検出することはでき
ないがトランジスタの信頼性に影響を及ぼすことであ
る。例えば、キャリアは酸化物内に閉じ込められてトラ
ンジスタをホットキャリア損傷を受け易くしてしまうこ
とである。
導電性パスの電圧破壊の結果は、直ちに検出することが
できる。より重大な結果は、直ちに検出することはでき
ないがトランジスタの信頼性に影響を及ぼすことであ
る。例えば、キャリアは酸化物内に閉じ込められてトラ
ンジスタをホットキャリア損傷を受け易くしてしまうこ
とである。
【０００５】このような損傷を低減する１つの方法は、
プラズマパワー密度を低減し、そしてプラズマエッチン
グ装置の磁界を遮断することである。しかし、これはエ
ッチング中のウェハに係るエッチングの均一性を低減さ
せてしまい、エッチングの等方性を増加させ、エッチン
グの選択性および効率を低減させてしまう。
プラズマパワー密度を低減し、そしてプラズマエッチン
グ装置の磁界を遮断することである。しかし、これはエ
ッチング中のウェハに係るエッチングの均一性を低減さ
せてしまい、エッチングの等方性を増加させ、エッチン
グの選択性および効率を低減させてしまう。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、理想的な異方性プラズマエッチングの利点を損な
うことなくゲート酸化物の損傷を抑制するような方法で
トランジスタゲートの製造方法を提供することである。
的は、理想的な異方性プラズマエッチングの利点を損な
うことなくゲート酸化物の損傷を抑制するような方法で
トランジスタゲートの製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の方法は、集積回
路の形成を次に述べるステップを含む方法で実行するこ
とである。まず第１ステップとして、誘電体層を第１導
電層の上に形成し、その中に開口を形成して第１導電層
の１部を露出する。次に第２導電層を誘電体層の上と開
口内に堆積する。そしてこの第２導電層をマスキングし
てプラズマエッチングをして導電体を形成する。
路の形成を次に述べるステップを含む方法で実行するこ
とである。まず第１ステップとして、誘電体層を第１導
電層の上に形成し、その中に開口を形成して第１導電層
の１部を露出する。次に第２導電層を誘電体層の上と開
口内に堆積する。そしてこの第２導電層をマスキングし
てプラズマエッチングをして導電体を形成する。
【０００８】第２導電層をエッチングしている間、第２
導電層とその下の第１導電層とは、好ましくは最初は互
いに接触しており、そして第２導電層がエッチングで取
り除かれるにつれてこの第１導電層と第２導電層の両方
がプラズマに曝される。これによりエッチングプロセス
の間、第１導電層と第２導電層との間の電位差が低減さ
れ、これら２つの導電層間の誘電体の電圧破壊の可能性
を低減できる。
導電層とその下の第１導電層とは、好ましくは最初は互
いに接触しており、そして第２導電層がエッチングで取
り除かれるにつれてこの第１導電層と第２導電層の両方
がプラズマに曝される。これによりエッチングプロセス
の間、第１導電層と第２導電層との間の電位差が低減さ
れ、これら２つの導電層間の誘電体の電圧破壊の可能性
を低減できる。
【０００９】
【発明の実施の形態】本発明によれば、図１において、
ウェハ１０の一部の上に少なくとも１個のトランジスタ
（図示せず）が形成される。第１導電層（半導体基板）
１１は、その上に開口１５を有する誘電体層１４が形成
される。そしてこの開口１５は、第１導電層１１を露出
するものである。第２導電層（ポリシリコン層）１６が
誘電体層１４の上と開口１５の中に堆積される。その後
第２導電層１６は、レジスト１７によりマスクされ、プ
ラズマエッチングされて図２に示すような残留ポリシリ
コン層１８を形成する。
ウェハ１０の一部の上に少なくとも１個のトランジスタ
（図示せず）が形成される。第１導電層（半導体基板）
１１は、その上に開口１５を有する誘電体層１４が形成
される。そしてこの開口１５は、第１導電層１１を露出
するものである。第２導電層（ポリシリコン層）１６が
誘電体層１４の上と開口１５の中に堆積される。その後
第２導電層１６は、レジスト１７によりマスクされ、プ
ラズマエッチングされて図２に示すような残留ポリシリ
コン層１８を形成する。
【００１０】さらに詳細に説明すると、ウェハ１０は第
１導電層１１を有し、この第１導電層１１の上に従来の
フィールド酸化物（ＦＯＸ）１２と誘電体層１４が形成
される。フィールド酸化物１２は誘電体層１４よりも遥
かに厚いものである。両側のフィールド酸化物１２の間
の第１導電層１１の上の領域は、トランジスタ，抵抗，
キャパシタ等が形成される場所である。通常この誘電体
層１４は、２０ｎｍ以下の厚さで、さらに最新の技術で
は３ｎｍの薄さを有する。
１導電層１１を有し、この第１導電層１１の上に従来の
フィールド酸化物（ＦＯＸ）１２と誘電体層１４が形成
される。フィールド酸化物１２は誘電体層１４よりも遥
かに厚いものである。両側のフィールド酸化物１２の間
の第１導電層１１の上の領域は、トランジスタ，抵抗，
キャパシタ等が形成される場所である。通常この誘電体
層１４は、２０ｎｍ以下の厚さで、さらに最新の技術で
は３ｎｍの薄さを有する。
【００１１】フィールド酸化物１２と誘電体層１４はマ
スクされて、開口１５が誘電体層１４内に形成される。
これら開口１５は、その下の第１導電層１１を露出させ
る。開口１５の大きさと形状とその配置場所とは、本発
明にとって必須事項ではないが、ゲートが形成されるべ
き場所に十分近く、かつ十分な大きさ（最終製品のトラ
ンジスタゲートの領域に比例して）でなければならな
い。この開口は従来のエッチング技術、例えばウェット
（ＨＦ）エッチングあるいはプラズマエッチングにより
形成される。
スクされて、開口１５が誘電体層１４内に形成される。
これら開口１５は、その下の第１導電層１１を露出させ
る。開口１５の大きさと形状とその配置場所とは、本発
明にとって必須事項ではないが、ゲートが形成されるべ
き場所に十分近く、かつ十分な大きさ（最終製品のトラ
ンジスタゲートの領域に比例して）でなければならな
い。この開口は従来のエッチング技術、例えばウェット
（ＨＦ）エッチングあるいはプラズマエッチングにより
形成される。
【００１２】次に第２導電層１６が堆積され、そしてこ
の第２導電層１６は通常 in situで炉内拡散あるいはイ
ンプラントのいずれかによりドーピングされている。そ
の後ホトレジスト層を堆積し、パターン化してレジスト
１７を規定する。レジスト１７の下の第２導電層１６
は、トランジスタゲートとして将来残る。この構造体を
次に従来のプラズマエッチング処理をして第２導電層１
６のマスクされていない部分を除去し、図２に示す残留
ポリシリコン層１８の領域を形成する。
の第２導電層１６は通常 in situで炉内拡散あるいはイ
ンプラントのいずれかによりドーピングされている。そ
の後ホトレジスト層を堆積し、パターン化してレジスト
１７を規定する。レジスト１７の下の第２導電層１６
は、トランジスタゲートとして将来残る。この構造体を
次に従来のプラズマエッチング処理をして第２導電層１
６のマスクされていない部分を除去し、図２に示す残留
ポリシリコン層１８の領域を形成する。
【００１３】この残留ポリシリコン層１８は、従来方法
（選択的事項として薄くドープしたドレインを形成しな
がらソースとドレインを注入し、レジストを取り除き珪
化物を形成し、レベル間誘電体層を堆積し、ウィンドウ
を開口し、ソースとドレインに接点を形成し、さらに金
属を堆積させる等のプロセス）により完成されるべきト
ランジスタのゲートとなる。第２導電層１６をエッチン
グしている間、第１導電層１１内の開口１５の近傍で小
さな凹みが形成されることがあるが、これは通常有害な
ものとは考えられない。
（選択的事項として薄くドープしたドレインを形成しな
がらソースとドレインを注入し、レジストを取り除き珪
化物を形成し、レベル間誘電体層を堆積し、ウィンドウ
を開口し、ソースとドレインに接点を形成し、さらに金
属を堆積させる等のプロセス）により完成されるべきト
ランジスタのゲートとなる。第２導電層１６をエッチン
グしている間、第１導電層１１内の開口１５の近傍で小
さな凹みが形成されることがあるが、これは通常有害な
ものとは考えられない。
【００１４】エッチングプロセスの間開口１５が存在す
ることにより、（１）第２導電層１６が個々のゲートに
分離される前に第１導電層１１に接触すること、および
（２）個々のゲートが形成されるにつれてプラズマが第
１導電層１１に接触することがある。これはエッチング
の間残留ポリシリコン層１８上の電位と第１導電層１１
の電位差を低減させることになる。さらにまた酸素プラ
ズマ中でレジスト１７を取り除く間（レジストの灰
化）、第１導電層１１と残留ポリシリコン層１８はプラ
ズマに曝され、それらの間の電位差を低減させる。誘電
体層１４に係る電界が低減することにより、酸化物がブ
レークダウンするおよび／または電荷が誘電体層１４内
に閉じ込められる可能性が低減する。
ることにより、（１）第２導電層１６が個々のゲートに
分離される前に第１導電層１１に接触すること、および
（２）個々のゲートが形成されるにつれてプラズマが第
１導電層１１に接触することがある。これはエッチング
の間残留ポリシリコン層１８上の電位と第１導電層１１
の電位差を低減させることになる。さらにまた酸素プラ
ズマ中でレジスト１７を取り除く間（レジストの灰
化）、第１導電層１１と残留ポリシリコン層１８はプラ
ズマに曝され、それらの間の電位差を低減させる。誘電
体層１４に係る電界が低減することにより、酸化物がブ
レークダウンするおよび／または電荷が誘電体層１４内
に閉じ込められる可能性が低減する。
【００１５】電位を実使用と同様に低減するために開口
１５は残留ポリシリコン層１８の近傍に形成しなければ
ならず、そして好ましくは後に形成されるソースとドレ
インの接点ウィンドウ（図示せず）と同位置（co-locat
ed）にあるのが好ましい。開口１５用とソースとドレイ
ン接点ウィンドウ用に同一のレティクルを用いることに
より、開口はゲートの近傍に形成され、余分のレティク
ルは必要とされない。しかし、開口１５は、トランジス
タの活性領域から離れた場所に配置され、例えば共通ウ
ェハ（図示せず）の上の回路間のスクライブ領域（scri
be area）に配置することも可能である。
１５は残留ポリシリコン層１８の近傍に形成しなければ
ならず、そして好ましくは後に形成されるソースとドレ
インの接点ウィンドウ（図示せず）と同位置（co-locat
ed）にあるのが好ましい。開口１５用とソースとドレイ
ン接点ウィンドウ用に同一のレティクルを用いることに
より、開口はゲートの近傍に形成され、余分のレティク
ルは必要とされない。しかし、開口１５は、トランジス
タの活性領域から離れた場所に配置され、例えば共通ウ
ェハ（図示せず）の上の回路間のスクライブ領域（scri
be area）に配置することも可能である。
【００１６】ソースとドレインを注入する前に薄い酸化
物層を開口１５の上に形成（酸化方法あるいは堆積方法
により）してもよい。
物層を開口１５の上に形成（酸化方法あるいは堆積方法
により）してもよい。
【００１７】図３，４に本発明の他の実施例を示す。こ
れらの図は、アナログ回路およびＤＲＡＭ蓄積キャパシ
タのようなさまざまな回路応用に用いられる。金属間層
あるいはポリシリコン間層の集積キャパシタの製造プロ
セスで用いられる一部のステップを表す。図３，４に開
示した技術は図１，２で説明した技術と類似のものであ
る。
れらの図は、アナログ回路およびＤＲＡＭ蓄積キャパシ
タのようなさまざまな回路応用に用いられる。金属間層
あるいはポリシリコン間層の集積キャパシタの製造プロ
セスで用いられる一部のステップを表す。図３，４に開
示した技術は図１，２で説明した技術と類似のものであ
る。
【００１８】キャパシタは２枚のプレート底部層（ポリ
シリコン製層）２３と上部層（ポリシリコン製層）２６
を有する。この底部層２３と上部層２６の間に誘電体層
２４である通常酸化物層（底部層２３から成長したある
いは堆積された、あるいはそれらの組み合わせ）が形成
される。一般的に誘電体層２４が薄くなると、キャパシ
タのキャパシタンスは、大きくなる。そのため誘電体層
２４の厚さはゲート酸化物と同程度に薄くなり、同一の
問題が発生する。
シリコン製層）２３と上部層（ポリシリコン製層）２６
を有する。この底部層２３と上部層２６の間に誘電体層
２４である通常酸化物層（底部層２３から成長したある
いは堆積された、あるいはそれらの組み合わせ）が形成
される。一般的に誘電体層２４が薄くなると、キャパシ
タのキャパシタンスは、大きくなる。そのため誘電体層
２４の厚さはゲート酸化物と同程度に薄くなり、同一の
問題が発生する。
【００１９】酸化物の電圧破壊の問題を解決するため
に、開口２５（図４）が誘電体層２４内に形成され、そ
の結果底部層２３と上部層２６が接触する（図３）。上
部層２６がエッチングされると（パターン化されたホト
レジストマスク２７でマスクされて）、底部層２３はプ
ラズマに曝されることになる。これは、エッチングの間
上部層２６の電位を底部層２３に対し低減させることに
なる。さらに、上部層２６の堆積がプラズマにより行わ
れる場合には、開口２５はこの堆積の間底部層２３と誘
電体層２４との間の電位を低減させることになる。
に、開口２５（図４）が誘電体層２４内に形成され、そ
の結果底部層２３と上部層２６が接触する（図３）。上
部層２６がエッチングされると（パターン化されたホト
レジストマスク２７でマスクされて）、底部層２３はプ
ラズマに曝されることになる。これは、エッチングの間
上部層２６の電位を底部層２３に対し低減させることに
なる。さらに、上部層２６の堆積がプラズマにより行わ
れる場合には、開口２５はこの堆積の間底部層２３と誘
電体層２４との間の電位を低減させることになる。
【００２０】底部層２３が基板２１から誘電体層２２に
より絶縁されている場合には、基板２１は、キャパシタ
の一方のプレートとなり、底部層２３が上部プレートと
なる。この場合、開口２５は誘電体層２２内に形成され
る。
より絶縁されている場合には、基板２１は、キャパシタ
の一方のプレートとなり、底部層２３が上部プレートと
なる。この場合、開口２５は誘電体層２２内に形成され
る。
【００２１】上記のデバイスと層の形成は一実施例であ
り、別の構成を用いても同一の結果を得ることができ
る。例えば、他の感光性構造体（例えば、バイポーラト
ランジスタ形成におけるような）は、これらの技術の利
点を用いることができる。さらにまた他の種類の絶縁層
と導電層も前記の絶縁層と導電層に置き換えることもで
きる。
り、別の構成を用いても同一の結果を得ることができ
る。例えば、他の感光性構造体（例えば、バイポーラト
ランジスタ形成におけるような）は、これらの技術の利
点を用いることができる。さらにまた他の種類の絶縁層
と導電層も前記の絶縁層と導電層に置き換えることもで
きる。
【００２２】
【発明の効果】以上述べたように本発明は、理想的な異
方性プラズマエッチングの利点を損なうことなくゲート
酸化物の損傷を抑制するような方法でトランジスタゲー
トの方法を提供するものである。
方性プラズマエッチングの利点を損なうことなくゲート
酸化物の損傷を抑制するような方法でトランジスタゲー
トの方法を提供するものである。
【図１】本発明の一実施例による半導体の製造プロセス
途中のトランジスタ構造体を表す図
途中のトランジスタ構造体を表す図
【図２】ゲートが形成された後の図１のトランジスタ構
造体を表す図
造体を表す図
【図３】本発明の他の実施例による半導体の製造プロセ
ス途中のキャパシタの構造体を表す図
ス途中のキャパシタの構造体を表す図
【図４】エッチングプロセス後の図３のキャパシタ構造
体を表す図
体を表す図
１０ ウェハ １１ 第１導電層（半導体基板） １２ フィールド酸化物（ＦＯＸ） １４ 誘電体層 １５ 開口 １６ 第２導電層（ポリシリコン層） １７ レジスト １８ 残留ポリシリコン層 ２０ キャパシタ構造体 ２１ 基板 ２２ 誘電体層 ２３ 底部層（ポリシリコン製層） ２４ 誘電体層 ２５ 開口 ２６ 上部層（ポリシリコン製層） ２７ ホトレジストマスク
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊ ｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 チャン ウェイ リュン アメリカ合衆国、32836 フロリダ、オ ーランド、ベイクリフ コート 9556 (56)参考文献 特開 平６−21092（ＪＰ，Ａ) 特開 平２−278722（ＪＰ，Ａ) 特開 平６−268210（ＪＰ，Ａ) 特開 平５−308139（ＪＰ，Ａ) 特開 昭59−121869（ＪＰ，Ａ) 特開 平４−180669（ＪＰ，Ａ) 特開 昭63−265448（ＪＰ，Ａ) 特開 昭61−194873（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/3065 H01L 29/78 H01L 21/336
Claims (6)
- 【請求項１】 ゲート誘電体層を導電性基板上に形成す
るステップと、 前記基板の一部を露出するように、前記ゲート誘電体層
に開口を形成するステップと、 前記開口で前記基板と電気的に連絡するように、前記誘
電体層上にポリシリコン層を堆積するステップと、 トランジスタゲートを形成するように、前記ポリシリコ
ン層をマスクし、かつプラズマエッチングするステップ
であって、前記開口が前記トランジスタゲートに近接し
ているステップと、 前記ゲートとともに配列されたソース及びドレイン領域
を形成するように、選択的にドーパントを前記基板に注
入するステップと、 前記ソース及びドレイン領域上に位置する層にウィンド
ウを形成するステップであって、前記ウィンドウは前記
ソース及びドレイン領域を露出させるための前記開口と
実質的に同じ位置にあり、前記ソース及びドレイン領域
と連絡しているステップとを含み、 それによって前記開口で前記基板と電気的に連絡してい
る前記ポリシリコン層が、前記ポリシリコン層のプラズ
マエッチングの間に、前記ポリシリコン層と前記基板の
間の絶縁破壊の機会と電位差を減少することを特徴とす
る集積回路の製造方法。 - 【請求項２】 前記ゲート誘電体層がゲート酸化物で、
前記ポリシリコン層がポリシリコンである請求項１に記
載の方法。 - 【請求項３】 薄い酸化物を前記基板の露出部分上に形
成するステップであって、前記ウィンドウがさらに前記
薄い酸化物に形成されるステップを、さらに含む請求項
２に記載の方法。 - 【請求項４】 前記ポリシリコンが、イン・シツ（in s
itu）ドープされたポリシリコンである請求項２に記載
の方法。 - 【請求項５】 前記ドープされたポリシリコンを珪化(s
ilicide)処理するステップをさらに含む請求項４に記載
の方法。 - 【請求項６】 前記ポリシリコン層が、フォトレジスト
でマスクされかつ、プラズマを用いて前記基板からマス
クが除去されるステップをさらに含む請求項１に記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/724128 | 1996-09-30 | ||
| US08/724,128 US5843827A (en) | 1996-09-30 | 1996-09-30 | Method of reducing dielectric damage from plasma etch charging |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125615A JPH10125615A (ja) | 1998-05-15 |
| JP3315064B2 true JP3315064B2 (ja) | 2002-08-19 |
Family
ID=24909137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25654297A Expired - Fee Related JP3315064B2 (ja) | 1996-09-30 | 1997-09-22 | 集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5843827A (ja) |
| JP (1) | JP3315064B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891763A (en) * | 1997-10-22 | 1999-04-06 | Wanlass; Frank M. | Damascene pattering of SOI MOS transistors |
| US6121080A (en) * | 1998-11-06 | 2000-09-19 | United Microelectronics Corp. | Electronic discharge protective circuit for DRAM |
| US6448657B1 (en) * | 1999-04-21 | 2002-09-10 | Applied Materials, Inc. | Structure for reducing junction spiking through a wall surface of an overetched contact via |
| US6458648B1 (en) | 1999-12-17 | 2002-10-01 | Agere Systems Guardian Corp. | Method for in-situ removal of side walls in MOM capacitor formation |
| US6426301B1 (en) * | 2000-07-31 | 2002-07-30 | Advanced Micro Devices, Inc. | Reduction of via etch charging damage through the use of a conducting hard mask |
| US7264676B2 (en) | 2003-09-11 | 2007-09-04 | United Microelectronics Corp. | Plasma apparatus and method capable of adaptive impedance matching |
| CN107346729A (zh) * | 2016-05-04 | 2017-11-14 | 北大方正集团有限公司 | 半导体器件的基底及其制作方法和半导体器件 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1289740A (ja) * | 1969-12-24 | 1972-09-20 | ||
| US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
| US5272099A (en) * | 1992-11-27 | 1993-12-21 | Etron Technology Inc. | Fabrication of transistor contacts |
| US5328867A (en) * | 1993-05-07 | 1994-07-12 | United Microelectronics Corporation | Peroxide clean before buried contact polysilicon deposition |
| US5464792A (en) * | 1993-06-07 | 1995-11-07 | Motorola, Inc. | Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device |
| US5580806A (en) * | 1995-01-06 | 1996-12-03 | United Microelectronics Corp. | Method of fabricating a buried contact structure for SRAM |
| US5681778A (en) * | 1995-11-27 | 1997-10-28 | Micron Technology, Inc. | Semiconductor processing method of forming a buried contact and conductive line |
| US5576242A (en) * | 1995-12-15 | 1996-11-19 | United Microelectronics Corp. | Method of forming self-aligned buried contact |
| US5654231A (en) * | 1996-03-25 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of eliminating buried contact trench in SRAM technology |
-
1996
- 1996-09-30 US US08/724,128 patent/US5843827A/en not_active Expired - Lifetime
-
1997
- 1997-09-22 JP JP25654297A patent/JP3315064B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5843827A (en) | 1998-12-01 |
| JPH10125615A (ja) | 1998-05-15 |
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