JPH10125615A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH10125615A
JPH10125615A JP9256542A JP25654297A JPH10125615A JP H10125615 A JPH10125615 A JP H10125615A JP 9256542 A JP9256542 A JP 9256542A JP 25654297 A JP25654297 A JP 25654297A JP H10125615 A JPH10125615 A JP H10125615A
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    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
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Abstract

(57)【要約】 【課題】 理想的な異方性プラズマエッチングの利点を
損なうことなくゲート酸化物の損傷を抑制するような方
法でトランジスタゲートの方法を提供する。 【解決手段】 本発明の方法は、誘電体層１４を第１導
電層１１の上に形成し、その中に開口１５を形成して第
１導電層の１部を露出する。次に第２導電層１６を前記
誘電体層１４の上と開口１５内に堆積する。第２導電層
をマスキングしてプラズマエッチングをして導電体１８
を形成する。第２導電層をエッチングしている間、第２
導電層とその下の第１導電層とは、最初は互いに接触し
ている為、そして第２導電層がエッチングで取り除かれ
るにつれて、第１導電層１１と第２導電層１６との間の
電位差が低減され、これら２つの導電層間の誘電体の電
圧破壊の可能性を低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造方
法に関し、特に集積回路上のＭＯＳトランジスタの製造
方法に関する。
【０００２】
【従来の技術】集積回路の製造業者は、より低いパワー
供給電圧でもって、より短いゲート長さを達成して、電
力消費を増加させることなく、より高密度かつ高速の集
積回路を実現しようとしている。
【０００３】ある製造技術は、低電圧（例、３Ｖ）動作
を達成するために、ゲート酸化物を薄くしている。一般
的にゲート酸化物が薄くなるとＭＯＳトランジスタを動
作させるのに必要な電圧は低くなる。しかし、薄いゲー
ト酸化物は、酸化物上のゲートに係る過剰電圧により容
易に損傷してしまう。外部ソースからの静電気放電（例
えば適切に接地せずに半導体チップを処理することによ
り発生する）は、ゲート酸化物損傷の１つの原因と考え
られているが、本発明者等は、ゲート酸化物損傷は約１
５ｎｍの比較的厚いゲート酸化物の場合でも、製造プロ
セス中に発生することがあることを見いだした。
【０００４】このようなゲートとその下の基板との間の
導電性パスの電圧破壊の結果は、直ちに検出することが
できる。より重大な結果は、直ちに検出することはでき
ないがトランジスタの信頼性に影響を及ぼすことであ
る。例えば、キャリアは酸化物内に閉じ込められてトラ
ンジスタをホットキャリア損傷を受け易くしてしまうこ
とである。
【０００５】このような損傷を低減する１つの方法は、
プラズマパワー密度を低減し、そしてプラズマエッチン
グ装置の磁界を遮断することである。しかし、これはエ
ッチング中のウェハに係るエッチングの均一性を低減さ
せてしまい、エッチングの等方性を増加させ、エッチン
グの選択性および効率を低減させてしまう。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、理想的な異方性プラズマエッチングの利点を損な
うことなくゲート酸化物の損傷を抑制するような方法で
トランジスタゲートの製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の方法は、集積回
路の形成を次に述べるステップを含む方法で実行するこ
とである。まず第１ステップとして、誘電体層を第１導
電層の上に形成し、その中に開口を形成して第１導電層
の１部を露出する。次に第２導電層を誘電体層の上と開
口内に堆積する。そしてこの第２導電層をマスキングし
てプラズマエッチングをして導電体を形成する。
【０００８】第２導電層をエッチングしている間、第２
導電層とその下の第１導電層とは、好ましくは最初は互
いに接触しており、そして第２導電層がエッチングで取
り除かれるにつれてこの第１導電層と第２導電層の両方
がプラズマに曝される。これによりエッチングプロセス
の間、第１導電層と第２導電層との間の電位差が低減さ
れ、これら２つの導電層間の誘電体の電圧破壊の可能性
を低減できる。
【０００９】
【発明の実施の形態】本発明によれば、図１において、
ウェハ１０の一部の上に少なくとも１個のトランジスタ
（図示せず）が形成される。第１導電層（半導体基板）
１１は、その上に開口１５を有する誘電体層１４が形成
される。そしてこの開口１５は、第１導電層１１を露出
するものである。第２導電層（ポリシリコン層）１６が
誘電体層１４の上と開口１５の中に堆積される。その後
第２導電層１６は、レジスト１７によりマスクされ、プ
ラズマエッチングされて図２に示すような残留ポリシリ
コン層１８を形成する。
【００１０】さらに詳細に説明すると、ウェハ１０は第
１導電層１１を有し、この第１導電層１１の上に従来の
フィールド酸化物（ＦＯＸ）１２と誘電体層１４が形成
される。フィールド酸化物１２は誘電体層１４よりも遥
かに厚いものである。両側のフィールド酸化物１２の間
の第１導電層１１の上の領域は、トランジスタ，抵抗，
キャパシタ等が形成される場所である。通常この誘電体
層１４は、２０ｎｍ以下の厚さで、さらに最新の技術で
は３ｎｍの薄さを有する。
【００１１】フィールド酸化物１２と誘電体層１４はマ
スクされて、開口１５が誘電体層１４内に形成される。
これら開口１５は、その下の第１導電層１１を露出させ
る。開口１５の大きさと形状とその配置場所とは、本発
明にとって必須事項ではないが、ゲートが形成されるべ
き場所に十分近く、かつ十分な大きさ（最終製品のトラ
ンジスタゲートの領域に比例して）でなければならな
い。この開口は従来のエッチング技術、例えばウェット
（ＨＦ）エッチングあるいはプラズマエッチングにより
形成される。
【００１２】次に第２導電層１６が堆積され、そしてこ
の第２導電層１６は通常 in situで炉内拡散あるいはイ
ンプラントのいずれかによりドーピングされている。そ
の後ホトレジスト層を堆積し、パターン化してレジスト
１７を規定する。レジスト１７の下の第２導電層１６
は、トランジスタゲートとして将来残る。この構造体を
次に従来のプラズマエッチング処理をして第２導電層１
６のマスクされていない部分を除去し、図２に示す残留
ポリシリコン層１８の領域を形成する。
【００１３】この残留ポリシリコン層１８は、従来方法
（選択的事項として薄くドープしたドレインを形成しな
がらソースとドレインを注入し、レジストを取り除き珪
化物を形成し、レベル間誘電体層を堆積し、ウィンドウ
を開口し、ソースとドレインに接点を形成し、さらに金
属を堆積させる等のプロセス）により完成されるべきト
ランジスタのゲートとなる。第２導電層１６をエッチン
グしている間、第１導電層１１内の開口１５の近傍で小
さな凹みが形成されることがあるが、これは通常有害な
ものとは考えられない。
【００１４】エッチングプロセスの間開口１５が存在す
ることにより、（１）第２導電層１６が個々のゲートに
分離される前に第１導電層１１に接触すること、および
（２）個々のゲートが形成されるにつれてプラズマが第
１導電層１１に接触することがある。これはエッチング
の間残留ポリシリコン層１８上の電位と第１導電層１１
の電位差を低減させることになる。さらにまた酸素プラ
ズマ中でレジスト１７を取り除く間（レジストの灰
化）、第１導電層１１と残留ポリシリコン層１８はプラ
ズマに曝され、それらの間の電位差を低減させる。誘電
体層１４に係る電界が低減することにより、酸化物がブ
レークダウンするおよび／または電荷が誘電体層１４内
に閉じ込められる可能性が低減する。
【００１５】電位を実使用と同様に低減するために開口
１５は残留ポリシリコン層１８の近傍に形成しなければ
ならず、そして好ましくは後に形成されるソースとドレ
インの接点ウィンドウ（図示せず）と同位置（co-locat
ed）にあるのが好ましい。開口１５用とソースとドレイ
ン接点ウィンドウ用に同一のレティクルを用いることに
より、開口はゲートの近傍に形成され、余分のレティク
ルは必要とされない。しかし、開口１５は、トランジス
タの活性領域から離れた場所に配置され、例えば共通ウ
ェハ（図示せず）の上の回路間のスクライブ領域（scri
be area）に配置することも可能である。
【００１６】ソースとドレインを注入する前に薄い酸化
物層を開口１５の上に形成（酸化方法あるいは堆積方法
により）してもよい。
【００１７】図３，４に本発明の他の実施例を示す。こ
れらの図は、アナログ回路およびＤＲＡＭ蓄積キャパシ
タのようなさまざまな回路応用に用いられる。金属間層
あるいはポリシリコン間層の集積キャパシタの製造プロ
セスで用いられる一部のステップを表す。図３，４に開
示した技術は図１，２で説明した技術と類似のものであ
る。
【００１８】キャパシタは２枚のプレート底部層（ポリ
シリコン製層）２３と上部層（ポリシリコン製層）２６
を有する。この底部層２３と上部層２６の間に誘電体層
２４である通常酸化物層（底部層２３から成長したある
いは堆積された、あるいはそれらの組み合わせ）が形成
される。一般的に誘電体層２４が薄くなると、キャパシ
タのキャパシタンスは、大きくなる。そのため誘電体層
２４の厚さはゲート酸化物と同程度に薄くなり、同一の
問題が発生する。
【００１９】酸化物の電圧破壊の問題を解決するため
に、開口２５（図４）が誘電体層２４内に形成され、そ
の結果底部層２３と上部層２６が接触する（図３）。上
部層２６がエッチングされると（パターン化されたホト
レジストマスク２７でマスクされて）、底部層２３はプ
ラズマに曝されることになる。これは、エッチングの間
上部層２６の電位を底部層２３に対し低減させることに
なる。さらに、上部層２６の堆積がプラズマにより行わ
れる場合には、開口２５はこの堆積の間底部層２３と誘
電体層２４との間の電位を低減させることになる。
【００２０】底部層２３が基板２１から誘電体層２２に
より絶縁されている場合には、基板２１は、キャパシタ
の一方のプレートとなり、底部層２３が上部プレートと
なる。この場合、開口２５は誘電体層２２内に形成され
る。
【００２１】上記のデバイスと層の形成は一実施例であ
り、別の構成を用いても同一の結果を得ることができ
る。例えば、他の感光性構造体（例えば、バイポーラト
ランジスタ形成におけるような）は、これらの技術の利
点を用いることができる。さらにまた他の種類の絶縁層
と導電層も前記の絶縁層と導電層に置き換えることもで
きる。
【００２２】
【発明の効果】以上述べたように本発明は、理想的な異
方性プラズマエッチングの利点を損なうことなくゲート
酸化物の損傷を抑制するような方法でトランジスタゲー
トの方法を提供するものである。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体の製造プロセス
途中のトランジスタ構造体を表す図
【図２】ゲートが形成された後の図１のトランジスタ構
造体を表す図
【図３】本発明の他の実施例による半導体の製造プロセ
ス途中のキャパシタの構造体を表す図
【図４】エッチングプロセス後の図３のキャパシタ構造
体を表す図
【符号の説明】
１０ ウェハ １１ 第１導電層（半導体基板） １２ フィールド酸化物（ＦＯＸ） １４ 誘電体層 １５ 開口 １６ 第２導電層（ポリシリコン層） １７ レジスト １８ 残留ポリシリコン層 ２０ キャパシタ構造体 ２１ 基板 ２２ 誘電体層 ２３ 底部層（ポリシリコン製層） ２４ 誘電体層 ２５ 開口 ２６ 上部層（ポリシリコン製層） ２７ ホトレジストマスク
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 チャン ウェイ リュン アメリカ合衆国、32836 フロリダ、オー ランド、ベイクリフ コート 9556

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ）第１導電層（１１）の上に誘電体
    層（１４）を形成するステップと、 （Ｂ）前記第１導電層の一部を露出するために、前記誘
    電体層（１４）に開口（１５）を形成するステップと、 （Ｃ）前記誘電体層（１４）上と開口（１５）内に第２
    導電層（１６）を堆積するステップと、 （Ｄ）導電体（１８）を形成するために、マスク（１
    ７）を形成し、第２導電層をプラズマエッチングするス
    テップとからなることを特徴とする集積回路の製造方
    法。
  2. 【請求項２】 前記第２導電層（１６）は、前記第２導
    電層をエッチングする（Ｄ）ステップの前に、第１導電
    層（１１）と電気的に接触していることを特徴とする請
    求項１の方法。
  3. 【請求項３】 前記第１導電層（１１）は、基板であ
    り、 前記誘電体層（１４）は、ゲート酸化物であり、 前記第２導電層は、ポリシリコン層であることを特徴と
    する請求項２の方法。
  4. 【請求項４】 前記エッチングされた残されたポリシリ
    コン層（１８）は、トランジスタゲートを形成し、 前記ゲート酸化物の開口（１５）は、トランジスタゲー
    トに隣接していることを特徴とする請求項３の方法。
  5. 【請求項５】 （Ｅ）ゲートと整合してソース領域とド
    レイン領域を形成するために、ドーパントをウェハ内に
    選択的に注入するステップと、 （Ｆ）ソース領域とドレイン領域を露出するために、前
    記ゲート酸化物内にウィンドウを形成するステップと、 （Ｇ）ソース領域とドレイン領域に接点を形成するステ
    ップと、 をさらに有し、 前記開口と前記ウィンドウとは、ほぼ同一場所に配置さ
    れることを特徴とする請求項４の方法。
  6. 【請求項６】 （Ｈ）前記露出した基板状に保護酸化物
    層を形成するステップをさらに有し、 前記ウィンドウは、保護酸化物層内に形成されることを
    特徴とする請求項３の方法。
  7. 【請求項７】 前記第２導電層は、インシチュ（in sit
    u） でドープしたポリシリコン層であることを特徴とす
    る請求項３の方法。
  8. 【請求項８】 （Ｉ）前記ドープしたポリシリコン層を
    硅化処理するステップをさらに有することを特徴とする
    請求項４の方法。
  9. 【請求項９】 前記第２導電層は、ホトレジストでマス
    クされ、 （Ｊ）前記ウェハからプラズマを用いてマスクを取り除
    くステップをさらに有することを特徴とする請求項２の
    方法。
  10. 【請求項１０】 前記第１と第２の導電層は、キャパシ
    タを形成し、 前記誘電体層は、酸化物層を含むことを特徴とする請求
    項２の方法。
  11. 【請求項１１】 前記第１と第２の導電層は、ポリシリ
    コン層であることを特徴とする請求項１０の方法。
  12. 【請求項１２】 前記第１と第２の導電層は、アモルフ
    ァスシリコンであり、 （Ｋ）前記アモルファスシリコンをポリシリコンに変換
    するステップをさらに有することを特徴とする請求項１
    １の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891763A (en) * 1997-10-22 1999-04-06 Wanlass; Frank M. Damascene pattering of SOI MOS transistors
US6121080A (en) * 1998-11-06 2000-09-19 United Microelectronics Corp. Electronic discharge protective circuit for DRAM
US6448657B1 (en) * 1999-04-21 2002-09-10 Applied Materials, Inc. Structure for reducing junction spiking through a wall surface of an overetched contact via
US6458648B1 (en) 1999-12-17 2002-10-01 Agere Systems Guardian Corp. Method for in-situ removal of side walls in MOM capacitor formation
US6426301B1 (en) * 2000-07-31 2002-07-30 Advanced Micro Devices, Inc. Reduction of via etch charging damage through the use of a conducting hard mask
US7264676B2 (en) 2003-09-11 2007-09-04 United Microelectronics Corp. Plasma apparatus and method capable of adaptive impedance matching
CN107346729A (zh) * 2016-05-04 2017-11-14 北大方正集团有限公司 半导体器件的基底及其制作方法和半导体器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1289740A (ja) * 1969-12-24 1972-09-20
US4441249A (en) * 1982-05-26 1984-04-10 Bell Telephone Laboratories, Incorporated Semiconductor integrated circuit capacitor
US5272099A (en) * 1992-11-27 1993-12-21 Etron Technology Inc. Fabrication of transistor contacts
US5328867A (en) * 1993-05-07 1994-07-12 United Microelectronics Corporation Peroxide clean before buried contact polysilicon deposition
US5464792A (en) * 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
US5580806A (en) * 1995-01-06 1996-12-03 United Microelectronics Corp. Method of fabricating a buried contact structure for SRAM
US5681778A (en) * 1995-11-27 1997-10-28 Micron Technology, Inc. Semiconductor processing method of forming a buried contact and conductive line
US5576242A (en) * 1995-12-15 1996-11-19 United Microelectronics Corp. Method of forming self-aligned buried contact
US5654231A (en) * 1996-03-25 1997-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of eliminating buried contact trench in SRAM technology

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