KR100312975B1 - 플라즈마를 이용한 식각공정에서 절연막 파괴를 방지할 수있는 반도체 소자 제조 방법 - Google Patents

플라즈마를 이용한 식각공정에서 절연막 파괴를 방지할 수있는 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 플라즈마를 이용한 식각공정에서 절연막이 파괴되는 것을 방지할 수 있는 반도체 소자 제조 방법에 관한 것으로, 웨이퍼 가장자리의 전도막과 반도체 웨이퍼를 연결하여 접지시키는데 특징이 있다. 이를 위해 소자분리 산화막 형성 과정에서 웨이퍼 가장자리 영역에 종래 보다 크기가 큰 산화방지 마스크를 형성하여 소자분리 산화막의 크기를 줄이고, 이에 의해 이후 웨이퍼 상에 형성되는 전도막과 소자분리 산화막이 형성되지 않은 반도체 웨이퍼 영역을 연결한다.

Description

플라즈마를 이용한 식각공정에서 절연막 파괴를 방지할 수 있는 반도체 소자 제조 방법{Method for forming semiconductor device capable of preventing islulating layer breakdown during plasma etch}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 플라즈마를 이용한 식각 공정에서 발생하는 절연막 파괴를 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
먼저, 도1a 내지 도1e를 참조하여 종래 기술에 따른 반도체 소자 제조 과정 중 웨이퍼 가장자리 부분에 적층되는 패턴 구조에 대해 설명한다.
도1a는 반도체 웨이퍼(10) 상에 소자분리 영역을 노출시키는 산화방지 마스크(M1) 패턴을 형성한 것을 보이고 있다.
도1b는 산화공정을 실시하여 반도체 웨이퍼(10)에 소자분리 산화막(11)을 형성하고, 산화방지 마스크(M1)를 제거한 다음, 그 일단부가 소자분리 산화막(11)과 접하는 제1 절연막(12) 패턴을 형성하고, 전체 구조 상에 제1 전도막(13)을 형성하고, 제1 전도막(13) 상에 패턴 형상을 정의하는 식각마스크(M2)를 형성한 상태를 보이고 있다.
도1c는 제1 전도막(13)을 선택적으로 식각하여 제1 절연막(12) 패턴 상에 제1 전도막(13) 패턴을 형성하고, 식각마스크(M2)를 제거한 다음 전체 구조를 덮는 제2 절연막(13)을 형성하고, 제2 절연막(13) 상에 식각마스크(M3)를 형성한 것을나타내고 있다.
도1d는 제2 절연막(13)을 선택적으로 식각하여 제1 전도막(13) 패턴 및 제1 절연막(12) 패턴을 덮으며 그 일단부가 반도체 웨이퍼(10)와 접하는 제2 절연막(13) 패턴을 형성한 다음 식각마스크(M3)를 제거하고 전체 구조 상에 제2 전도막(15)을 형성한 후 제2 전도막(15) 상에 패턴 형상을 정의하는 식각마스크(M4)를 형성한 것을 나타내고 있다.
도1e는 제2 전도막(15)을 선택적으로 식각하여 제2 절연막(13) 패턴 상에 제2 전도막(15) 패턴을 형성하고 전체 구조 상에 제3 절연막(16)을 형성한 것을 보이는 단면도로서, 이후 실시되는 플라즈마(100) 식각 공정에서 제3 절연막(16)이 노출되어 있는 상태를 함께 나타내고 있다.
도2를 참조하여 전술한 종래 반도체 소자 제조 방법의 문제점을 보다 상세하게 설명한다.
도2와 같이 실리콘 기판(20) 상에 산화막 또는 질화막으로 이루어지는 제1 절연막(21), 폴리실리콘막 등으로 이루어지는 전도막(22) 그리고 산화막 또는 포토레지스트 등으로 이루어지는 제2 절연막(23)이 적층되어 있는 상태에서 플라즈마(100)를 이용한 식각이 진행되면, 플라즈마(100)에 기인하여 생성된 전하에 의해 제2 절연막(23)의 표면이 대전되고 제1 절연막(21)과 제2 절연막(23)으로 둘러싸여 플로팅(floating) 되어 있는 전도막(12)에 의해 강한 전기장이 형성되어 제1 절연막(21)이 파괴되는 현상이 발생한다.
도3a 및 도3b는 절연막 파괴가 일어난 상태를 보이는 광학현미경 사진이고, 도4는 절연막 파괴가 발생된 영역의 단면을 보이는 SEM 사진이다.
이와 같이 절연막 파괴가 일어난 영역은 오염원(particle source)으로 작용하여 장비 오염, 수율 저하 등의 문제를 일으킨다.
상기와 같은 문제점을 해결하기 위한 본 발명은 플라즈마를 이용한 식각공정에서 절연막이 파괴되는 것을 방지할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래 기술에 따른 반도체 소자 제조 과정에서 웨이퍼 가장자리 부분을 보이는 공정 단면도,
도2는 종래 기술에 따른 반도체 소자 제조 공정의 문제점을 설명하기 위한 설명도,
도3a 및 도3b는 종래 기술에 따른 반도체 소자 제조 공정에서 절연막이 파괴 된 부분을 보이는 광학현미경 사진,
도4는 종래 기술에 따른 반도체 소자 제조 공정에서 절연막이 파괴된 부분의 단면을 보이는 SEM 사진,
도5a 내지 도5e는 본 발명의 일실시예에 따른 반도체 소자 제조 과정에서 웨이퍼 가장자리 부분을 보이는 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
50: 반도체 웨이퍼 51: 소자분리 산화막
52, 54, 56: 절연막 53, 55: 전도막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 웨이퍼에 소자분리막을 형성하면서, 상기 웨이퍼 가장자리 영역에는 상기 웨이퍼 중심부 보다 상대적으로 크기가 작은 제1 소자분리막을 형성하는 제1 단계; 그 일단부가 상기 웨이퍼 가장자리 표면에 중첩되는 제1 절연막 패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제1 전도막을 형성하고 상기 제1 전도막을 선택적으로 식각하여, 상기 제1 소자분리막과 상기 제1 절연막 패턴 사이에 노출된 상기 웨이퍼 표면과 그 일단부가 접하는 제1 전도막 패턴을 형성하는 제3 단계; 및 상기 제3 단계가 완료된 전체 구조 상에 제2 절연막을 형성하는 제4 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기 제4 단계 후, 상기 제2 절연막을 선택적으로 식각하여, 상기 제1 소자분리막과 상기 제1 전도막 패턴 사이에 노출되는 상기 웨이퍼 표면과 그 일단부가 접하는 제2 절연막 패턴을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제2 전도막을 증착하고 상기 제2 전도막을 선택적으로 식각하여, 상기 제1 소자분리막과 상기 제2 절연막 패턴 사이에 노출된 상기 웨이퍼 표면과 그 일단부가 접하는 제2 전도막 패턴을 형성하는 제6 단계; 및 상기 제6 단계가 완료된 전체 구조 상에 제3 절연막을 형성하는 제7 단계를 더 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기 제3 단계 또는 상기 제7 단계 후, 플라즈마를 이용한 식각공정을 실시하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
본 발명은 웨이퍼 가장자리의 전도막과 반도체 웨이퍼를 연결하여 접지시킴으로써 플라즈마를 이용한 식각과정에서 절연 파괴가 발생하는 것을 방지하는데 특징이 있다. 이를 위해 소자분리 산화막 형성 과정에서 반도체 웨이퍼 가장자리 제거(edge bead remove) 영역에 종래 보다 크기가 큰 산화방지 패턴을 형성하여 소자분리 산화막의 크기를 줄이고, 이에 의해 반도체 웨이퍼 상에 형성되는 전도막과 소자분리 산화막이 형성되지 않은 반도체 웨이퍼 영역을 연결한다.
이하, 첨부된 도면 도5a 내지 도5e를 참조하여 본 발명에 따른 반도체 소자 제조 방법을 상세하게 설명한다. 도5a 내지 도5e는 웨이퍼 가장자리 부분을 보이는공정단면도이다.
먼저 도5a에 도시한 바와 같이, 반도체 웨이퍼(50) 상에 소자분리 영역을 노출시키는 산화방지 마스크(M5) 패턴을 형성한다. 도1a에 도시한 종래 산화방지 마스크(M1) 패턴 보다 본 발명에 따른 산화방지 마스크(M5) 패턴을 상대적으로 크게 형성하여 반도체 웨이퍼(50) 가장자리가 보다 많이 덮이도록 한다.
다음으로 도5b에 도시한 바와 같이, 산화공정을 실시하여 반도체 웨이퍼(50)에 소자분리 산화막(51)을 형성하고, 산화방지 마스크(M5)를 제거한 다음, 그 단부가 반도체 웨이퍼(50) 표면과 접하는 제1 절연막(52) 패턴을 형성하고, 전체 구조 상에 제1 전도막(53)을 형성하고, 패턴 형상을 정의하는 식각마스크(M6)를 형성한다.
이어서 도5c에 도시한 바와 같이, 제1 전도막(53)을 선택적으로 식각하여 제1 절연막(52)의 일부를 덮으며 그 일단부가 제1 절연막(52)과 소자분리 산화막(51) 사이에 노출된 반도체 웨이퍼(50)와 접하는 제1 전도막(53) 패턴을 형성하고, 식각마스크(M6)를 제거한 다음 전체 구조를 덮는 제2 절연막(53)을 형성하고, 제2 절연막(53) 상에 식각마스크(M7)를 형성한다.
다음으로 도5d에 도시한 바와 같이, 제2 절연막(53)을 선택적으로 식각하여 제1 전도막(53) 패턴 상부와 측면을 덮으며 그 일단부가 제1 전도막(53) 패턴과 소자분리 산화막 사이에 노출된 반도체 웨이퍼(50)와 접하는 제2 절연막(53) 패턴을 형성한 다음 식각마스크(M3)를 제거하고 전체 구조 상에 제2 전도막(55)을 형성한 후 제2 전도막(55) 상에 패턴 형상을 정의하는 식각마스크(M8)를 형성한다.
이어서 도5e에 도시한 바와 같이, 제2 전도막(55)을 선택적으로 식각하여 제2 절연막(53)의 일부를 덮으며 그 일단부가 제2 절연막(53) 패턴과 소자분리 산화막(51) 사이에 노출된 반도체 웨이퍼(50)와 접하는 제2 전도막(55) 패턴을 형성하고 전체 구조 상에 제3 절연막(56)을 형성한다. 도5e는 후속적으로 실시되는 플라즈마(100) 식각 공정에서 제3 절연막(56)이 노출되어 있는 상태를 함께 보이고 있다.
전술한 본 발명의 일실시예는 제1 전도막(53) 및 제2 전도막(55)을 반도체 웨이퍼(50)와 접하게 하여, 즉 제1 전도막(53)과 제2 전도막(55)이 플로팅되지 않도록 함으로써 후속되는 플라즈마 식각 공정에서 전기장이 형성되는 것을 방지할 수 있어 그에 따른 절연막 파괴를 효과적으로 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 플라즈마 식각 공정에서 절연막이 파괴되는 것을 억제하여 오염원의 발생을 방지함으로써, 반도체 소자의 장비 오염에 따른 제조 수율 저하를 막을 수 있다.

Claims (3)

  1. 반도체 소자 제조 방법에 있어서,
    반도체 웨이퍼에 소자분리막을 형성하면서, 상기 웨이퍼 가장자리 영역에는 상기 웨이퍼 중심부 보다 상대적으로 크기가 작은 제1 소자분리막을 형성하는 제1 단계;
    그 일단부가 상기 웨이퍼 가장자리 표면에 중첩되는 제1 절연막 패턴을 형성하는 제2 단계;
    상기 제2 단계가 완료된 전체 구조 상에 제1 전도막을 형성하고 상기 제1 전도막을 선택적으로 식각하여, 상기 제1 소자분리막과 상기 제1 절연막 패턴 사이에 노출된 상기 웨이퍼 표면과 그 일단부가 접하는 제1 전도막 패턴을 형성하는 제3 단계; 및
    상기 제3 단계가 완료된 전체 구조 상에 제2 절연막을 형성하는 제4 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제4 단계 후,
    상기 제2 절연막을 선택적으로 식각하여, 상기 제1 소자분리막과 상기 제1 전도막 패턴 사이에 노출되는 상기 웨이퍼 표면과 그 일단부가 접하는 제2 절연막패턴을 형성하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 제2 전도막을 증착하고 상기 제2 전도막을 선택적으로 식각하여, 상기 제1 소자분리막과 상기 제2 절연막 패턴 사이에 노출된 상기 웨이퍼 표면과 그 일단부가 접하는 제2 전도막 패턴을 형성하는 제6 단계; 및
    상기 제6 단계가 완료된 전체 구조 상에 제3 절연막을 형성하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계 또는 상기 제7 단계 후,
    플라즈마를 이용한 식각공정을 실시하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1019990065776A 1999-12-30 1999-12-30 플라즈마를 이용한 식각공정에서 절연막 파괴를 방지할 수있는 반도체 소자 제조 방법 KR100312975B1 (ko)

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