JPH06291314A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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JPH06291314A
JPH06291314A JP10186493A JP10186493A JPH06291314A JP H06291314 A JPH06291314 A JP H06291314A JP 10186493 A JP10186493 A JP 10186493A JP 10186493 A JP10186493 A JP 10186493A JP H06291314 A JPH06291314 A JP H06291314A
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JP
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Patent type
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insulating film
gate electrode
gate insulating
thin film
silicon nitride
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Application number
JP10186493A
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English (en)
Inventor
Koichi Ogawa
Shinichi Shimomaki
伸一 下牧
康一 小川
Original Assignee
Casio Comput Co Ltd
カシオ計算機株式会社
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Abstract

(57)【要約】 【目的】 不純物を低加速エネルギで注入するために、
ゲート電極の下以外のゲート絶縁膜の膜厚をエッチング
により薄くする際、ゲート電極下のゲート絶縁膜にアン
ダーカット部が生じないようにする。 【構成】 モリブデンからなるゲート電極15a上に形
成されたレジストパターン16をマスクとして窒化シリ
コンからなる上層ゲート絶縁膜14を、窒化シリコンと
モリブデンの両者を加工可能な反応ガスを用いたプラズ
マエッチングにより除去することにより、ゲート電極1
5a下の上層ゲート絶縁膜14にアンダーカット部が生
じないようにすることができる。この結果、ゲート電極
15a上に形成される層間絶縁膜の被覆性を良好とする
ことができる。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。

【0002】

【従来の技術】セルフアライメント型の薄膜トランジス
タを製造する場合、ポリシリコン等からなる半導体薄膜
上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲー
ト電極を形成し、このゲート電極をマスクとしてイオン
注入装置により半導体薄膜に不純物を注入し、これによ
りゲート電極に対応する半導体薄膜の中央部にチャネル
領域をその両側に不純物領域からなるソース・ドレイン
領域を形成し、さらに全上面に層間絶縁膜を形成し、こ
の層間絶縁膜及びゲート絶縁膜にソース・ドレイン領域
に達するコンタクトホールを形成し、コンタクトホール
の部分にソース・ドレイン電極を形成している。

【0003】このように、従来の薄膜トランジスタの製
造方法では、半導体薄膜上に形成されたゲート絶縁膜を
介して不純物を注入している。ところが、ゲート絶縁膜
の膜厚が比較的厚いので、半導体薄膜に不純物の濃度プ
ロファイルのピークを位置させるには、イオン注入の加
速エネルギを高くしなければならず、ひいてはイオン注
入装置のコストが高くなり、またデバイスにダメージを
与えることがあるという問題があった。

【0004】そこで、最近では、不純物を低加速エネル
ギで注入するために、ゲート電極をマスクとしてゲート
絶縁膜をその厚さ方向の途中までエッチングして除去
し、この状態で半導体薄膜に不純物を注入する方法が考
えられている(特願平3−338014号参照)。この
方法の一例について図6を参照しながら説明すると、ガ
ラス等からなる絶縁基板1上に設けられた半導体薄膜2
を含む全上面に酸化シリコンからなる下層ゲート絶縁膜
3と窒化シリコンからなる上層ゲート絶縁膜4を形成
し、上層ゲート絶縁膜4上に形成したアルミニウムから
なるゲート電極5をマスクとして上層ゲート絶縁膜4を
エッチングすることにより、ゲート電極5の下以外の上
層ゲート絶縁膜4を除去し、半導体薄膜2のソース・ド
レイン領域に対応する部分上に下層ゲート絶縁膜3のみ
を残した状態で不純物を注入する方法である。そして、
この後、層間絶縁層6、コンタクトホール7、ソース・
ドレイン電極8を形成すると、セルフアライメント型の
薄膜トランジスタが完成する。

【0005】

【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、アルミニ
ウムからなるゲート電極5をマスクとして窒化シリコン
からなる上層ゲート絶縁膜4をエッチングした場合、図
7に示すように、上層ゲート電極5下の上層ゲート絶縁
膜4にアンダーカット部9が生じ、この結果ゲート電極
5及び上層ゲート絶縁膜4を覆うように形成される層間
絶縁層6の被覆性が極めて悪化し、ひいてはゲートリー
ク電流が大きくなり、また層間ショートが発生し易くな
るという問題があった。この発明の目的は、ゲート電極
下のゲート絶縁膜にアンダーカット部が生じないように
することができる薄膜トランジスタの製造方法を提供す
ることにある。

【0006】

【課題を解決するための手段】請求項1記載の発明は、
少なくとも最上層が窒化シリコンからなるゲート絶縁膜
上に、モリブデン、タンタル、タングステン、チタンの
うち少なくとも一種を含む材料からなるゲート電極を形
成し、該ゲート電極上に形成したレジストパターンをマ
スクとして、前記ゲート絶縁膜のうち最上層の窒化シリ
コンを少なくともその厚さ方向の途中まで、該窒化シリ
コンと前記ゲート電極の両者を加工可能な反応ガスを用
いたプラズマエッチングにより除去するようにしたもの
である。請求項2記載の発明は、前記ゲート絶縁膜を上
層が窒化シリコンからなり下層が前記プラズマエッチン
グによりエッチングされない材料からなる2層構造とし
たものである。

【0007】

【作用】請求項1記載の発明によれば、ゲート絶縁膜の
うち最上層の窒化シリコンを該窒化シリコンとモリブデ
ン等からなるゲート電極の両者を加工可能な反応ガスを
用いたプラズマエッチングにより除去しているので、ゲ
ート電極下のゲート絶縁膜にアンダーカット部が生じな
いようにすることができる。この場合、請求項2記載の
発明のようにすると、ゲート絶縁膜の下層をエッチング
ストッパとして利用することができ、従ってプラズマエ
ッチングの制御を容易にすることができる。

【0008】

【実施例】図1〜図5はそれぞれこの発明の一実施例に
おけるセルフアライメント型の薄膜トランジスタの各製
造工程を示したものである。そこで、これらの図を順に
参照しながら、セルフアライメント型の薄膜トランジス
タの製造方法について説明する。

【0009】まず、図1に示すように、ガラス等からな
る絶縁基板11の上面にポリシリコン等からなる半導体
薄膜12をパターン形成する。この場合、一例として、
まず絶縁基板11の上面全体にプラズマCVDにより半
導体薄膜12を形成するためのアモルファスシリコン薄
膜を500Å程度の厚さに堆積し、次いでエキシマレー
ザを照射することによりアモルファスシリコン薄膜を結
晶化してポリシリコン薄膜とし、次いでポリシリコン薄
膜の不要な部分をフォトリゾグラフィ技術によりエッチ
ングして除去することにより、薄膜トランジスタ形成領
域のみに半導体薄膜12をパターン形成する。

【0010】次に、全上面にスパッタ装置により酸化シ
リコンからなる下層ゲート絶縁膜13を200Å程度の
厚さに堆積する。次に、下層ゲート絶縁膜13の上面全
体にプラズマCVD装置により窒化シリコンからなる上
層ゲート絶縁層14を1000〜2000Å程度の厚さ
に堆積する。次に、上層ゲート絶縁層14の上面全体に
スパッタ装置により、モリブデンからなるゲート電極形
成用薄膜15を膜厚600Å程度の厚さに堆積する。次
に、半導体薄膜12の中央部(チャネル領域)に対応す
る部分のゲート電極形成用薄膜15の上面にフォトリソ
グラフィ技術によってレジストパターン16を形成す
る。

【0011】次に、図2に示すようにレジストパターン
16をマスクとしてゲート電極形成用薄膜15をエッチ
ングして除去することにより、半導体薄膜12の中央部
(チャネル領域)に対応する部分の上層ゲート絶縁膜1
4の上面のみに残存するゲート電極形成用薄膜15によ
ってゲート電極15aを形成する。

【0012】次に、図3(A)に示すように、レジスト
パターン16をマスクとして上層ゲート絶縁膜14をエ
ッチングして除去することにより、ゲート電極15aの
下のみに上層ゲート絶縁膜14を残存させる。この場
合、例えば平行平板式プラズマエッチング装置を用い、
圧力0.8Torr、RF電力密度0.37W/c
2、電極間隔55mmの条件下でCF4と5%のO2
の混合ガスでプラズマエッチングを行なう。この場合の
プラズマエッチングは上層ゲート絶縁膜14の材料であ
る窒化シリコンと、ゲート電極15の材料であるモリブ
デンの両者を加工可能な反応ガスを用いたプラズマエッ
チングとなる。従って、特に図3(B)に示すように、
上層ゲート絶縁層14がエッチングされるとともに、ゲ
ート電極15aのサイド面もエッチングされることにな
る。この結果、ゲート電極15aのサイド面15bと上
層ゲート絶縁膜14のサイド面14aとが段差のない連
続した傾斜面を形成し、従ってゲート電極15a下の上
層ゲート絶縁膜14にアンダーカット部が生じないよう
にすることができる。またこの場合、酸化シリコンから
なる下層ゲート絶縁膜13はエッチングされないので、
この下層ゲート絶縁膜13をエッチングストッパとして
利用すると上述したプラズマエッチングの制御が容易と
なる。この後、レジストパターン16を除去する。

【0013】次に、図4に示すように、ゲート電極15
aをマスクとしてイオン注入装置により半導体薄膜12
に不純物を注入し、半導体薄膜12のチャネル領域12
aの両側にソース・ドレイン領域12bを形成する。こ
の場合、半導体薄膜12のソース・ドレイン領域12b
となる部分の上面には膜厚200Å程度の上層ゲート絶
縁層13のみが形成されているので、不純物としてリン
イオンを注入すると、30keV程度の低加速エネルギ
で注入することができ、従ってイオン注入装置のコスト
を低減することができ、またデバイスに与えるダメージ
を小さくすることができる。次に、エキシマレーザを照
射し、注入した不純物を活性化する。

【0014】次に、図5に示すように、全上面にプラズ
マCVD法により窒化シリコンからなる層間絶縁膜17
を膜厚3000Å程度の厚さに堆積する。この場合、既
に説明したが、図3(B)に示すようにゲート電極15
aのサイド面15bと上層ゲート絶縁膜14のサイド面
14aとが段差のない連続した傾斜面を形成しているの
で、この層間絶縁膜17の被覆性を良好とすることがで
きる。従って、ゲートリーク電流の増大を防止すること
ができ、また層間ショートが発生しにくいようにするこ
とができる。

【0015】次に、層間絶縁膜17及び下層ゲート絶縁
層13をフォトリソグラフィ技術によりエッチングして
除去することにより、ソース・ドレイン領域12bに達
するコンタクトホール18を形成する。次に、コンタク
トホール18及び層間絶縁膜17上面の所定の箇所にス
パッタ装置によりアルミニウム等からなるソース・ドレ
イン電極19を5000Å程度の厚さにパターン形成
し、ソース・ドレイン領域12bと接続させる。かくし
てセルフアライメト型の薄膜トランジスタが製造され
る。

【0016】なお、上記実施例ではゲート電極15aの
材料としてモリブデンを用いたが、これに限定されるも
のではなく、要は上層ゲート絶縁膜14の材料である窒
化シリコンと同時にプラズマエッチングされるものであ
ればよく、従ってモリブデン、タンタル、タングステ
ン、チタンのうち少なくとも1種を含む材料を用いても
良い。

【0017】また、上記実施例では、半導体薄膜12の
上面に酸化シリコンからなる下層ゲート絶縁膜13を形
成し、下層ゲート絶縁膜13の上面に窒化シリコンから
なる上層ゲート絶縁膜14を形成し、上層ゲート絶縁膜
14の上面にゲート電極形成用薄膜15を形成し、ゲー
ト電極形成用薄膜15の上面に形成したレジストパター
ン16をマスクとしてゲート電極形成用薄膜15をエッ
チングして除去した後上層ゲート絶縁膜14をエッチン
グして除去し、この状態で不純物を注入しているが、こ
れに限定されるものではない。例えば、上層ゲート絶縁
膜14をその厚さ方向の途中までエッチングして除去
し、この状態で不純物を注入するようにしてもよい。ま
た、ゲート絶縁膜を窒化シリコン膜の単層で形成した場
合には、この単層をその厚さ方向の途中までエッチング
して除去し、この状態で不純物を注入するようにしても
よい。

【0018】

【発明の効果】以上説明したように、請求項1記載の発
明によれば、ゲート電極下のゲート絶縁膜にアンダーカ
ット部が生じないようにすることができるので、ゲート
電極上に形成される層間絶縁膜の被覆性を良好とするこ
とができる。従ってゲートリーク電流の増大を防止する
ことができ、また層間ショートが発生しにくいようにす
ることができる。また、請求項2記載の発明によれば、
ゲート絶縁膜の下層をエッチングストッパとして利用す
ることができるので、プラズマエッチングの制御を容易
にすることができる。

【図面の簡単な説明】

【図1】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面に半導体薄膜、下層ゲー
ト絶縁膜、上層ゲート絶縁膜、ゲート電極形成用薄膜及
びレジストパターンを形成した状態の断面図。

【図2】同薄膜トランジスタの製造に際し、レジストパ
ターンをマスクとしてゲート電極形成用薄膜をエッチン
グしてゲート電極を形成した状態の断面図。

【図3】(A)は同薄膜トランジスタの製造に際し、レ
ジストパターンをマスクとして上層ゲート絶縁膜をエッ
チングして除去した状態の断面図、(B)はそのA−A
線に沿う断面図。

【図4】同薄膜トランジスタの製造に際し、ゲート電極
をマスクとして半導体薄膜に不純物を注入した状態の断
面図。

【図5】同薄膜トランジスタの製造に際し、層間絶縁
膜、コンタクトホール及びソース・ドレイン電極を形成
した状態の断面図。

【図6】従来の薄膜トランジスタの製造方法を説明する
ために示す断面図。

【図7】この従来の薄膜トランジスタの製造方法の問題
点を説明するために示すもので、図6のB−B線に沿う
断面図。

【符号の説明】

12 半導体薄膜 13 下層ゲート絶縁層 14 上層ゲート絶縁層 15a ゲート電極 16 レジストパターン

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 少なくとも最上層が窒化シリコンからな
    るゲート絶縁膜上に、モリブデン、タンタル、タングス
    テン、チタンのうち少なくとも一種を含む材料からなる
    ゲート電極を形成し、該ゲート電極上に形成したレジス
    トパターンをマスクとして前記ゲート絶縁膜のうち最上
    層の窒化シリコンを少なくともその厚さ方向の途中ま
    で、該窒化シリコンと前記ゲート電極の両者を加工可能
    な反応ガスを用いたプラズマエッチングにより除去する
    ことを特徴とする薄膜トランジスタの製造方法。
  2. 【請求項2】 前記ゲート絶縁膜は2層構造であって、
    上層が窒化シリコンからなり、下層が前記プラズマエッ
    チングによりエッチングされない材料からなることを特
    徴とする請求項1記載の薄膜トランジスタの製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972435B2 (en) 1996-06-04 2005-12-06 Semiconductor Energy Laboratory Co., Ltd. Camera having display device utilizing TFT
US6974972B1 (en) 1999-10-21 2005-12-13 Matsushita Electric Industrial Co., Ltd. Thin-film transistor, and liquid crystal display device using the same
US7170138B2 (en) 1993-10-01 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7531839B2 (en) 2001-02-28 2009-05-12 Semiconductor Energy Laboratory Co., Ltd. Display device having driver TFTs and pixel TFTs formed on the same substrate
US8835271B2 (en) 2002-04-09 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US8946718B2 (en) 2002-04-09 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US9366930B2 (en) 2002-05-17 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Display device with capacitor elements

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170138B2 (en) 1993-10-01 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8928081B2 (en) 1996-06-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having display device
US6979841B2 (en) 1996-06-04 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and fabrication method thereof
US7414288B2 (en) 1996-06-04 2008-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having display device
US8405149B2 (en) 1996-06-04 2013-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having display device
US6972435B2 (en) 1996-06-04 2005-12-06 Semiconductor Energy Laboratory Co., Ltd. Camera having display device utilizing TFT
US6974972B1 (en) 1999-10-21 2005-12-13 Matsushita Electric Industrial Co., Ltd. Thin-film transistor, and liquid crystal display device using the same
US7531839B2 (en) 2001-02-28 2009-05-12 Semiconductor Energy Laboratory Co., Ltd. Display device having driver TFTs and pixel TFTs formed on the same substrate
US8017951B2 (en) 2001-02-28 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a conductive film having a tapered shape
US8242508B2 (en) 2001-02-28 2012-08-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US8835271B2 (en) 2002-04-09 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US8946718B2 (en) 2002-04-09 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US8946717B2 (en) 2002-04-09 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US9105727B2 (en) 2002-04-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US9666614B2 (en) 2002-04-09 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US9406806B2 (en) 2002-04-09 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US10050065B2 (en) 2002-04-09 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
US9366930B2 (en) 2002-05-17 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Display device with capacitor elements

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