KR100737204B1 - 반도체 장치의 제조 방법 - Google Patents

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마모루 안도
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Abstract

칩 사이즈 패키지의 반도체 장치에 있어서는, 반도체 기판(60)이 슬릿 구멍(80)으로 분리되는 구조이기 때문에 수지층(78)에서 동일 평면에 지지 고정될 필요가 있지만, 절연막(74)과 접착하고 또한 균일한 두께이기 때문에, 아직 충분한 강도를 얻지 못했다는 실용상의 큰 문제점이 있었다. 제2 영역(13, 14)에 설치하는 관통 전극(27, 28)을 형성하는 비아홀(35)과, 제1 영역(12)과 제2 영역(13, 14)을 분리하는 분리 홈(30)을 동시에 형성하여 양자의 위치 정렬을 생략시킨다.
비아홀, 수지층, 관통 전극, 반도체 기판, 에피택셜층, 분리홈, 레지스트, 절연물

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제조 방법으로 완성된 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면 도.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하는 평면도.
도 11은 종래의 반도체 장치의 구조를 설명하는 단면도.
도 12는 종래의 반도체 장치의 구조를 설명하는 평면도.
도 13은 종래의 반도체 장치의 구조를 설며아는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 에피택셜층
12 : 제1 영역
13, 14 : 제2 영역
27, 28 : 관통 전극
30 : 분리 홈
31 : 단차 부분
32, 33 : 금속 세선
34 : 수지층
35 : 비아홀
36, 37, 38 : 외부 접속용 전극
40 : 레지스트
41 : 절연물
[특허 문헌 1] 일본 특개평 10-12651호 공보(도 1 참조)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 웨이퍼 레벨 칩 사이즈 패키지에 따른 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 실리콘 기판 상에 트랜지스터 소자가 형성된 반도체 장치는, 도 11에 도시하는 바와 같은 구성이 이용된다. 참조 부호 1은 실리콘 기판, 참조 부호 2는 실리콘 기판(1)이 실장되는 방열판 등의 아일런드, 참조 부호 3은 리드 단자, 및 참조 부호 4는 밀봉용의 수지이다.
트랜지스터 소자가 형성된 실리콘 기판(1)은, 도 11에 도시하는 바와 같이 구리 베이스의 방열판 등의 아일런드(2)에 땜납 등의 용가재(5)를 개재하여 고착 실장되고, 실리콘 기판(1)의 주변에 배치된 리드 단자(3)에 트랜지스터 소자의 베이스 전극, 에미터 전극이 본딩 와이어로 전기적으로 접속되어 있다. 컬렉터 전극에 접속되는 리드 단자는 아일런드와 일체로 형성되어 있고, 실리콘 기판을 아일런드 상에 실장함으로써 전기적으로 접속된 후, 에폭시 등의 열 경화형 수지(4)에 의해 트랜스퍼 몰드된다.
수지 몰드된 반도체 장치는, 통상적으로, 글래스 에폭시 기판 등의 실장 기판에 실장되고, 실장 기판 상에 실장된 다른 반도체 장치, 회로 소자와 전기적으로 접속되어 소정의 회로 동작을 행하기 위한 일 부품으로서 취급된다.
그런데, 실제로 기능을 갖는 반도체 칩 면적과 실장 면적의 비율을 유효 면적률로서 고려하면, 수지 몰드된 반도체 장치에서는 유효 면적률이 매우 낮다는 것을 알 수 있다. 유효 면적률이 낮은 것은, 실장 면적의 대부분이 기능을 갖는 반도체 칩과는 직접 관계가 없는 데드 스페이스로 되어, 실장 기판(30)의 고밀도 소형화의 방해로 된다.
특히, 이 문제는 패키지 사이즈가 작은 반도체 장치에 현저하게 나타난다. 예를 들면, EIAJ 규격인 SC-75A 외형에 탑재되는 반도체 칩의 최대 사이즈는, 도 12에 도시하는 바와 같이 0.40㎜×0.40㎜가 최대이다. 이 반도체 칩을 도 12와 같이 수지 몰드하면 반도체 장치의 전체의 사이즈는, 1.6㎜×1.6㎜로 된다. 이 반도체 장치의 칩 면적은 0.16㎜2이고, 반도체 장치를 실장하는 실장 면적은 반도체 장치의 면적과 거의 마찬가지로서 고려하여, 2.56㎜2이기 때문에, 이 반도체 장치의 유효 면적률은 약 6.25%로 되어, 실장 면적의 대부분이 기능을 갖는 반도체 칩 면적과 직접 관계가 없는 데드 스페이스로 되어 있다.
최근의 전자 기기, 예를 들면, 퍼스널 컴퓨터, 휴대 정보 처리 장치, 비디오 카메라, 휴대 전화, 디지털 카메라, 액정 텔레비전 등에 있어서 이용되는 실장 기판은, 전자 기기 본체의 소형화에 수반하여, 그 내부에 사용되는 실장 기판도 고밀도 소형화의 경향이 있다.
그러나, 상기한 반도체 장치에서는, 데드 스페이스가 크기 때문에, 소형화의 방해로 되어 있었다.
그런데, 본 발명자는 유효 면적률을 향상시키는 선행 기술로서 일본 특개평 10-12651호 공보를 제안하고 있다. 이 선행 기술은, 도 13에 도시하는 바와 같이 반도체 기판(60)과, 능동 소자가 형성되는 능동 소자 형성 영역(61)과, 능동 소자 형성 영역(61)에 형성된 능동 소자의 하나의 전극으로서, 외부 접속하기 위한 하나의 외부 접속용 전극(62)과, 능동 소자 형성 영역(61)과 전기적으로 분리되어 기판(60)의 일부분을 능동 소자의 다른 전극의 외부 전극으로 하는 다른 외부 접속용 전극(63, 64)과, 능동 소자의 다른 전극과 다른 외부 접속용 전극(63, 64)을 접속하는 접속 수단(65)으로 구성되어 있다. 능동 소자 형성 영역(61)의 표면에는 P+형의 베이스 영역(71), N+형의 에미터 영역(72), N+형의 가드링 확산 영역(73)이 형성되고, 그 표면을 절연막(74)이 덮고, 베이스 전극(75), 에미터 전극(76), 접속용 전극(77)이 설치되어 있다. 수지층(78)은 절연막(74) 상에 형성되어, 능동 소자 형성 영역(61)과 다른 외부 접속용 전극(63, 64)을 일체로 지지하고 있다.
그러나, 상술한 칩 사이즈 패키지의 반도체 장치에 있어서는, 반도체 기판(60)이 슬릿 구멍(80)으로 분리되는 구조이기 때문에 수지층(78)에서 동일 평면에 지지 고정될 필요가 있지만, 절연막(74)과 접착하고 또한 균일한 두께이기 때문에, 아직 충분한 강도를 얻지 못했다는 실용상의 큰 문제점이 있었다.
또한, 슬릿 구멍(80)은 반도체 기판(60)의 이면으로부터 형성되므로, 기준으 로 되는 안표가 없어 슬릿 구멍 형성 시의 위치 정렬이 어렵다는 문제점도 남아 있었다.
본 발명은 이러한 문제점을 감안하여 이루어져, 실용화에 최적인 웨이퍼 레벨 칩 사이즈 패키지의 반도체 장치의 제조 방법을 실현하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법에서는, 회로 소자를 형성하기 위한 제1 영역과, 상기 제1 영역의 주변에, 상기 제1 영역과 일정 간격 이격하여 배치된 복수의 제2 영역을 그 주면에 갖는 반도체 기판의 상면에, 에피택셜층을 형성하는 공정과, 상기 제1 영역의 상기 에피택셜층 상에 회로 소자를 형성하는 공정과, 상기 에피택셜층의 상기 제1 영역과 제2 영역의 경계에 단차 부분을 형성하는 공정과, 상기 에피택셜층의 상기 제2 영역에 표면으로부터 상기 반도체 기판까지 도달하는 비아홀과 상기 단차 부분으로부터 상기 반도체 기판까지 도달하는 분리홈을 형성하고, 상기 비아홀에 금속으로 이루어지는 관통 전극을 형성하는 공정과, 상기 에피택셜층 표면에, 상기 회로 소자의 전극과 상기 관통 전극을 전기적으로 접속하기 위한 접속 수단을 형성하고, 상기 에피택셜층 표면에 상기 제1 영역 및 제2 영역을 일체로 지지하는 수지층을 형성하여, 상기 단차 부분과의 밀착성을 높이는 공정과, 상기 반도체 기판을 이면으로부터 연삭해서 얇게 하여, 상기 제2 영역의 이면으로부터 상기 관통 전극과 상기 분리홈을 노출시키고, 상기 제1 영역의 상기 반도체 기판과 상기 제2 영역의 상기 반도체 기판을 전기적으로 분리하여, 상기 제2 영역의 상기 반도체 기판으로 이루어지는 외부 접속용 전극을 형성하는 공정을 갖는 것 을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 관통 전극은 상기 비아홀에 구리의 도금 처리에 의해 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 단차 부분은 상기 반도체 기판의 상기 제1 영역과 상기 제2 영역을 각각 둘러싸도록 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 분리 홈에는 절연물을 충전하는 것을 특징으로 한다.
<실시예>
이하에, 본 발명을 실시하기 위한 실시예에 대하여 도면을 참조하면서 설명한다.
도 1은 본 발명의 제조 방법에 의해 완성된 반도체 장치를 설명하는 단면도이다. 도 2∼도 9는 본 발명을 실시하기 위한 실시예의 반도체 장치의 제조 방법에 대하여 설명하는 단면도이고, 도 10은 본 발명을 실시하기 위한 실시예의 반도체 장치의 전극의 배치 관계를 설명하는 평면도이다.
도 1에 도시하는 바와 같이, 본 발명의 제조 방법에 의해 완성된 반도체 장치는, 제1 영역 및 제2 영역을 갖는 반도체 기판과, 상기 제1 영역에 설치한 회로 소자 및 상기 회로 소자에 접속된 복수의 전극과, 상기 제2 영역에 매립된 금속의 관통 전극을 갖는 외부 접속용 전극과, 상기 제1 영역과 제2 영역의 상기 반도체 기판을 분리하는 분리홈과, 상기 전극과 상기 외부 접속용 전극을 전기적으로 접속 하기 위한 접속 수단과, 상기 분리 홈에 인접하는 상기 반도체 기판의 상기 제1 영역 및 제2 영역 표면에 형성되어 상기 반도체 기판을 노출시키는 단차 부분과, 상기 단차 부분을 포함하여 상기 반도체 기판의 상기 제1 영역 및 제2 영역의 표면에 상기 반도체 기판을 일체로 지지하는 수지층으로 구성되어 있다.
반도체 기판(10)은, N+형의 단결정 실리콘 기판이 이용되고, 그 기판(10) 상에 에피택셜 성장 기술에 의해 N-형의 에피택셜층(11)이 형성된다. 반도체 기판(10)의 중앙의 제1 영역(12)은 파워 MOS, 트랜지스터 등의 능동 회로 소자가 형성되는 능동 소자 형성 영역으로 되고, 양측의 제2 영역(13, 14)은 회로 소자의 전극이 접속되는 외부 접속용 전극 영역(15, 16)으로 된다.
회로 소자는 트랜지스터의 경우, 에피택셜층(11)이 콜렉터 영역으로 되고, 에피택셜층(11) 표면에 P형의 베이스 영역(17), N+형의 에미터 영역(18), N+형의 가드링 영역(19)으로 구성된다. 회로 소자의 표면은 산화막(20)으로 피복되어, 각 컨택트홀을 통하여 베이스 전극(21), 에미터 전극(22), 가드링(23)이 알루미늄의 스퍼터에 의해 형성되어 있다.
제2 영역(13, 14) 표면에도 회로 소자와의 접속을 행하는 접속용 전극(25, 26)이 마찬가지로 형성되고, 제2 영역(13, 14)을 표면으로부터 이면까지 도달하는 관통 전극(27, 28)이 형성된다. 이 관통 전극(27, 28)은 구리 등의 금속으로 형성되고, 제2 영역(13, 14)의 이면에서 노출된다. 따라서, 외부 접속용 전극은 실질적으로 제2 영역(13, 14)의 표면의 접속용 전극(25, 26)과 관통 전극(27, 28)으로 형성되고, 전부가 금속제이기 때문에 추출 저항값을 낮게 할 수 있다.
분리 홈(30)은 제1 영역(12)과 제2 영역(13, 14)을 전기적으로도, 기계적으로도 분리하는 것으로, 반도체 기판(10)을 에칭하여 형성된다.
단차 부분(31)은 제1 영역(12)의 주위 및 제2 영역의 주위의 반도체 기판(10)의 에피택셜층(11)을 에칭하여 노출시키는 것으로, 분리 홈(30)에 인접하여 단차 부분(31)을 형성한다. 또, 제2 영역(13, 14)의 외주에도 마찬가지로 단차 부분(31)을 형성한다. 모두 수지층과의 접착성을 향상시키는 것이 목적이다.
회로 소자의 전극, 즉 베이스 전극(21) 및 에미터 전극(22)은 금속 세선(32, 33)의 본딩에 의해 외부 접속용 전극의 접속용 전극(25, 26)과 접속된다. 접속 수단으로서는 이 이외에 배선을 미리 형성한 글래스 에폭시 기판 등을 이용해도 된다.
반도체 기판(10) 표면은 수지층(34)으로 일체로 피복되고, 분리 홈(30)에 의해 분리된 반도체 기판(10)의 제1 영역(12)과 제2 영역(13, 14)을 동일 평면을 유지하도록 일체로 지지한다. 또한, 수지층(34)은 금속 세선(32, 33)도 보호하고 있다.
이 수지층(34)은, 단차 부분(31)에서 반도체 기판(10)의 에피택셜층(11)과 직접 접촉하여 밀착성을 향상시키고 있다. 수지층(34)으로서는 폴리이미드 수지가 최적이지만, 실리콘계 수지나 에폭시의 조합이어도 된다.
이러한 구조에서는, 단차 부분(31), 에피택셜층(11) 표면, 산화막(20) 및 각 전극에 의해 계단 형상의 단차가 형성되어 수지층(34)과의 접착 면적을 증가시킬 수 있어, 수지층(34)과의 밀착성을 증가시킬 수 있다. 특히, 분리 홈(30)을 형성하는 부분이 가장 수지층(34)을 두껍게 형성할 수 있다. 또한, 분리 홈(30)은 절연물로 충전되므로, 흡습성도 향상시킬 수 있다. 또한, 제2 영역(13, 14)의 외주에 형성한 단차 부분(31)도 마찬가지로 흡습성의 향상을 가져온다.
본 발명에 따른 반도체 장치의 제조 방법을 도 2∼도 10을 참조하여 설명한다.
본 발명의 반도체 장치의 제조 방법에서는, 회로 소자를 형성하기 위한 제1 영역과, 상기 제1 영역의 주변에, 상기 제1 영역과 일정 간격 이격해서 배치된 복수의 제2 영역을 그 주면에 갖는 반도체 기판의 상면에, 에피택셜층을 형성하는 공정과, 상기 제1 영역의 상기 에피택셜층 상에 회로 소자를 형성하는 공정과, 상기 에피택셜층의 상기 제1 영역과 제2 영역의 경계에 단차 부분을 형성하는 공정과, 상기 에피택셜층의 상기 제2 영역에 표면으로부터 상기 반도체 기판까지 도달하는 비아홀과 상기 단차 부분으로부터 상기 반도체 기판까지 도달하는 분리홈을 형성하고, 상기 비아홀에 금속으로 이루어지는 관통 전극을 형성하는 공정과, 상기 에피택셜층 표면에, 상기 회로 소자의 전극과 상기 관통 전극을 전기적으로 접속하기 위한 접속 수단을 형성하는 공정과, 상기 에피택셜층 표면에 상기 제1 영역 및 제2 영역을 일체로 지지하는 수지층을 형성하여, 상기 단차 부분과의 밀착성을 높이는 공정과, 상기 반도체 기판을 이면으로부터 연삭해서 얇게 하여, 상기 제2 영역의 이면으로부터 상기 관통 전극과 상기 분리홈을 노출시키고, 상기 제1 영역의 상기 반도체 기판과 상기 제2 영역의 상기 반도체 기판을 전기적으로 분리하여, 상기 제 2 영역의 상기 반도체 기판으로 이루어지는 외부 접속용 전극을 형성하는 공정으로 구성된다.
우선, 도 2에 도시하는 바와 같이, 회로 소자를 형성하기 위한 제1 영역(12)과, 제1 영역(12)의 주변에, 제1 영역(12)과 일정 간격 이격하여 배치된 복수의 제2 영역(13, 14)을 그 주면에 갖는 반도체 기판(10)의 상면에, 에피택셜층(11)을 형성한다.
도 2에 도시하는 바와 같이, N+형의 단결정 실리콘으로 이루어지는 반도체 기판(10) 상에, 에피택셜 성장 기술에 의해 N-형의 에피택셜층(11)을 형성한다. 반도체 기판(10)의 일부의 영역에는 파워 MOSFET나 트랜지스터 등의 능동 회로 소자가 형성되는 제1 영역(12)과, 외부 접속용 전극이 형성되는 제2 영역(13, 14)으로 구분되어 있다.
다음으로, 도 3에 도시하는 바와 같이 제1 영역(12)의 에피택셜층(11) 상에 회로 소자를 형성한다.
반도체 기판(10)의 N-형의 에피택셜층(11)에 열 산화막이나 CVD로 형성된 Si 산화막 등의 절연막(20)을 형성한 후에, 이 절연막(20)의 일부에 개구를 형성하여 N-형의 에피택셜층(11)을 노출시킨다. 이 노출된 영역의 N-형의 에피택셜층(11)에 붕소(B) 등의 P형의 불순물을 선택적으로 주입한 후에, 열 확산함으로써 섬 형상의 베이스 영역(17)을 제1 영역(12)의 N-형의 에피택셜층(11) 상에 형성한다.
베이스 영역(17)을 형성한 후, 제1 영역(12) 상에 재차 절연막(20)을 형성한다. 베이스 영역(17)의 일부의 절연막(20)에 개구를 형성하여 베이스 영역(17)의 일부를 노출시키고, 노출된 베이스 영역(17) 내에 인(P), 안티몬(Sb) 등의 N+형의 불순물을 선택적으로 주입한 후에 열 확산함으로써, 트랜지스터의 에미터 영역(18)을 형성한다. 본 실시예에서는, 이 에미터 영역(18)을 형성함과 동시에, 베이스 영역(17)을 둘러싸는 링 형상의 N+형의 가드링 영역(19)을 형성하고 있다.
반도체 기판(10)의 표면에, 실리콘 산화막 혹은 실리콘 질화막 등의 절연막(20)을 형성된다.
또한, 도 4에 도시하는 바와 같이, 에피택셜층(11)의 제1 영역(12)과 제2 영역(13, 14)의 경계에 단차 부분(31)을 형성한다.
본 공정에서는, 제1 영역(12)과 제2 영역(13, 14)의 경계에 있는 영역의 에피택셜층(11) 상의 절연막(20)을 제거하고, 에피택셜층(11) 표면을 에칭하여 단차 부분(31)을 형성한다. 이 때에 제2 영역(13, 14)의 주변 부분의 에피택셜층(11)에도 동시에 단차 부분(31)을 형성하면 된다. 단차 부분(31)을 형성함으로써 제1 영역(12)의 주위와 제2 영역(13, 14)의 주위가 절연막(20)으로부터 노출되고, 또한, 단차 부분(31), 에피택셜층(11) 표면, 산화막(20) 및 각 전극에 의해 계단 형상의 단차가 형성되어 수지층(34)과의 접착 면적을 증가시킬 수 있어, 수지층(34)과의 접착 면적을 확대할 수 있다.
또한, 도 5에 도시하는 바와 같이, 에피택셜층(11)의 제2 영역(13, 14)에 표 면으로부터 반도체 기판(10)까지 도달하는 비아홀(35)과 단차 부분(31)으로부터 반도체 기판(10)까지 도달하는 분리 홈(30)을 형성하고, 비아홀(35)에 금속으로 이루어지는 관통 전극(27, 28)을 형성한다.
레지스트(40)를 마스크로 하여, 에피택셜층(11)을 표면으로부터 드라이 에칭함으로써, 굵기(혹은 폭)가 70㎛ 정도이고 길이(혹은 깊이)가 80㎛ 정도인 비아홀(35)을 형성한다. 드라이 에칭에서 이용하는 에칭 가스로서는, 적어도 SF7, O2 또는 C4F8을 포함하는 가스가 이용된다. 비아홀(35)은 표면으로부터 반도체 기판(10)까지 도달하도록 형성된다. 비아홀(35)의 구체적인 형상은, 원통 형상이어도 되고, 각주 형상이어도 된다.
본 공정에서는, 이 비아홀(35)을 형성할 때에 동시에 단차 부분(31)으로부터 레지스트(40)를 마스크로 하여, 에피택셜층(11)을 표면으로부터 드라이 에칭함으로써 폭이 20∼100㎛이고 길이(혹은 깊이)가 80㎛ 정도인 분리 홈(30)을 반도체 기판(10)까지 도달하도록 형성한다. 이에 의해, 비아홀(35)과 분리 홈(30)은 동일한 레지스트(40)로 마스크되어 있기 때문에, 셀프 얼라인 효과를 갖고 있어, 쌍방의 위치 정렬은 불필요하게 할 수 있다는 특징이 있다. 여기서, 폭이 다른 것에 의해, 에칭 깊이가 약간 다르다. 예를 들면, 폭이 넓은 쪽이 홈의 깊이는, 깊게 된다.
다음으로, 분리 홈(30)은 선택적으로 CVD 산화막 등의 절연막(41)으로 매립해 놓는다.
또한, 비아홀(35)의 내부에 관통 전극(27, 28)을 형성한다. 관통 전극(27, 28)의 형성은, 도금 처리나 스퍼터에 의해 행할 수 있다.
도금 처리에 의해 관통 전극(27, 28)을 형성하는 경우에는, 우선, 두께가 수백 nm 정도인 Cu로 이루어지는 시드층(도시 생략)을 비아홀(35)의 내벽 및 에피택셜층(11)의 산화막(20)의 표면의 전역에 형성한다. 다음으로, 이 시드층을 전극으로서 이용하는 전해 도금을 행함으로써, 비아홀(35)의 내벽에 Cu로 이루어지는 관통 전극(27, 28)을 형성한다.
여기서는, 비아홀(35)의 내부가, 도금 처리에 의해 형성되는 Cu에 의해 완전히 매립되어 있지만, 이 매립은 불완전해도 된다. 즉, 비아홀(35)의 내부에 공동이 형성되어도 된다.
계속해서, 도 6에 도시하는 바와 같이, 회로 소자의 전극의 형성을 행한다. 산화막(20) 상의 Cu를 제거하여, 베이스 영역(17)의 표면을 노출시키는 베이스 컨택트홀 및 에미터 영역(18) 표면을 노출시키는 에미터 컨택트홀을 에칭으로 형성한다. 본 실시예에서는 가드링 영역(19)을 형성하고 있기 때문에, 동시에 가드링 영역(19) 표면을 노출시키기 위한 가드링 컨택트홀도 형성한다.
그 후, 베이스 컨택트홀, 에미터 컨택트홀, 외부 접속용 컨택트홀 및 가드링 컨택트홀에 의해서 노출된 베이스 영역(17), 에미터 영역(18), 관통 전극(27, 28) 및 가드링 영역(19) 상에, 선택적으로 알루미늄 등의 금속 재료를 증착하여, 베이스 전극(21), 에미터 전극(22), 접속용 전극(25, 26) 및 가드링(23)을 선택적으로 형성한다. 관통 전극(27, 28)과 접속용 전극(25, 26) 사이에는 배리어 메탈을 형 성해도 된다. 예를 들면, Ti만 혹은 하층에 Ti, 그 상층에 TiN을 형성하고, 그 위에 Al이 형성되어도 된다.
또한, 도 7에 도시하는 바와 같이, 에피택셜층(11) 표면에, 회로 소자의 전극과 관통 전극(27, 28)을 전기적으로 접속하기 위한 접속 수단(32, 33)을 형성하고, 에피택셜층(11) 표면에 제1 영역(12) 및 제2 영역(13, 14)을 일체로 지지하는 수지층(34)을 형성하여, 단차 부분(31)과의 밀착성을 높인다.
베이스 전극(21) 및 에미터 전극(22)과 대응하는 접속용 전극(25, 26)을 금속 세선(32, 33)의 본딩에 의해 접속 수단을 형성한다. 또, 접속 수단인 금속 세선(32, 33) 대신에 글래스 에폭시 기판, 세라믹스 기판, 절연 처리된 금속 기판, 페놀 기판, 실리콘 기판 등의 기판에 배선을 형성한 배선 기판을 이용할 수도 있다. 여기서, 도 7에서는, 관통 전극(27, 28)의 바로 위에서 와이어 본딩하고 있지만, 관통 전극을 형성하는 비아홀(35)의 내부가, 완전히 매립되지 않고 중공이며, 내벽에 박막이 형성되어 있는 경우, 그 비아홀로부터 어긋나게 한 위치에, 접속용 전극이 연장되어, 그 장소에 와이어 본딩해도 된다.
이 수지층(34)은, 상기한 바와 같이 트랜지스터의 베이스 전극(17), 에미터 전극(18)과 접속용 전극(25, 26)을 접속하는 접속 수단(32, 33)을 기판(10)으로부터 절연함과 함께, 제1 영역(12) 및 제2 영역(13, 14)을 기계적으로 분리했을 때에, 제1 영역(12) 및 제2 영역(13, 14)을 일체로 지지하도록 형성된 것이다. 수지층(34)으로서는, 접착성과 절연성을 구비하고 있으면 되고, 예를 들면, 폴리이미드계의 수지가 최적이다.
기판(10) 표면에, 예를 들면 스피너에 의해, 2μ∼50μ 막 두께의 폴리이미드 수지를 코팅하고, 소정 시간 소성한 후, 그 표면이 연마 처리되어 평탄화된 수지층(34)이 형성된다.
또한, 도 8에 도시하는 바와 같이, 반도체 기판(10)을 이면으로부터 연삭해서 얇게 하여, 제2 영역(13, 14)의 이면으로부터 관통 전극(27, 28)과 분리 홈(30)을 노출시키고, 제1 영역(12)의 반도체 기판과 제2 영역(13, 14)의 반도체 기판(10)을 전기적으로 분리하여, 제2 영역(13, 14)의 반도체 기판(10)으로 이루어지는 외부 접속용 전극을 형성한다.
반도체 기판(10)의 표면을 웨이퍼 서포트에 왁스 등으로 접착하고, 반도체 기판(10)의 이면으로부터 백 그라인드하여 반도체 기판(10)의 불필요 부분을 깎아, 약 400㎛ 내지 약 100㎛ 정도까지 얇게 한다. 이 때에, 관통 전극(27, 28) 및 분리 홈(30)이 반도체 기판(10)의 이면으로부터 노출되어, 회로 소자를 형성한 제1 영역(12)과 관통 전극(27, 28)이 설치된 제2 영역(13, 14)은 자동적으로 전기적으로 분리되고, 기계적으로는 상술한 수지층(34)에 의해 제1 영역(12)과 제2 영역(13, 14)의 반도체 기판(10)은 일체로 지지된다. 따라서, 관통 전극(27, 28)은 에피택셜층(11) 표면으로부터 반도체 기판(10)의 이면까지 도달하기 때문에, 전극의 추출 저항을 대폭 저감할 수 있다. 도면에서는, 관통 전극과 분리홈의 깊이가 동일하게 되어 있지만, 실제는, 홈의 폭이 좁은 쪽이 홈의 깊이는 얕다. 따라서, 홈의 깊이가 얕은 쪽이 노출될 때까지 연삭, 이면 에칭하면, 전부를 노출시킬 수 있다.
여기서, 분리 홈(30)은, 도 10에 도시하는 바와 같이, 기판(10) 상에 형성한 회로 소자를 갖는 제1 영역(12)과, 외부 접속용 전극으로 되는 관통 전극(27, 28)을 거의 중앙에 매립한 제2 영역(13, 14)이 기계적이며 또한 전기적으로 분리하는 위치에 형성되어 있다(일점 쇄선 영역). 분리 홈(30)의 폭은, 분리 후의 인접하는 영역(12, 13, 14)과의 절연성을 유지할 필요성 때문에, 예를 들면, 약 O.1㎜ 폭으로 행한다. 제1 영역(12)은 0.5㎜×0.5㎜로 형성하고, 제2 영역(13, 14)은 0.3㎜×0.2㎜로 설정하고 있다. 마지막으로, 기판(10)에 형성된 제1 영역(12)과 제2 영역(13, 14)으로 이루어지는 트랜지스터 셀 X를 사선 부분에서 다이싱에 의해 개개로 분할함으로써 반도체 장치가 완성된다.
본 발명에 따르면, 도 9에 도시하는 바와 같이, 반도체 기판(10)의 제1 영역(12)의 이면에 컬렉터 전극용 외부 접속용 전극(36)을 설치하고, 반도체 기판(10)의 제2 영역(13, 14)의 이면에 베이스 전극용 외부 접속용 전극(37), 에미터 전극용 외부 접속용 전극(38)을 설치하고 있다. 각 외부 접속용 전극(36, 37, 38)은 분리 홈(30) 및 주변에서 면취의 에칭이 되어, 납땜이 양호한 금속을 도금하여 형성하고, 각 외부 접속용 전극(36, 37, 38)은 납땜 시의 쇼트를 방지하기 위해 트라이앵글 형상으로 배치되어 있지만, 직선 형상으로 해도 된다.
본 발명의 반도체 장치의 제조 방법에서는, 비아홀과 분리 홈을 에피택셜층의 표면으로부터 동시에 형성할 수 있기 때문에, 양자의 위치는 셀프 얼라인으로 형성된다. 이에 의해 비아홀에 형성되는 관통 전극과 분리홈의 위치 정렬을 불필 요하게 할 수 있다.
또한, 그 결과, 분리홈은 확실하게 수지층의 밀착성 및 강도가 강한 단차 부분에 형성되어, 제1 영역과 제2 영역을 동일 평면에 지지 고정을 할 수 있다.
또한, 단차 부분에서는 반도체 기판의 제1 영역 및 제2 영역 모두 계단 형상의 단차가 형성되고, 분리홈의 영역에서 수지층이 가장 두껍게 형성된다. 이 때문에 수지층과 반도체 기판의 제1 영역 및 제2 영역 주변의 수지층과의 접착 면적을 크게 할 수 있어, 수지층 자체의 강도도 가장 강하게 할 수 있다. 게다가, 분리 홈에는 절연물이 충전되어 있어, 외부로부터의 흡습성도 대폭으로 향상시킬 수 있다.
또한, 분리 홈과 비아홀은 동시에 형성됨으로써, 공정수를 단축할 수 있다.
또한, 관통 전극을 금속으로 형성함으로써 접속 저항값이 낮아진다.

Claims (4)

  1. 회로 소자를 형성하기 위한 제1 영역과, 상기 제1 영역의 주변에, 상기 제1 영역과 일정 간격 이격하여 배치된 복수의 제2 영역을 그 주면에 갖는 반도체 기판의 상면에, 에피택셜층을 형성하는 공정과,
    상기 제1 영역의 상기 에피택셜층 상에 회로 소자를 형성하는 공정과,
    상기 에피택셜층의 상기 제1 영역과 제2 영역의 경계에 단차 부분을 형성하는 공정과,
    상기 에피택셜층의 상기 제2 영역에 표면으로부터 상기 반도체 기판까지 도달하는 비아홀과 상기 단차 부분으로부터 상기 반도체 기판까지 도달하는 분리홈을 형성하고, 상기 비아홀에 금속으로 이루어지는 관통 전극을 형성하는 공정과,
    상기 에피택셜층 표면에, 상기 회로 소자의 전극과 상기 관통 전극을 전기적으로 접속하기 위한 접속 수단을 형성하고, 상기 에피택셜층 표면에 상기 제1 영역 및 제2 영역을 일체로 지지하는 수지층을 형성하여, 상기 단차 부분과의 밀착성을 높이는 공정과,
    상기 반도체 기판을 이면으로부터 연삭해서 얇게 하여, 상기 제2 영역의 이면으로부터 상기 관통 전극과 상기 분리홈을 노출시키고, 상기 제1 영역의 상기 반도체 기판과 상기 제2 영역의 상기 반도체 기판을 전기적으로 분리하여, 상기 제2 영역의 상기 반도체 기판으로 이루어지는 외부 접속용 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 관통 전극은 상기 비아홀에 구리의 도금 처리에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 단차 부분은 상기 반도체 기판의 상기 제1 영역과 상기 제2 영역을 각각 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 분리 홈에는 절연물을 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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