CN107946300B - 用于系统级封装的硅通孔转接板 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 35
- 239000010703 silicon Substances 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 80
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052802 copper Inorganic materials 0.000 claims abstract description 48
- 239000010949 copper Substances 0.000 claims abstract description 48
- 238000002955 isolation Methods 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 14
- 238000011049 filling Methods 0.000 claims abstract description 12
- 241000724291 Tobacco streak virus Species 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052681 coesite Inorganic materials 0.000 claims description 7
- 229910052906 cristobalite Inorganic materials 0.000 claims description 7
- 229910052682 stishovite Inorganic materials 0.000 claims description 7
- 229910052905 tridymite Inorganic materials 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 description 71
- 239000010410 layer Substances 0.000 description 37
- 238000001259 photo etching Methods 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 238000000151 deposition Methods 0.000 description 21
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000012535 impurity Substances 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000004026 adhesive bonding Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000708 deep reactive-ion etching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种用于系统级封装的硅通孔转接板，包括：Si衬底(101)；SCR管(102)，设置于Si衬底(101)内，包括：N+接触区(1021)、阳极(1022)、P+接触区(1023)和阴极(1024)；隔离区(103)，设置于Si衬底(101)内且上下贯通Si衬底(101)，用于在SCR管(102)外的水平方向形成SCR管(102)的封闭区域；第一绝缘层(104)，设置于Si衬底(101)的上表面；第二绝缘层(105)，设置于Si衬底(101)的下表面；第一TSV区(106)和第二TSV区(107)，设置于Si衬底(101)内且位于封闭区域的两侧，第一TSV区(106)和第二TSV区(107)内填充材料为铜。本发明提供的硅通孔转接板通过在硅通孔转接板上加工ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力。
Description
技术领域
本发明属半导体集成电路技术领域，特别涉及一种用于系统级封装的硅通孔转接板。
背景技术
目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它在原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，利用新兴技术硅通孔(Through-SiliconVia,TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。
在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电((Electro-StaticDischarge,ESD))引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由ESD所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。
转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。
发明内容
为了提高3D集成电路的抗静电能力，本发明提供了一种用于系统级封装的硅通孔转接板；本发明要解决的技术问题通过以下技术方案实现：
本发明的实施例提供了一种用于系统级封装的硅通孔转接板，包括：
Si衬底101；
SCR管102，设置于所述Si衬底101内，包括：N+接触区1021、阳极1022、P+接触区1023和阴极1024；
隔离区103，设置于所述Si衬底101内且上下贯通所述Si衬底101，用于在所述SCR管102外的水平方向形成所述SCR管102的封闭区域；
第一绝缘层104，设置于所述Si衬底101的上表面；
第二绝缘层105，设置于所述Si衬底101的下表面；
第一TSV区106和第二TSV区107，设置于所述Si衬底101内且位于所述封闭区域的两侧，所述第一TSV区106和所述第二TSV区107内填充材料为铜；
第一互连线108和第二互连线109，所述第一互连线108设置于所述第一绝缘层104内，所述第二互连线109设置于所述第二绝缘层105)内；所述第一互连线108用于连接所述第一TSV区106的第一端面、所述N+接触区1021和所述阳极1022；所述第二互连线109用于连接所述第二TSV区107的第一端面、所述P+接触区1023和所述阴极1024。
在本发明的一个实施例中，所述Si衬底101的掺杂类型为N型，掺杂浓度为1×1017cm-3，厚度为300μm～400μm。
在本发明的一个实施例中，所述隔离区103、所述第一TSV区106和所述第二TSV区107的深度为300μm～400μm。
在本发明的一个实施例中，还包括铜凸点110，设置于所述第一TSV区1031的第二端面和所述第二TSV区1032的第一端面上。
在本发明的一个实施例中，所述N+接触区1021、所述阳极1022之间、所述所述P+接触区1023和所述阴极1024上设置有有钨插塞。
在本发明的一个实施例中，所述第一互连线108和所述第二互连线109的材料为铜。
与现有技术相比，本发明具有以下有益效果：
1、本发明通过在硅通孔转接板上加工ESD防护器件——SCR管形成系统级封装的硅通孔转接板，增强了层叠封装芯片的抗静电能力；
2、本发明通过在硅通孔转接板上设置SCR管，利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；
3、本发明提供的硅通孔转接板的SCR管周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种用于系统级封装的硅通孔转接板结构示意图；
图2为本发明实施例提供的一种用于系统级封装的硅通孔转接板的制备方法流程示意图；
图3a-图3i为本发明实施例提供的另一种硅通孔转接板的制备方法流程图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种用于系统级封装的硅通孔转接板结构示意图，包括：
Si衬底101；
SCR管102，设置于所述Si衬底101内，包括：N+接触区1021、阳极1022、P+接触区1023和阴极1024；
隔离区103，设置于所述Si衬底101内且上下贯通所述Si衬底101，用于在所述SCR管102外的水平方向形成所述SCR管102的封闭区域；
第一绝缘层104，设置于所述Si衬底101的上表面；
第二绝缘层105，设置于所述Si衬底101的下表面；
第一TSV区106和第二TSV区107，设置于所述Si衬底101内且位于所述封闭区域的两侧，所述第一TSV区106和所述第二TSV区107内填充材料为铜；
第一互连线108和第二互连线109，所述第一互连线108设置于所述第一绝缘层104内，所述第二互连线109设置于所述第二绝缘层105)内；所述第一互连线108用于连接所述第一TSV区106的第一端面、所述N+接触区1021和所述阳极1022；所述第二互连线109用于连接所述第二TSV区107的第一端面、所述P+接触区1023和所述阴极1024。
优选地，所述Si衬底101的掺杂类型为N型，掺杂浓度为1×1017cm-3，厚度为300μm～400μm。
优选地，所述隔离区103、所述第一TSV区106和所述第二TSV区107的深度为300μm～400μm。
进一步地，还包括铜凸点110，设置于所述第一TSV区1031的第二端面和所述第二TSV区1032的第一端面上。
具体地，所述N+接触区1021、所述阳极1022之间、所述所述P+接触区1023和所述阴极1024上设置有有钨插塞。
优选地，所述第一互连线108和所述第二互连线109的材料为铜。
本实施例提供的硅通孔转接板通过在硅通孔转接板上设置ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力，解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，本实施例提供硅通孔转接板在SCR管周围设置上下贯通的隔离区，具有较小的漏电流和寄生电容。
实施例二
请参照图2，图2为本发明实施例提供的一种用于系统级封装的硅通孔转接板的制备方法流程示意图，本实施例在上述实施例的基础上，对本发明的硅通孔转接板的制备方法进行详细描述如下。具体地，包括如下步骤：
S101、选取Si衬底；
S102、在Si衬底内制备纵向结构的SCR管；
S103、刻蚀Si衬底在SCR管两侧依次制备隔离沟槽和TSV；
S104、在隔离沟槽填充SiO2材料形成隔离区；
S105、在TSV填充铜材料形成TSV区；
S106、制备TSV区与SCR管的铜互连线以完成硅通孔转接板的制备。
优选地，S102可以包括：
S1021、在Si衬底上表面制备SCR管的N+接触区和阳极；
S1022、在Si衬底下表面制备SCR管的P+接触区和阴极。
进一步地，S1021可以包括：
S10211、利用CVD工艺，在Si衬底上表面淀积掩蔽层；
S10212、在掩蔽层上光刻P+控制极图形，采用离子注入工艺进行N+注入，去除光刻胶，在隔离区之间形成SCR管的N+控制极；
S10213、光刻N+接触区图形，采用离子注入工艺进行N+注入，去除光刻胶，形成N+接触区；
S10214、光刻阳极图形，采用离子注入工艺进行P+注入，去除光刻胶，形成阳极。
进一步地，S1022可以包括：
S10221、利用CVD工艺，在Si衬底下表面淀积保护层；
S10222、利用光刻工艺，光刻器件沟槽刻蚀图形；
S10223、刻蚀Si衬底形成器件沟槽；
S10224、光刻P+接触区图形，采用离子注入工艺进行P+注入，去除光刻胶，形成P+接触区；
S10225、光刻阴极图形，采用离子注入工艺进行N+注入，去除光刻胶，形成阴极。
优选地，S103可以包括：
S1031、利用光刻工艺，在Si衬底上表面形成TSV和隔离沟槽的刻蚀图形；
S1032、利用DRIE工艺，刻蚀Si衬底形成TSV和隔离沟槽；TSV和隔离沟槽的深度小于Si衬底的厚度，隔离沟槽和TSV依次设置于SCR管两侧。
优选地，S104可以包括：
S1041、平整化TSV和隔离沟槽的内壁；
S1042、利用光刻工艺形成隔离沟槽的填充图形；
S1043、利用CVD工艺，在隔离沟槽内填充SiO2材料形成隔离区。
优选地，S105可以包括：
S1051、利用光刻工艺形成TSV的填充图形；
S1052、利用物理气相淀积方法制作粘附层和种子层；
S1053、通过电化学工艺对TSV进行填充铜材料以形成TSV区，TSV区包括第一TSV区和第二TSV区。
优选地，S106可以包括：
S1061、利用CVD工艺，在Si衬底上表面形成衬垫层和阻挡层，利用CVD工艺，在SCR管的N+接触区和阳极上形成钨插塞；
S1062、淀积第一绝缘层，光刻铜互连线图形，利用电化学镀铜工艺淀积铜，通过化学机械研磨工艺去除多余的铜，形成第一TSV区的第一端面与SCR管的N+接触区和阳极的第一铜互连线；
S1063、利用辅助圆片作为Si衬底上表面的支撑件；对Si衬底下表面进行减薄；
S1064、利用CMP工艺，对Si衬底下表面进行平整化处理，直到露出TSV区的第二端面，拆除辅助圆片；
S1065、利用CVD工艺，在SCR管的P+接触区和阴极制备钨插塞；
S1066、淀积第二绝缘层，光刻铜互连线图形，利用电化学镀铜工艺淀积铜，通过化学机械研磨工艺去除多余的铜，形成第二TSV区的第二端面与SCR管的P+接触区和阴极的第二铜互连线。
S1067、淀积第二绝缘层，光刻铜凸点图形，利用电化学工艺淀积铜，在第一TSV区的第二端面和第二TSV区的第二端面制备铜凸点。
优选地，TSV区和隔离区的深度为300μm～400μm。
本实施例提供的硅通孔转接板的制备方法均可在现有的TSV工艺平台中实现，因此兼容性强，适用范围广；利用SCR管的维持电压低，能够承受很高的ESD电流，天然具有高的ESD鲁棒性特点，在转接板中制备SCR管，极大的提高了系统级封装时集成电路的抗静电能力。
实施例三
本实施例在上述实施例的基础上，对本发明的硅通孔转接板的制备方法中具体参数举例描述如下。具体地，请参照图3a-图3i，图3a-图3i为本发明实施例提供的另一种硅通孔转接板的制备方法流程图。
S201、如图3a所示，选取Si衬底201；
优选地，Si衬底的掺杂类型为N型，掺杂浓度为1×1017cm-3，厚度为450μm～550μm；Si衬底的晶向可以是(100)、(110)或(111)。
S202、如图3b所示；在Si衬底上表面制备SCR的N+接触区202和阳极203，具体可以包括如下步骤：
S2021、在Si衬底上表面光刻N+控制极图形，采用离子注入工艺进行N+注入，去除光刻胶，在隔离区之间形成SCR管的N+控制极；掺杂浓度优选1.0×1020cm-3，掺杂杂质优选磷；
S2022、光刻N+接触区图形，采用离子注入工艺进行N+注入，去除光刻胶，形成SCR管的N+接触区；掺杂浓度优选1.0×1020cm-3，掺杂杂质优选磷；
S2023、光刻阳极图形，采用离子注入工艺进行P+注入，去除光刻胶，形成SCR管的阳极；掺杂浓度优选1.0×1021cm-3，掺杂杂质优选硼；
S2024、将衬底在950℃～1100℃温度下，退火15～120s，进行杂质激活。
S203、如图3c所示；在Si衬底下表面制备SCR管的P+接触区204和阴极205，具体可以包括如下步骤：
S2031、利用CVD工艺，在750℃温度下，在Si衬底下表面淀积厚度为800nm～1000nm的SiO2层；利用PECVD工艺，在450℃温度下，在SiO2层表面淀积氮化硅Si3N4层；
S2032、光刻器件沟槽刻蚀图形，刻蚀Si衬底形成深度为120μm～170μm的器件沟槽；
S2034、光刻P+接触区图形，采用离子注入工艺进行P+注入，去除光刻胶，形成SCR管的P+接触区；掺杂浓度优选1.0×1019cm-3，掺杂杂质优选硼；
S2035、光刻阴极图形，采用离子注入工艺进行N+注入，去除光刻胶，形成SCR管的阴极；掺杂浓度优选1×1021cm-3，掺杂杂质优选磷；
S2036、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。
S204、如图3d所示，利用刻蚀工艺在Si衬底上制备隔离沟槽206和TSV207，可以包括如下步骤：
S2041、利用CMP工艺，在750℃的温度下，在Si衬底上表面生长一层800nm～1000nm的SiO2层；
S2042、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV及隔离沟槽刻蚀图形；
S2043、利用DRIE工艺刻蚀Si衬底，形成深度为300μm～400μm的TSV及隔离沟槽；
S2044、利用CMP工艺，去除Si衬底上的SiO2，对衬底表面进行平坦化。
优选地，每两个隔离沟槽位于两个TSV之间。
S205、如图3e所示；利用CVD工艺，在Si衬底上淀积SiO2对隔离沟槽进行填充形成隔离区，具体可以包括如下步骤：
S2051、利用等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)工艺，在1050℃～1100℃的温度下，在TSV及隔离沟槽的内壁形成厚度为200nm～300nm的氧化层；
S2052、利用湿法刻蚀工艺，刻蚀TSV及隔离沟槽的内壁的氧化层以完成TSV及隔离沟槽内壁的平整化。以防止TSV及隔离沟槽侧壁的突起形成电场集中区域；
S2053、利用光刻工艺，通过涂胶、光刻、显影等工艺完成隔离沟槽填充图形；
S2054、在690℃～710℃的温度下，利用低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)工艺，淀积SiO2对隔离沟槽进行填充，形成隔离区；可以理解的是，该SiO2材料主要用于隔离，其可以由未掺杂多晶硅等其他材料替代；
S2055、利用CMP工艺，对衬底表面进行平坦化。
S206、如图3f所示；利用电镀铜工艺，淀积铜材料对TSV进行填充形成TSV区，具体可以包括如下步骤：
S2061、利用物理气相淀积方法在TSV制作粘附层和种子层，粘附层的材料为钛或钽，种子层的材料为铜；
S2062、通过电化学淀积的方法在TSV内填充铜材料；
S2063、利用CMP工艺，去除衬底表面多余的金属层。
S207、如图3g所示；利用电镀工艺在Si衬底上表面形成第一铜互连线208，具体可以包括如下步骤：
S2071、利用PECVD工艺，在衬底表面淀积SiO2层；
S2072、在SCR管的N+接触区和阳极，利用光刻工艺，通过涂胶、光刻、显影等步骤完成接触孔图形；
S2073、利用CVD工艺，在SCR管的N+接触区和阳极淀积Ti膜、TiN膜和钨形成钨插塞；
S2074、利用CMP工艺对衬底表面进行平坦化。
S2075、淀积SiO2绝缘层，光刻铜互连图形，利用电化学镀铜的方法淀积铜，通过化学机械研磨的方法去除多余的铜，形成第一铜互连线；
S2076、利用CMP工艺对衬底表面进行平坦化。
S208、如图3h所示；利用化学机械抛光工艺对Si衬底进行减薄，漏出TSV区和SCR管的P+控制极和阴极，具体可以包括如下步骤：
S2081、利用高分子材料作为中间层，将Si衬底上表面与辅助圆片键合，通过辅助圆片的支撑完成Si衬底的减薄；
S2082、利用机械磨削减薄工艺对Si衬底下表面进行减薄，直到减到略大于TSV区深度的厚度，优选大于TSV深度10μm；
S2083、利用CMP工艺对Si衬底下表面进行平整，直到露出TSV区和SCR管的P+控制极和阴极；
S2084、利用加热机械的方法拆除临时键合的辅助圆片。
S209、如图3i所示；制备第二铜互连线209和铜凸点210，具体可以包括如下步骤：
S2091、利用PECVD工艺，在Si衬底下表面淀积SiO2绝缘层；
S2092、利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；
S2093、利用CVD工艺，在SCR管的P+接触区和阴极淀积Ti膜、TiN膜和钨以形成钨插塞；
S2094、利用CMP工艺，对Si衬底表面进行平坦化。
S2095、在Si衬底下表面淀积SiO2绝缘层，光刻铜互连图形，利用电化学工艺淀积铜，通过化学机械研磨的方法去除多余的铜，形成第二铜互连线；
S2096、在Si衬底下表面淀积SiO2绝缘层，光刻铜凸点图形，利用电化学工艺淀积铜，通过化学机械研磨的方法去除多余的铜，刻蚀SiO2绝缘层在TSV区的第二端面形成铜凸点。
进一步地，在制备铜互连线时，可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。
实施例提供的用于系统级封装的硅通孔转接板的制备方法，采用SCR管器件周边被SiO2绝缘层包围的工艺，可有效减小有源区与衬底间的寄生电容。本发明在考虑工艺可行性的基础上通过优化设置一定长度的TSV孔及利用给定范围的掺杂浓度，并且考虑器件的电流通过能力，减小了寄生电容和电阻，并利用TSV孔引入的电感对器件的寄生电容进行一定程度的调谐，在提高系统级封装抗ESD能力的同时扩大了ESD保护电路的工作范围。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。例如，本发明中提及的多个隔离区仅仅是依据本发明提供的器件结构截面图进行说明，其中，多个隔离区也可以是某一个整体中例如环状体的截面图显示的第一部分和第二部分，对于本发明所属技术领域的普通技术人员来说，不应局限于这些说明，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (6)
1.一种用于系统级封装的硅通孔转接板，其特征在于，包括：
Si衬底(101)；
SCR管(102)，设置于所述Si衬底(101)内，包括：N+接触区(1021)、阳极(1022)、P+接触区(1023)和阴极(1024)；
隔离区(103)，设置于所述Si衬底(101)内且上下贯通所述Si衬底(101)，用于在所述SCR管(102)外的水平方向形成所述SCR管(102)的封闭区域；
第一绝缘层(104)，设置于所述Si衬底(101)的上表面；
第二绝缘层(105)，设置于所述Si衬底(101)的下表面；
第一TSV区(106)和第二TSV区(107)，设置于所述Si衬底(101)内且位于所述封闭区域的两侧，所述第一TSV区(106)和所述第二TSV区(107)内填充材料为铜；
第一互连线(108)和第二互连线(109)，所述第一互连线(108)设置于所述第一绝缘层(104)内，所述第二互连线(109)设置于所述第二绝缘层(105)内；所述第一互连线(108)用于连接所述第一TSV区(106)的第一端面、所述N+接触区(1021)和所述阳极(1022)；所述第二互连线(109)用于连接所述第二TSV区(107)的第一端面、所述P+接触区(1023)和所述阴极(1024)，所述第一互连线和所述第二互连线均围绕成螺旋状；
每两个隔离沟槽位于两个TSV之间；隔离沟槽内填充有SiO2；SCR管器件周边被SiO2绝缘层包围；在TSV制作粘附层和种子层，粘附层的材料为钛或钽，种子层的材料为铜，在TSV内填充铜材料。
2.根据权利要求1所述的硅通孔转接板，其特征在于，所述Si衬底(101)的掺杂类型为N型，掺杂浓度为1×1017cm-3，厚度为300μm～400μm。
3.根据权利要求1所述的硅通孔转接板，其特征在于，所述隔离区(103)、所述第一TSV区(106)和所述第二TSV区(107)的深度为300μm～400μm。
4.根据权利要求1所述的硅通孔转接板，其特征在于，还包括铜凸点(110)，设置于所述第一TSV区(1031)的第二端面和所述第二TSV区(1032)的第一端面上。
5.根据权利要求1所述的硅通孔转接板，其特征在于，所述N+接触区(1021)、所述阳极(1022)之间、所述所述P+接触区(1023)和所述阴极(1024)上设置有有钨插塞。
6.根据权利要求1所述的硅通孔转接板，其特征在于，所述第一互连线(108)和所述第二互连线(109)的材料为铜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711348872.7A CN107946300B (zh) | 2017-12-15 | 2017-12-15 | 用于系统级封装的硅通孔转接板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711348872.7A CN107946300B (zh) | 2017-12-15 | 2017-12-15 | 用于系统级封装的硅通孔转接板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107946300A CN107946300A (zh) | 2018-04-20 |
| CN107946300B true CN107946300B (zh) | 2021-01-12 |
Family
ID=61944307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711348872.7A Active CN107946300B (zh) | 2017-12-15 | 2017-12-15 | 用于系统级封装的硅通孔转接板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107946300B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201036137A (en) * | 2009-03-20 | 2010-10-01 | Ind Tech Res Inst | ESD structure for 3D IC TSV device |
| US8441104B1 (en) * | 2011-11-16 | 2013-05-14 | Analog Devices, Inc. | Electrical overstress protection using through-silicon-via (TSV) |
| US20140015052A1 (en) * | 2012-07-13 | 2014-01-16 | Stmicroelectronics Sa | ON-SOI integrated circuit comprising a thyristor (SCR) for protection against electrostatic discharges |
| CN206022362U (zh) * | 2016-08-27 | 2017-03-15 | 上海长园维安微电子有限公司 | 沟槽引出的集成型低压双向瞬时电压抑制器 |
| CN106876369A (zh) * | 2017-03-01 | 2017-06-20 | 中国电子科技集团公司第五十八研究所 | 用于薄外延工艺静电放电保护的可控硅整流器及制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200618248A (en) * | 2004-04-30 | 2006-06-01 | Wj Communications Inc | ESD protection structure with sige bjt devices |
| JP2006278646A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US8299583B2 (en) * | 2009-03-05 | 2012-10-30 | International Business Machines Corporation | Two-sided semiconductor structure |
| JP4924685B2 (ja) * | 2009-09-23 | 2012-04-25 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP2014165358A (ja) * | 2013-02-26 | 2014-09-08 | Panasonic Corp | 半導体装置及びその製造方法 |
| EP3422415B1 (en) * | 2014-02-28 | 2023-08-02 | LFoundry S.r.l. | Semiconductor device comprising a laterally diffused mos transistor |
-
2017
- 2017-12-15 CN CN201711348872.7A patent/CN107946300B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201036137A (en) * | 2009-03-20 | 2010-10-01 | Ind Tech Res Inst | ESD structure for 3D IC TSV device |
| US8441104B1 (en) * | 2011-11-16 | 2013-05-14 | Analog Devices, Inc. | Electrical overstress protection using through-silicon-via (TSV) |
| US20140015052A1 (en) * | 2012-07-13 | 2014-01-16 | Stmicroelectronics Sa | ON-SOI integrated circuit comprising a thyristor (SCR) for protection against electrostatic discharges |
| CN206022362U (zh) * | 2016-08-27 | 2017-03-15 | 上海长园维安微电子有限公司 | 沟槽引出的集成型低压双向瞬时电压抑制器 |
| CN106876369A (zh) * | 2017-03-01 | 2017-06-20 | 中国电子科技集团公司第五十八研究所 | 用于薄外延工艺静电放电保护的可控硅整流器及制备方法 |
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| Publication number | Publication date |
|---|---|
| CN107946300A (zh) | 2018-04-20 |
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