CN108074923B - 用于系统级封装的防静电装置 - Google Patents
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Abstract
本发明涉及一种用于系统级封装的防静电装置，包括：Si衬底(101)、TSV区(102)、隔离区(103)、三极管(104)、互连线(105)、第一绝缘层(106)、第二绝缘层(107)和铜凸点(108)：其中，TSV区(102)、隔离区(103)及三极管(104)均设置于Si衬底(101)内；TSV区(102)设置于三极管(104)两侧；隔离区(103)设置于三极管(104)与TSV区(102)之间，用于在Si衬底(101)内对三极管(104)进行隔离；TSV区(102)内的材料为铜；第一绝缘层(106)和第二绝缘层(107)分别设置于Si衬底(101)上表面和下表面。本发明通过在防静电装置上设置三极管作为ESD防护器件形成系统级封装的防静电装置，解决了基于TSV工艺的集成电路系统级封装抗静电能力弱的问题，增强了集成电路系统级封装的抗静电能力。
Description
技术领域
本发明属半导体集成电路技术领域，特别涉及一种用于系统级封装的防静电装置。
背景技术
随着计算机、通讯、汽车电子、航空航天工业和其他消费类系统领域的发展，对半导体芯片的尺寸和功耗的要求不断提高、即需要更小、更薄、更轻、高可靠、多功能、低功耗和低成本的芯片，在这种背景下三维封装技术应运而生。在二维封装技术的封装密度已达极限的情况下，更高密度的三维封装技术的优势不言而喻。
基于硅通孔(Through-Silicon Via，简称TSV)的三维封装(3D-TSV)具有高速互连、高密度集成、小型化等特点，同时表现出同质和异质功能整合等优点，成为近年来半导体技术最热门的研究方向之一。尽管3D-TSV封装技术具有诸多优势，但目前仍存在一些不利因素制约3D-TSV集成封装技术的发展。
转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。
发明内容
为了提高3D集成电路的系统级封装抗静电能力，本发明提供了一种用于系统级封装的防静电装置；本发明要解决的技术问题通过以下技术方案实现：
本发明的实施例提供了一种用于系统级封装的防静电装置，包括：
Si衬底101、TSV区102、隔离区103、三极管104、互连线105、第一绝缘层106、第二绝缘层107和铜凸点108：其中，
TSV区102、隔离区103及三极管104均设置于Si衬底101内；TSV 区102设置于三极管104两侧；隔离区103设置于三极管104与TSV区102 之间，用于在Si衬底101内对三极管104进行隔离；TSV区102内的材料为铜；
第一绝缘层106和第二绝缘层107分别设置于Si衬底101上表面和下表面；互连线105设置于第一绝缘层106内，用于连接TSV区102的第一端面和三极管104；
铜凸点108设置于TSV区102的第二端面上。
在本发明的一个实施例中，三极管104包括：器件沟槽1041、三极管的埋层1042、三极管的集电极接触区1043、三极管的基区接触区1044和三极管的发射区1045；其中，三极管的埋层1042位于器件沟槽1041下端；三极管的集电极接触区1043、三极管的基区接触区1044和三极管的发射区 1045位于器件沟槽1041内。
在本发明的一个实施例中，TSV区102包括第一TSV区和第二TSV 区，互连线105包括第一互连线和第二互连线；第一TSV区的第一端面与三极管的基区接触区1044和三极管的发射区1045通过第一互连线连接；第二TSV区的第一端面与三极管的集电极接触区1043通过第二互连线连接。
在本发明的一个实施例中，三极管的基区接触区1044和三极管的发射区1045与第一互连线之间设置有钨插塞；三极管的集电极接触区1043与第二互连线之间均设置有钨插塞。
在本发明的一个实施例中，第一互连线和第二互连线的材料为铜。
在本发明的一个实施例中，器件沟槽1041的深度为15～25μm。
在本发明的一个实施例中，第一绝缘层106和第二绝缘层107的材料为SiO2。
在本发明的一个实施例中，Si衬底101的掺杂类型为N型，掺杂浓度为1×1015cm-3，厚度为80～120μm。
在本发明的一个实施例中，TSV区102和隔离区103上下贯通Si衬底 101。
与现有技术相比，本发明具有以下有益效果：
1、本发明通过在防静电装置上设置ESD防护器件——三极管形成用于系统级封装的防静电装置，增强了层叠封装芯片的抗静电能力；
2、本发明通过在防静电装置上设置三极管，利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；
3、本发明提供的防静电装置的三极管周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种用于系统级封装的防静电装置结构示意图；
图2为本发明实施例提供的一种用于系统级封装的防静电装置的制备方法流程示意图；
图3a-图3j为本发明实施例提供的另一种防静电装置的制备方法流程图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种用于系统级封装的防静电装置结构示意图，包括：
Si衬底101、TSV区102、隔离区103、三极管104、互连线105、第一绝缘层106、第二绝缘层107和铜凸点108：其中，
TSV区102、隔离区103及三极管104均设置于Si衬底101内；TSV 区102设置于三极管104两侧；隔离区103设置于三极管104与TSV区102 之间，用于在Si衬底101内对三极管104进行隔离；TSV区102内的材料为铜；
第一绝缘层106和第二绝缘层107分别设置于Si衬底101上表面和下表面；互连线105设置于第一绝缘层106内，用于连接TSV区102的第一端面和三极管104；
铜凸点108设置于TSV区102的第二端面上。
具体地，三极管104包括：器件沟槽1041、三极管的埋层1042、三极管的集电极接触区1043、三极管的基区接触区1044和三极管的发射区 1045；其中，三极管的埋层1042位于器件沟槽1041下端；三极管的集电极接触区1043、三极管的基区接触区1044和三极管的发射区1045位于器件沟槽1041内。
优选地，TSV区102包括第一TSV区和第二TSV区，互连线105包括第一互连线和第二互连线；第一TSV区的第一端面与三极管的基区接触区1044和三极管的发射区1045通过第一互连线连接；第二TSV区的第一端面与三极管的集电极接触区1043通过第二互连线连接。
优选地，三极管的基区接触区1044和三极管的发射区1045与第一互连线之间设置有钨插塞；三极管的集电极接触区1043与第二互连线之间均设置有钨插塞。
优选地，第一互连线和第二互连线的材料为铜。
优选地，器件沟槽1041的深度为15～25μm。
优选地，第一绝缘层106和第二绝缘层107的材料为SiO2。
优选地，Si衬底101的掺杂类型为N型，掺杂浓度为1×1015cm-3，厚度为80～120μm。
具体地，TSV区102和隔离区103上下贯通Si衬底101。
本实施例提供的防静电装置，通过在硅通孔转接板上设置ESD防护器件——三极管，增强了层叠封装芯片的抗静电能力；解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，本实施例提供防静电装置的三极管周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。
实施例二
请参见图2，图2为本发明实施例提供的一种用于系统级封装的防静电装置的制备方法流程示意图，包括：
S101、选取Si衬底；
S102、在Si衬底内制备三极管；
S103、刻蚀Si衬底分别在三极管两侧形成隔离沟槽和TSV；
S104、在隔离沟槽填充SiO2形成隔离区；
S105、在TSV填充铜材料形成TSV区；
S106、在Si衬底上表面制备TSV区的第一端面与三极管的互连线；
S107、在TSV区的第二端面制备金属凸点以完成TSV转接板的制备。
具体地，Si衬底(101)的掺杂类型为N型，掺杂浓度为1×1015cm-3，厚度为150～250μm。
优选地，S102可以包括：
S1021、利用光刻工艺形成器件沟槽刻蚀图形；
S1022、利用干法刻蚀工艺，刻蚀Si衬底形成器件沟槽；
S1023、光刻埋层区，采用带胶离子注入工艺进行N+离子注入，去除光刻胶，形成三极管的埋层；
S1024、分别制备三极管的集电极接触区、基区接触区和发射区。
进一步地，S1024可以包括：
S10241、利用光刻工艺形成器件沟槽填充图形；
S10242、利用CVD工艺，淀积硅材料对器件沟槽填充，并通入掺杂气体进行原位掺杂，原位激活掺杂元素形成三极管的集电区；
S10243、光刻集电极接触区，采用带胶离子注入工艺进行N+离子注入，去除光刻胶，形成集电极接触区；
S10244、光刻基区，采用带胶离子注入工艺进行P+离子注入，去除光刻胶，形成三极管基区；
S10245、光刻基区接触区，采用带胶离子注入工艺进行P+离子注入，去除光刻胶，形成基区接触区；
S10246、光刻发射区，采用带胶离子注入工艺进行N+离子注入，去除光刻胶，形成发射区。
优选地，器件沟槽的深度为15～25μm。
优选地，S103可以包括：
S1031、利用光刻工艺，在Si衬底的上表面形成TSV和隔离沟槽的刻蚀图形；
S1032、利用DRIE工艺，刻蚀Si衬底形成TSV和隔离沟槽。
优选地，S105可以包括：
S1051、利用光刻工艺形成TSV的填充图形；
S1052、利用物理气相淀积方法制作粘附层和种子层；
S1053、通过电化学淀积的方法对TSV进行填充铜材料以形成TSV区。
优选地，S107之前还包括：
x1、利用辅助圆片作为Si衬底上表面的支撑件；
x2、利用机械磨削减薄工艺对Si衬底下表面进行减薄，再利用CMP 工艺，对Si衬底的下表面进行平整化处理，直到露出TSV区的第二端面。
优选地，TSV区和隔离区的深度为80～120μm。
本实施例提供的防静电装置的制备流程均可以在现有工艺平台上完成，制备简单适用范围广；通过在TSV转接板上加工三极管，增强了层叠封装芯片的抗静电能力；同时，本实施例提供TSV转接板的三极管周围设置有上下贯通的隔离区，具有较小的漏电流和寄生电容。
实施例三
本实施例在上述实施例的基础上，对本发明的防静电装置的制备方法中具体参数举例描述如下。具体地，请参照图3a-图3j，图3a-图3j为本发明实施例提供的另一种防静电装置的制备方法流程图，
S201、如图3a所示，选取Si衬底201；
优选地，Si衬底的晶向可以是(100)、(110)或(111)，掺杂类型为N型， Si衬底的掺杂浓度为1×1015cm-3，厚度为150～250μm。
S202、如图3b所示；利用刻蚀工艺在Si衬底上形成器件沟槽202，再利用离子注入工艺形成三极管的N+埋层203，具体可以包括如下步骤：
S2021、利用CVD工艺，在Si衬底上淀积氮化硅层；
S2022、利用光刻工艺，通过涂胶、光刻、显影等工艺完成器件沟槽刻蚀图形；
S2023、利用干法刻蚀工艺刻蚀氮化硅层及Si衬底形成器件沟槽；器件沟槽的深度为15～25μm；
S2024、利用CMP工艺，去除Si衬底上的氮化硅对衬底表面进行平坦化；
S2025、在器件沟槽底部光刻N+埋层，采用带胶离子注入的方式进行 N+离子注入，去除光刻胶，形成三极管的N+埋层；硅掺杂浓度优选5× 1018cm-3，掺杂杂质优选磷。
S203、如图3c所示；制备三极管的集电极接触区204，具体可以包括如下步骤：
S2031、利用光刻工艺，通过涂胶、光刻、显影等工艺完成器件沟槽填充图形；
S2032、利用低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，在600℃～950℃的温度下，利用选择性硅外延生长方法选择性外延生长硅材料，同时通入掺杂气体进行原位掺杂，并实现掺杂元素的原位激活，形成三极管的集电区。硅掺杂浓度优选5×1017cm-3，掺杂杂质优选磷；
S2033、利用CMP工艺，对衬底表面进行平坦化；
S2034、光刻集电极接触区，采用带胶离子注入的方式进行N+离子注入，去除光刻胶，形成三极管的集电极接触区；硅掺杂浓度优选1×1019cm-3，掺杂杂质优选磷；
S2035、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。
S204、如图3d所示；制备三极管的基区接触区205和发射区206，具体可以包括如下步骤：
S2041、光刻基区，采用带胶离子注入的方式进行N+离子注入，去除光刻胶，形成三极管的基区。硅掺杂浓度优选5×1018cm-3，掺杂杂质优选硼；
S2042、光刻基区接触区，采用带胶离子注入的方式进行P+离子注入，去除光刻胶，形成三极管的基区接触区。硅掺杂浓度优选1×1021cm-3，掺杂杂质优选硼；
S2043、光刻N+发射区，采用带胶离子注入的方式进行N+离子注入，去除光刻胶，形成三极管的N+发射区。硅掺杂浓度优选1×1021cm-3，掺杂杂质优选磷；
S2044、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。
S205、如图3e所示，利用刻蚀工艺在Si衬底上制备四个TSV207及四个隔离沟槽208，可以包括如下步骤：
S2051、在1050℃～1100℃的温度下，利用热氧化工艺在Si衬底上表面生长一层800nm～1000nm的SiO2层；
S2052、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV及隔离沟槽刻蚀图形；
S2053、利用DRIE工艺刻蚀Si衬底，形成深度为80～120μm的TSV 及隔离沟槽；
S2054、利用CMP工艺，去除Si衬底上的SiO2，对衬底表面进行平坦化。
S206、如图3f所示；利用CVD工艺，在Si衬底上淀积SiO2对隔离沟槽进行填充形成隔离区，具体可以包括如下步骤：
S2061、在1050℃～1100℃的温度下，热氧化TSV及隔离沟槽的内壁形成厚度为200nm～300nm的氧化层；
S2062、利用湿法刻蚀工艺，刻蚀TSV及隔离沟槽的内壁的氧化层以完成TSV及隔离沟槽内壁的平整化。以防止TSV及隔离沟槽侧壁的突起形成电场集中区域；
S2063、利用光刻工艺，通过涂胶、光刻、显影等工艺完成隔离沟槽填充图形；
S2064、在690℃～710℃的温度下，利用LPCVD工艺，淀积SiO2对隔离沟槽进行填充，形成隔离区；可以理解的是，该SiO2材料主要用于隔离，其可以由未掺杂多晶硅等其他材料替代；
S2065、利用CMP工艺，对衬底表面进行平坦化。
S207、如图3g所示；利用电镀铜工艺对TSV进行填充，具体可以包括如下步骤：
S2071、利用物理气相淀积方法制作粘附层和种子层，粘附层的材料为钛或钽，种子层的材料为铜；
S2072、通过电化学淀积的方法在TSV内填充铜材料；
S2073、利用CMP工艺，去除衬底表面多余的金属层。
S208、如图3h所示；利用电镀工艺在Si衬底上表面形成铜互连线209，具体可以包括如下步骤：
S2081、利用等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)工艺，在衬底表面淀积SiO2层；
S2082、在TSV区的第一端以及三极管的集电极接触区、基区接触区和发射区，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；
S2083、利用CVD工艺，在三极管的集电极接触区、基区接触区和发射区淀积Ti膜、TiN膜和钨以形成钨插塞；
S2084、利用CMP工艺对衬底表面进行平坦化；
S2085、淀积SiO2绝缘层，光刻铜互连图形，利用电化学镀铜的方法淀积铜，通过化学机械研磨的方法去除多余的铜，形成TSV区的第一端与三极管串接铜互连线；
S2086、利用CMP工艺对衬底表面进行平坦化。
进一步地，在制备铜互连线时，可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。
S209、如图3i所示；利用化学机械抛光工艺对Si衬底进行减薄，漏出TSV区，具体可以包括如下步骤：
S2091、利用高分子材料作为中间层，将Si衬底上表面与辅助圆片键合，通过辅助圆片的支撑完成Si衬底的减薄；
S2092、利用机械磨削减薄工艺对Si衬底下表面进行减薄，直到减到略大于TSV区深度的厚度，优选大于TSV深度10μm；
S2093、利用CMP工艺对Si衬底下表面进行平整，直到露出TSV区；
S210、如图3j所示；在Si衬底下表面利用电镀的方法形成铜凸点210，具体可以包括如下步骤：
S2101、利用PECVD工艺，在衬底下表面淀积SiO2层；
S2102、在TSV区的第二端，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；
S2103、利用CVD工艺，在TSV区的第二端淀积Ti膜、TiN膜和钨以形成钨插塞；
S2104、利用CMP工艺对衬底表面进行平坦化；
S2105、淀积SiO2绝缘层，在TSV区的第二端光刻铜凸点图形，利用电化学镀铜工艺淀积铜，通过化学机械研磨工艺去除多余的铜，刻蚀SiO2层，在TSV区的第二端形成铜凸点；
S2106、利用加热机械的方法拆除临时键合的辅助圆片。
本实施例提供的防静电装置的制备方法，采用三极管器件周边被SiO2绝缘层包围的工艺，可有效减小有源区与衬底间的寄生电容。本发明在考虑工艺可行性的基础上通过优化设置一定长度的TSV孔及利用给定范围的掺杂浓度，并且考虑器件的电流通过能力，减小了寄生电容和电阻，并利用TSV孔引入的电感对器件的寄生电容进行一定程度的调谐，在提高系统级封装抗ESD能力的同时扩大了ESD保护电路的工作范围。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。例如，本发明中提及的多个隔离区仅仅是依据本发明提供的器件结构截面图进行说明，其中，多个隔离区也可以是某一个整体中例如环状体的截面图显示的第一部分和第二部分，对于本发明所属技术领域的普通技术人员来说，不应局限于这些说明，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种用于系统级封装的防静电装置，其特征在于，包括：Si衬底(101)、TSV区(102)、隔离区(103)、三极管(104)、互连线(105)、第一绝缘层(106)、第二绝缘层(107)和铜凸点(108)：其中，
所述TSV区(102)、所述隔离区(103)及所述三极管(104)均设置于所述Si衬底(101)内；所述TSV区(102)设置于所述三极管(104)两侧；所述隔离区(103)设置于所述三极管(104)与所述TSV区(102)之间，用于在所述Si衬底(101)内对所述三极管(104)进行隔离；所述TSV区(102)内的材料为铜；所述TSV区(102)和所述隔离区(103)上下贯通所述Si衬底(101)；所述TSV区(102)和所述隔离区(103)的深度一致，所述深度大于80μm且小于等于120μm；
所述第一绝缘层(106)和所述第二绝缘层(107)分别设置于所述Si衬底(101)上表面和下表面；所述互连线(105)设置于所述第一绝缘层(106)内，用于连接所述TSV区(102)的第一端面和所述三极管(104)；其中，所述互连线(105)为螺旋状的铜互连线；
所述铜凸点(108)设置于所述TSV区(102)的第二端面上。
2.根据权利要求1所述的防静电装置，其特征在于，所述三极管(104)包括：器件沟槽(1041)、三极管的埋层(1042)、三极管的集电极接触区(1043)、三极管的基区接触区(1044)和三极管的发射区(1045)；其中，所述三极管的埋层(1042)位于所述器件沟槽(1041)下端；所述三极管的集电极接触区(1043)、所述三极管的基区接触区(1044)和所述三极管的发射区(1045)位于所述器件沟槽(1041)内。
3.根据权利要求2所述的防静电装置，其特征在于，所述TSV区(102)包括第一TSV区和第二TSV区，所述互连线(105)包括第一互连线和第二互连线；所述第一TSV区的第一端面与所述三极管的基区接触区(1044)和所述三极管的发射区(1045)通过所述第一互连线连接；所述第二TSV区的第一端面与所述三极管的集电极接触区(1043)通过所述第二互连线连接。
4.根据权利要求3所述的防静电装置，其特征在于，所述三极管的基区接触区(1044)和所述三极管的发射区(1045)与所述第一互连线之间设置有钨插塞；所述三极管的集电极接触区(1043)与所述第二互连线之间均设置有钨插塞。
5.根据权利要求4所述的防静电装置，其特征在于，所述第一互连线和所述第二互连线的材料为铜。
6.根据权利要求5所述的防静电装置，其特征在于，所述器件沟槽(1041)的深度为15～25μm。
7.根据权利要求1所述的防静电装置，其特征在于，所述第一绝缘层(106)和所述第二绝缘层(107)的材料为SiO2。
8.根据权利要求1所述的防静电装置，其特征在于，所述Si衬底(101)的掺杂类型为N型，掺杂浓度为1×1015cm-3，厚度为80～120μm。
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