KR20210077786A - 반도체 디바이스들의 형성 및 이송을 위한 재사용가능 지지 기판 및 이를 사용하는 방법들 - Google Patents

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KR20210077786A
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0568—Molybdenum [Mo] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L2224/0805—Shape
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    • H01L2224/08058—Shape in side view being non uniform along the bonding area
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/2747—Manufacturing methods using a lift-off mask
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/221—Changing the shape of the active layer in the devices, e.g. patterning by lift-off techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates

Abstract

전면측 상에 복수의 채널들을 포함하는 지지 기판이 제공된다. 커버 층은 복수의 채널들 위에 희생 커버 재료를 이방성으로 증착시킴으로써 형성된다. 공동들은 커버 층의 수평으로 연장되는 부분 아래의 복수의 채널들 내에서 측방향으로 연장된다. 봉지 층은 컨포멀하게 증착된다. 제1 반도체 디바이스들, 제1 금속 상호연결 구조물들, 및 제1 접합 패드들이 봉지 층의 상단 표면 위에 형성된다. 제2 접합 패드들을 갖는 디바이스 기판이 제공된다. 제2 접합 패드들은 제1 접합 패드들과 접합되어 접합된 조립체를 형성한다. 봉지 층의 주변 부분들은 제거되고, 커버 층의 주변 부분들은 물리적으로 노출된다. 커버 층은, 접합된 조립체로부터 지지 기판을 분리시키기 위해 공동들을 통해 등방성 에칭제를 전파시킴으로써 등방성 에칭 프로세스를 이용하여 제거된다.

Description

반도체 디바이스들의 형성 및 이송을 위한 재사용가능 지지 기판 및 이를 사용하는 방법들
관련 출원
본 출원은 2019년 10월 22일자로 출원된 미국 정규 특허 출원 제16/660,177호의 우선권의 이익을 주장하며, 그의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것으로, 특히 반도체 디바이스들의 형성 및 이송을 위한 재사용가능 지지 기판 및 이를 사용하는 방법들에 관한 것이다.
그 위에 반도체 디바이스들을 형성한 이후의 기판의 박화는 패키징 목적들에 바람직할 수 있다. 그들 위에 개개의 반도체 디바이스들을 갖는 2개의 기판들은 접합된 조립체를 형성하기 위해 접합될 수 있다. 이러한 경우, 적어도 하나의 기판의 박화 또는 제거는 접합된 조립체 내의 반도체 디바이스들의 다이싱(dicing) 및 패키징을 용이하게 하기 위해, 접합된 조립체의 두께를 감소시킬 수 있다.
본 개시내용의 일 실시예에 따르면, 반도체 구조물을 형성하는 방법이 제공되며, 그 방법은, 전면측 상에 위치된 복수의 채널들을 포함하는 지지 기판을 제공하는 단계; 복수의 채널들 위에 희생 커버 재료를 이방성으로 증착시킴으로써 커버 층을 형성하는 단계 - 공동들은 커버 층의 수평으로 연장되는 부분 아래의 복수의 채널들 내에서 측방향으로 연장됨 -; 커버 층의 상단 표면 상에 그리고 지지 기판의 후면측 표면 상에 봉지 층(encapsulation layer)을 컨포멀하게(conformally) 증착시키는 단계; 봉지 층의 상단 표면 위에 제1 반도체 디바이스들, 제1 유전체 재료 층들에 매립된 제1 금속 상호연결 구조물들, 및 제1 접합 패드들을 형성하는 단계; 제2 반도체 디바이스들, 제2 유전체 재료 층들에 매립된 제2 금속 상호연결 구조물들, 및 제2 접합 패드들을 자신 위에 갖는 디바이스 기판을 제공하는 단계; 접합된 조립체를 형성하기 위해 제2 접합 패드들을 제1 접합 패드들과 접합시키는 단계; 봉지 층의 주변 부분들을 제거하는 단계 - 커버 층의 주변 부분들은 물리적으로 노출됨 -; 및 접합된 조립체로부터 지지 기판을 분리시키기 위해 공동들을 통해 등방성 에칭제를 전파시킴으로써 등방성 에칭 프로세스를 이용하여 커버 층을 제거하는 단계를 포함한다.
본 개시내용의 다른 양태에 따르면, 전면측 상에 위치되고 후면측 상에 임의의 채널이 없는 복수의 채널들을 포함하는 지지 기판이 제공된다. 복수의 채널들 각각은 지지 기판의 주변 구역으로 직접 연장되거나, 지지 기판의 주변 구역으로 직접 연장되는 다른 채널에 연결된다. 복수의 채널들 외부에 위치된 지지 기판의 전면측 상의 각각의 지점은 복수의 채널들 중 가장 근위에 있는 채널로부터 300 마이크로미터 내에 위치된다. 복수의 채널들 내의 각각의 채널은 1 내지 100의 범위의 깊이-대-폭 비를 갖는다. 복수의 채널들 내의 각각의 채널 폭은 1 마이크로미터 내지 30 마이크로미터의 범위의 깊이, 및 100 nm 내지 5 마이크로미터의 범위의 폭을 갖는다. 지지 기판의 전면측의 총 면적 대 복수의 채널들의 총 면적의 비는 10 내지 1,000,000의 범위이다.
도 1은 본 개시내용의 일 실시예에 따른, 지지 기판의 개략적인 수직 단면도이다.
도 2a는 본 개시내용의 일 실시예에 따른, 전면측 상에서의 복수의 채널들의 형성 이후의 지지 기판의 개략적인 수직 단면도이다.
도 2b는 도 2a의 지지 기판의 제1 구성의 개략적인 평면도이다.
도 2c는 도 2a의 지지 기판의 제2 구성의 개략적인 평면도이다.
도 2d는 도 2a의 지지 기판의 제3 구성의 개략적인 평면도이다.
도 3a는 본 개시내용의 일 실시예에 따른, 지지 기판 및 그 위의 커버 층을 포함하는 예시적인 구조물의 개략적인 수직 단면도이다.
도 3b는 도 3a의 개략적인 수직 단면도의 구역의 확대도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 봉지 층의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 개략적인 수직 단면도의 구역의 확대도이다.
도 5a는 본 개시내용의 일 실시예에 따른, 제1 반도체 디바이스들, 제1 금속 상호연결 구조물들, 제1 유전체 재료 층들, 및 제1 금속 패드들의 형성 이후의 예시적인 구조물의 중심 구역의 개략적인 수직 단면도이다.
도 5b는 도 5a의 예시적인 구조물의 주변 구역의 개략적인 수직 단면도이다.
도 6은 본 개시내용의 일 실시예에 따른, 봉지 층의 주변 부분들을 제거한 이후의 예시적인 구조물의 주변 구역의 개략적인 수직 단면도이다.
도 7은 본 개시내용의 일 실시예에 따른, 디바이스 기판, 제2 반도체 디바이스들, 제2 금속 상호연결 구조물들, 제2 유전체 재료 층들, 및 제2 금속 패드들의 조립체의 중심 구역의 개략적인 수직 단면도이다.
도 8a는 본 개시내용의 일 실시예에 따른, 지지 기판 및 그 위의 구조물들, 및 디바이스 기판 및 그 위의 구조물들을 포함하는 접합된 조립체의 중심 구역의 개략적인 수직 단면도이다.
도 8b는 도 8a의 접합된 조립체의 주변 구역의 개략적인 수직 단면도이다.
도 9는 본 개시내용의 일 실시예에 따른 커버 층의 제거 이후의 접합된 조립체의 주변 구역의 개략적인 수직 단면도이다.
도 10은 본 개시내용의 일 실시예에 따른, 봉지 층의 후면측 부분의 제거 이후의 지지 기판의 주변 구역의 개략적인 수직 단면도이다.
도 11은 본 개시내용의 일 실시예에 따른, 디바이스 기판이 수소-주입 층을 포함하는 경우, 지지 기판 및 그 위의 구조물들 및 디바이스 기판 및 그 위의 구조물들을 포함하는 접합된 조립체의 주변 구역의 개략적인 수직 단면도이다.
도 12는 본 개시내용의 일 실시예에 따른, 커버 층의 제거 이후 그리고 디바이스 기판의 원위 반도체 층을 연관해제시킨 이후의 접합된 조립체의 주변 구역의 개략적인 수직 단면도이다.
도 13은 본 개시내용의 일 실시예에 따른, 패드 콘택 비아 구조물들 및 외부 접합 패드들의 형성 이후의 제1 반도체 디바이스들 및 제2 반도체 디바이스들을 포함하는 접합된 조립체의 개략적인 수직 단면도이다.
종래 기술의 접합된 조립체 제조 프로세스에서, 박화되거나 제거된 기판이 제조 프로세스 동안 소모되고, 재활용되지 않는다. 따라서, 접합된 조립체를 포함하는 반도체 칩들에 대한 총 제조 비용은, 그 비용이 박화되거나 제거된 기판의 비용을 포함하기 때문에 원하는 것보다 높다. 본 개시내용의 실시예들은 3차원 메모리 및 제어 디바이스들과 같은 반도체 디바이스들의 형성 및 이송을 위한 재사용가능 지지 기판, 및 이를 사용하는 방법들에 관한 것이며, 이들의 다양한 양태들이 본 명세서에서 상세히 설명된다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부존재가 명백히 설명되거나 명확하게 달리 나타내지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 사용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 걸쳐 사용될 수 있다. 동일한 도면 부호들은 동일한 요소 또는 유사한 요소를 지칭한다. 달리 나타내지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속하여 변형되는 일시적인 구조물을 지칭한다.
본 명세서에서 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 추가로, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조물의 구역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상단 표면과 하단 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이고, 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하면, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선형이며, 수직 방향 또는 실질적으로 수직인 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
본 명세서에서 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상단 표면들을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하단 표면들을 포함하는 제2 수평 평면 사이의 일반적인 구역에 대응하는 레벨을 지칭한다. 본 명세서에서 사용되는 바와 같이, "관통-스택" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m의 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 전기 도펀트들이 내부에 존재하지 않을 시에 1.0 × 10-5 S/m 내지 1.0 S/m의 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시에 1.0 S/m 내지 1.0 × 105 S/m의 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 프로세스를 통해 결정질 재료로 변환되면 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m의 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트들(즉, p-형 도펀트들 및/또는 n-형 도펀트들)을 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트들로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트들의 원자 농도에 의존하여 반도체성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도들에 대한 모든 측정들은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 증착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 설명된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 메모리 디바이스에 대한 드라이버 회로들과 같은, 그 위에 제조된 집적 회로들을 포함할 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 기판에 부착될 수 있는 유닛 반도체 디바이스를 지칭한다. 반도체 패키지는, 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 접합(flip-to-chip bonding) 또는 다른 칩-칩 접합에 의해 전체에 걸쳐 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 그 내부의 평면의 총 수 만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이, 즉 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기입 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하며, 이들은 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하며, 이들은 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1을 참조하면, 본 개시내용의 일 실시예에 따른 지지 기판(908)이 수직 단면도로 예시되어 있다. 지지 기판(908)은 50 mm 내지 1,000 mm의 범위의 최대 측방향 치수를 갖고 300 마이크로미터 내지 3 mm의 범위의 두께를 갖는 상업적으로 입수가능한 실리콘 웨이퍼와 같은 반도체 기판일 수 있지만, 더 작고 더 큰 직경들 및/또는 두께들이 또한 이용될 수 있다. 일 실시예에서, 지지 기판(908)은 단결정 실리콘, 폴리실리콘, 실리콘 탄화물, III-V 화합물 반도체 재료, 예컨대 GaN 또는 AlGaN, II-Vl 화합물 반도체 재료, 또는 유기 반도체 재료와 같은 반도체 재료로 본질적으로 이루어질 수 있다. 대안적으로, 지지 기판(908)은 세라믹, 석영 또는 유리 기판과 같은 절연 기판, 또는 SOI(silicon on insulator) 기판을 포함할 수 있다. 일 실시예에서, 지지 기판(908)은 원, 직사각형, 또는 임의의 폐쇄된 2차원 곡선 형상의 수평 단면 형상을 가질 수 있다. 일 실시예에서, 지지 기판(908)은 300 mm 단결정 실리콘 기판 또는 450 mm 단결정 실리콘 웨이퍼와 같은 원형 수평 단면 형상을 갖는 상업적으로 입수가능한 단결정 기판일 수 있다.
지지 기판(908)은 전면측 주 기판(7) 및 후면측 주 기판(3)을 가질 수 있다. 본 명세서에서 사용되는 바와 같이, 요소의 "주 표면"은 가장 큰 표면적을 갖는 요소의 표면의 적어도 50%의 표면적을 갖는 요소의 표면을 지칭한다. 전면측 주 표면(7)은 지지 기판(908)의 전면측 상에 위치된 주 표면이고, 후면측 주 표면(3)은 지지 기판(908)의 후면측 상에 위치된 주 표면이다. 지지 기판(908)의 전면측 주 표면(7)은 전면측 주 표면(7)의 주변(예를 들어, 에지) 구역(9)에 위치된 테이퍼링된 주변 표면 부분을 포함할 수 있다. 주변 구역(9)은 비-수평 표면 세그먼트를 갖는 전면측 주 표면(7)의 전체 영역을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "표면 세그먼트"는 표면의 임의의 유한 세그먼트를 지칭한다. 테이퍼링된 주변 표면 부분은 수평이 아닌 전면측 주 표면(7)의 세그먼트들을 포함한다. 일 실시예에서, 전면측 주 표면(7)의 테이퍼링된 주변 표면 부분은 환형 형상을 가질 수 있다. 일 실시예에서, 지지 기판(908)의 주변 구역(9)은 지지 기판(908)의 베벨 구역(bevel region)을 포함한다. 본 명세서에서 사용되는 바와 같이, "베벨 구역"은 균일한 두께를 갖는 인접한 구역(즉, 비-베벨 구역)보다 작은 두께를 제공하기 위해, 테이퍼링된 전면측 표면 및/또는 테이퍼링된 후면측 표면을 갖는 구역을 지칭한다.
도 2a 내지 도 2d를 참조하면, 복수의 채널들(5)이 본 개시내용의 일 실시예에 따른 지지 기판(908)의 전면측 상에 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, "채널"은 측방향으로 연장되는 공동을 지칭한다. 도 2b 내지 도 2d는 복수의 채널들(5)에 대한 다양한 구성들을 예시한다. 복수의 채널들(5)은, 예를 들어 지지 기판(908)의 전면측 주 표면(7) 상에 패턴화된 에칭 마스크 층(도시되지 않음)을 형성함으로써 그리고 패턴화된 에칭 마스크 층 내의 개구들의 패턴을 지지 기판(908)의 상부 부분으로 전사하는 에칭 프로세스를 수행함으로써 형성될 수 있다. 패턴화된 에칭 마스크 층은 패턴화된 포토레지스트 재료 층일 수 있거나, 또는 적어도 하나의 유전체 재료, 예컨대 실리콘 질화물, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유전체 금속 산화물 재료, 및/또는 금속성 재료, 예컨대 전도성 금속 질화물 재료, 금속, 또는 금속성 합금을 포함하는 패턴화된 하드 마스크 층일 수 있다. 패턴화된 포토레지스트 재료 층이 패턴화된 에칭 마스크 층으로서 이용되는 경우, 패턴화된 포토레지스트 재료 층은 리소그래피 노출 및 현상에 의해 직접 패턴화될 수 있다. 패턴화된 하드 마스크 층이 패턴화된 에칭 마스크 층으로서 이용되는 경우, 포토레지스트 재료 층은 블랭킷(blanket)(비패턴화된) 하드 마스크 층 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 패턴화된 포토레지스트 재료 층을 형성할 수 있다. 후속하여, 패턴화된 포토레지스트 재료 층 내의 패턴은 에칭 프로세스에 의해 블랭킷 하드 마스크 층을 통해 전사되어 패턴화된 하드 마스크 층을 형성할 수 있다.
패턴화된 에칭 마스크 층에 의해 마스킹되지 않은 지지 기판(908)의 상부 부분의 마스킹되지 않은 구역들이 에칭 프로세스 동안 에칭된다. 패턴화된 에칭 마스크 층 내의 패턴을 지지 기판(908)의 상부 부분으로 전사하는 에칭 프로세스는 이방성 에칭 프로세스 또는 등방성 에칭 프로세스를 이용할 수 있다. 등방성 에칭 프로세스가 지지 기판(908)의 상부 부분으로 패턴을 전사하기 위해 이용되는 경우, 채널들(5)의 각각의 이웃한 쌍의 기하학적 중심들 사이의 간격은 채널들(5)의 깊이보다 크다. 일 실시예에서, 이방성 에칭 프로세스는 패턴화된 에칭 마스크 층의 패턴을 지지 기판(908)의 상부 부분으로 전사하기 위해 이용될 수 있다. 이러한 경우, 채널들(5)은 1 마이크로미터 초과의 깊이를 갖는 깊은 트렌치들로서 형성될 수 있다. 일 실시예에서, 복수의 채널들(5)의 각각의 채널(5)은 1 마이크로미터 내지 30 마이크로미터의 범위의 깊이를 가질 수 있지만, 더 작고 더 큰 깊이들이 또한 이용될 수 있다. 복수의 채널들(5)의 각각의 채널(5)은 100 nm 내지 5 마이크로미터의 범위의 폭을 가질 수 있다. 일 실시예에서, 복수의 채널들(5) 내의 각각의 채널(5)은 1 내지 100의 범위의 깊이-대-폭 비를 가질 수 있고, 4 내지 25의 범위의 깊이-대-폭 비를 가질 수 있다. 일 실시예에서, 모든 채널들(5)은 전체에 걸쳐 동일한 폭 및 동일한 깊이를 가질 수 있다.
복수의 채널들(5)은 적어도, 지지 기판(908)의 전면측 주 표면(7)의 평면(수평) 부분의 주변 구역의 하나의 지점으로부터 지지 기판(908)의 전면측 주 표면(7)의 평면 부분의 주변 구역의 다른 지점까지 측방향으로 연장되는 다수의 채널들(5)을 포함한다. 일 실시예에서, 복수의 채널들(5) 내의 채널들(5) 중 적어도 10%, 예컨대 적어도 25%는 지지 기판(908)의 최대 측방향 치수의 적어도 50%인 길이를 가질 수 있다. 전면측 주 표면(7)의 평면 부분 상의 각각의 지점이 채널들(5) 중 하나의 채널 내에 또는 그 하나의 채널에 있거나 또는 미리 결정된 최대 측방향 분리 거리를 초과하지 않는 측방향 분리 거리만큼 채널들(5) 중 가장 근위에 있는 채널로부터 측방향으로 이격되면, 다양한 패턴들이 복수의 채널들(5)에 대해 이용될 수 있다. 일 실시예에서, 미리 결정된 측방향 분리 거리는 20 마이크로미터 내지 300 마이크로미터의 범위일 수 있다. 미리 결정된 최대 측방향 분리 거리는, 등방성 에칭 프로세스 전에 전면측 주 표면(7) 위에 후속하여 증착되는 희생 기판 커버의 재료에 대해 후속하여 수행될 등방성 에칭 프로세스 동안의 최대 측방향 에칭 거리와 동일할 수 있거나, 이에 기초하여 결정될 수 있다. 예를 들어, 미리 결정된 최대 측방향 분리 거리는 각각의 채널(5)의 폭의 2배 내지 각각의 채널(5)의 폭의 100배의 범위일 수 있다. 일 실시예에서, 미리 결정된 최대 측방향 분리 거리는 각각의 채널(5)의 폭의 5배 내지 각각의 채널(5)의 폭의 25배의 범위일 수 있다. 복수의 채널들(5)의 총 면적은 전면측 주 표면(7)의 총 면적의 0.0001% 내지 전면측 주 표면(7)의 총 면적의 10%의 범위일 수 있다. 일 실시예에서, 복수의 채널들(5)의 총 면적은 전면측 주 표면(7)의 총 면적의 0.001% 내지 전면측 주 표면(7)의 총 면적의 1%의 범위일 수 있다.
도 2b에 예시된 실시예에서, 복수의 채널들(5)은 지지 기판(908)의 주변 구역의 개개의 제1 종점으로부터 지지 기판(908)의 주변 구역의 개개의 제2 종점까지 제1 수평 방향(hd1)을 따라 측방향으로 곧게 연장되는 제1 채널들, 및 지지 기판(908)의 주변 구역의 개개의 제1 종점으로부터 지지 기판(908)의 주변 구역의 개개의 제2 종점까지 제2 수평 방향(hd2)을 따라 측방향으로 곧게 연장되고 제1 채널들의 개개의 서브세트와 교차하는 제2 채널들(여기서, hd2는 hd1에 수직임)을 포함할 수 있다.
도 2c에 예시된 실시예에서, 복수의 채널들(5)은 지지 기판(908)의 주변 구역의 개개의 제1 종점으로부터 지지 기판(908)의 주변 구역의 개개의 제2 종점까지 제1 수평 방향(hd1)을 따라 연장되는, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따른 측방향 파동을 갖는 복수의 사형(serpentine) 채널들을 포함할 수 있다. 적어도 하나의 사형 채널은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제1 수평 방향(hd1)을 따라 정렬되는(즉, 제2 수평 방향(hd2)을 따른 오프셋이 없음) 직선 세그먼트들의 적어도 2개의 세트들 및 직선 세그먼트들의 상이한 세트들에 속하는 직선 세그먼트들을 연결시키는 연결 세그먼트들을 포함할 수 있다. 대안적으로 또는 부가적으로, 적어도 하나의 사형 채널은 제1 수평 방향(hd1), 제2 수평 방향(hd2), 또는 이들 사이의 임의의 수평 방향을 따라 일반적으로 연장되는 만곡된 채널 세그먼트들을 포함할 수 있다.
도 2d에 예시된 실시예에서, 복수의 채널들(5)은, 지지 기판(908)의 주변 구역의 개개의 제1 종점으로부터, 지지 기판(908)의 주변 구역보다 지지 기판의 기하학적 중심을 통과하는 수직축에 대해 더 근위에 있는 개개의 제2 종점까지 반경방향으로 곧게 연장되는 반경방향 채널들, 및 지지 기판(908)의 기하학적 중심을 통과하고 지지 기판(908)의 개개의 서브세트와 교차하는 수직축으로부터 개개의 수평 거리에 위치된 방위각 채널들을 포함한다. 지지 기판(908)의 중심은 지지 기판(908)의 기하학적 중심을 지칭한다.
일 실시예에서, 도 2a 내지 도 2d에 예시된 지지 기판(908)은 전면측 상에 위치되고 후면측 상에 임의의 채널이 없는 복수의 채널들(5)을 포함할 수 있다. 복수의 채널들(5) 각각은 지지 기판(908)의 주변 구역으로 직접 연장되거나, 지지 기판(908)의 주변 구역으로 직접 연장되는 다른 채널(5)에 직접 또는 간접적으로 연결된다. 복수의 채널들(5) 외부에 위치된 지지 기판(908)의 전면측 상의 각각의 지점은 복수의 채널들(5) 중 가장 근위에 있는 채널로부터 미리 결정된 최대 측방향 거리 내에 위치된다. 일 실시예에서, 복수의 채널들(5) 외부에 위치된 지지 기판(908)의 전면측 상의 각각의 지점은 복수의 채널들(5) 중 가장 근위에 있는 채널로부터 300 마이크로미터 내에 위치된다. 일 실시예에서, 복수의 채널들(5) 내의 각각의 채널(5)은 1 내지 100의 범위의 깊이-대-폭 비를 갖는다. 일 실시예에서, 복수의 채널들(5)의 각각의 채널(5)은 1 마이크로미터 내지 30 마이크로미터의 범위의 깊이, 및 100 nm 내지 5 마이크로미터의 범위의 폭을 갖는다. 일 실시예에서, 지지 기판(908)의 전면측의 총 면적 대 복수의 채널들의 총 면적의 비는 10 내지 1,000,000의 범위이다.
도 3a 및 도 3b를 참조하면, 지지 기판(908)의 재료에 대해 선택적으로 제거될 수 있는 희생 재료는 지지 기판(908)의 전면측 주 표면(7) 위에 이방성으로 증착될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 재료의 제거는, 제1 재료의 제거율이 제2 재료의 제거율보다 적어도 10배 만큼 더 크다면 제2 재료에 대해 "선택적인" 것이다. 예를 들어, 지지 기판(908)이 실리콘과 같은 반도체 재료로 본질적으로 이루어지면, 희생 재료는 보로실리케이트 유리, 보로포스포실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 게르마늄, 또는 실리콘-게르마늄 합금을 포함할 수 있다. 일 실시예에서, 희생 재료는 도핑된 실리케이트 유리, 유기실리케이트 유리, 및 실리콘-게르마늄 합금으로부터 선택될 수 있다. 실리콘-게르마늄 합금이 이용되면, 실리콘-게르마늄 합금은 25% 초과의 원자 농도(이는 50% 초과일 수 있음)의 게르마늄을 포함할 수 있다. 일반적으로, 희생 재료는 지지 기판(980)의 재료에 대해 선택적인 등방성 에칭 프로세스에서, 즉 지지 기판의 재료를 상당히 에칭하지 않으면서, 선택적으로 에칭될 수 있는 재료일 수 있다. 예를 들어, 희생 재료가 보로실리케이트 유리, 보로포스포실리케이트 유리, 또는 유기실리케이트 유리를 포함하면, 불화수소산계 용액을 이용하는 습식 에칭 프로세스는 희생 재료를 반도체 재료에 대해 선택적으로 에칭할 수 있다. 희생 재료가 실리콘 질화물을 포함하면, 고온 인산을 이용하는 습식 에칭 프로세스는 희생 재료를 반도체 재료에 대해 선택적으로 에칭할 수 있다. 희생 재료가 게르마늄 또는 실리콘-게르마늄 합금을 포함하면, 고온 인산을 이용하는 습식 에칭 프로세스는 희생 재료를 반도체 재료에 대해 선택적으로 에칭할 수 있다.
희생의 이방성 증착은 지지 기판(908)의 전면측 주 표면(7) 위에 커버 층(920)을 형성한다. 커버 층(920)을 증착시키기 위해 이용될 수 있는 이방성 증착 프로세스는 비-컨포멀 화학 기상 증착 프로세스(예컨대, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스) 또는 물리 기상 증착 프로세스일 수 있다. 증착 프로세스의 이방성 속성은 채널들(5)의 하단 표면들 또는 채널들(5)의 측벽들 상에서보다 더 큰 두께를 갖는 지지 기판(908)의 전면측 주 표면(7) 위에서의 희생 재료의 형성을 야기한다. 추가로, 채널들(5)의 각각의 측벽 내의 증착된 희생 재료의 측방향 두께는 전면측 주 표면(7)을 포함하는 수평 평면으로부터의 하향 거리에 따라 감소한다. 채널들(5)의 측벽들로부터 성장하는 희생 재료의 부분들이 병합되어, 전면측 주 표면(7)의 전체 영역 및 채널들(5)의 전체 영역을 커버하는 커버 층(920)의 연속적으로 연장되는 수평 부분에 의해 주변으로부터 연결해제된 공동들(5')을 형성하도록 이방성 증착 프로세스의 지속기간이 선택될 수 있다. 공동들(5')은 커버 층(920)의 표면들에 의해 한정되고 그 표면들 내에 전체적으로 포함되는 봉지된 공동들일 수 있다. 따라서, 공동들(5')은 커버 층(920)의 수평으로 연장되는 부분 아래의 복수의 채널들(5) 내에서 측방향으로 연장된다. 각각의 공동(5')은 볼록한 상단 표면을 갖는 커버 층(920)의 개개의 하단 부분 위에 놓일 수 있으며, 채널들(5)의 하단 표면들을 포함하는 수평 평면으로부터의 수직 거리에 따라 증가하는 가변 측방향 두께를 갖는 커버 층(920)의 테이퍼링된 측벽 부분들의 적어도 하나의 쌍에 의해 측방향으로 경계지어질 수 있다. 각각의 공동(5')은 커버 층(920)의 테이퍼링된 측벽들의 쌍이 있는 아치형 천장을 포함할 수 있다. 리지(ridge)는 공동(5')의 국부적 길이 방향을 따라 각각의 공동(5')의 상단에서 측방향으로 연장될 수 있다. 커버 층(920)의 수평으로 연장되는 부분의 두께는 500 nm 내지 20 마이크로미터, 예컨대 1 마이크로미터 내지 10 마이크로미터의 범위일 수 있지만, 커버 층(920)의 수평으로 연장되는 부분에 대해 더 작고 더 큰 두께들이 또한 이용될 수 있다.
도 4a 및 도 4b를 참조하면, 봉지 층(930)은 커버 층(920) 및 지지 기판(908)의 물리적으로 노출된 표면들 상에 컨포멀하게 증착될 수 있다. 따라서, 봉지 층(930)은 커버 층(920)의 전면측 표면 상에 그리고 지지 기판(908)의 후면측 표면 상에 증착될 수 있다. 봉지 층(930)은, 커버 층(920)을 제거하기 위해 후속하여 이용될 등방성 에칭 프로세스의 에칭 화학작용에 저항성인 재료를 포함한다. 예를 들어, 커버 층(920)이 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 또는 실리콘-게르마늄 합금을 포함하면, 봉지 층(930)은 실리콘 질화물 및/또는 유전체 금속 산화물을 포함할 수 있다. 커버 층(920)이 실리콘 질화물을 포함하면, 봉지 층(930)은 유전체 금속 산화물(예컨대, 알루미늄 산화물, 하프늄 산화물, 및/또는 지르코늄 산화물)을 포함할 수 있다. 일 실시예에서, 봉지 층(930)은 알루미늄 산화물과 같은 유전체 금속 산화물 재료를 포함하고 그리고/또는 이로 본질적으로 이루어진다. 봉지 층(930)을 증착시키는 컨포멀 증착 프로세스는, 예를 들어 저압 화학 기상 증착(LPCVD) 프로세스 및/또는 원자 층 증착(ALD) 프로세스를 포함할 수 있다. 봉지 층(930)의 두께는 20 nm 내지 1 마이크로미터, 예컨대 50 nm 내지 3,000 nm의 범위일 수 있지만, 더 작고 더 큰 두께들이 또한 이용될 수 있다.
도 5a 및 도 5b를 참조하면, 본 개시내용의 일 실시예에 따른 제1 반도체 구조물(900)이 예시되어 있다. 공동들(5')은 도 5a 및 도 5b에서 명확화를 위해 생략된다. 제1 반도체 구조물(900)은 지지 기판(908), 커버 층(920), 및 봉지 층(930)의 조립체 상에 제1 반도체 디바이스들(940)을 형성함으로써 제공될 수 있다. 후속하여, 제1 유전체 재료 층들(290, 960, 970)은 제1 반도체 디바이스들(940) 위에 형성될 수 있고, 제1 금속 상호연결 구조물들(980)은 제1 유전체 재료 층들(290, 960, 970)에 매립될 수 있다. 일반적으로, 제1 반도체 디바이스들(940)은 당업계에 알려진 임의의 반도체 디바이스들을 포함할 수 있다. 일 실시예에서, 제1 반도체 구조물(900)은 지지 기판(908) 상에 형성된 메모리 다이들의 2차원 어레이를 포함할 수 있다. 메모리 다이들 각각은 3차원 NAND 메모리 디바이스들과 같은 메모리 디바이스들을 포함할 수 있다.
일 실시예에서, 제1 반도체 디바이스들(940)은 수직 NAND 스트링들의 2차원 어레이 내에 위치된 메모리 요소들의 3차원 어레이를 포함할 수 있다. 예시적인 예에서, 제1 반도체 디바이스들(940)은 절연 층들(32) 및 전기 전도성 층들(46)의 수직으로 교번하는 스택, 및 수직으로 교번하는 스택(32, 46)을 통해 수직으로 연장되는 메모리 개구들의 2차원 어레이를 포함할 수 있다. 전기 전도성 층들(46)은 3차원 NAND 메모리 디바이스의 워드 라인들을 포함할 수 있다.
메모리 개구 충전 구조물(58)은 각각의 메모리 개구 내에 형성된다. 메모리 개구 충전 구조물(58)은 메모리 필름 및 메모리 필름과 접촉하는 수직 채널을 포함할 수 있다. 메모리 필름은 차단 유전체, 터널링 유전체, 및 차단 유전체와 터널링 유전체 사이에 위치된 전하 저장 재료를 포함할 수 있다. 전하 저장 재료는 전하 트랩핑 층(charge trapping layer), 예컨대 실리콘 질화물 층, 또는 복수의 별개의 전하 트랩핑 구역들, 예컨대 전하 트랩핑 층의 플로팅 게이트(floating gate)들 또는 별개의 부분들을 포함할 수 있다. 이러한 경우, 각각의 메모리 개구 충전 구조물(58), 및 전기 전도성 층들(46)의 인접한 부분들은 수직 NAND 스트링을 구성한다. 대안적으로, 메모리 개구 충전 구조물들(58)은 저항성 메모리 요소들, 강유전체 메모리 요소들, 위상 변화 메모리 요소들 등과 같은 임의의 유형의 비휘발성 메모리 요소들을 포함할 수 있다. 메모리 디바이스는 각각의 수직 채널의 하단 단부에 연결된 선택적인 수평 채널 층(10)을 포함할 수 있다.
전기 전도성 층들(46)은, 각각의 위에 놓인 전기 전도성 층(46)이 임의의 아래에 놓인 전기 전도성 층(46)보다 작은 측방향 범위를 갖는 테라스 구역을 제공하도록 패턴화될 수 있다. 전기 전도성 층들(46)에 대한 전기적 연결을 제공하기 위해 테라스 구역 내의 전기 전도성 층들(46) 상에 콘택 비아 구조물들(도시되지 않음)이 형성될 수 있다. 유전체 재료 부분들(65)은 이웃한 수직으로 교번하는 스택들(32, 46) 사이의 전기적 격리를 제공하기 위해 각각의 수직으로 교번하는 스택(32, 46) 주위에 형성될 수 있다.
일 실시예에서, 각각의 3차원 메모리 디바이스는 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택, 및 교번하는 스택(32, 46)을 통해 수직으로 연장되는 수직 NAND 스트링들의 2차원 어레이를 포함할 수 있다. 수직 NAND 스트링들 각각은 (비휘발성 메모리 요소들일 수 있는) 메모리 요소들의 개개의 수직 스택을 포함하고, 수직 NAND 스트링들의 2차원 어레이는 메모리 요소들의 3차원 어레이를 포함한다.
제1 유전체 재료 층들(290, 960, 970)은 콘택 비아 구조물들 및 비트 라인들(982)을 매립하는 제1 콘택-레벨 유전체 층들(290), 제1 콘택-레벨 유전체 층들(290) 위에 위치된 제1 금속 상호연결 구조물들(980)의 서브세트를 매립하는 제1 상호연결-레벨 유전체 층들(960), 및 제1 상호연결-레벨 유전체 층(960) 위에 형성되는 제1 접합 유전체 층(970)을 포함할 수 있다. 비트 라인들(982)은 제1 금속 상호연결 구조물들(980)의 서브세트이며, 메모리 개구 충전 구조물들(58)의 상단에서 채널 위에 위치된 드레인 구역들과 전기적으로 접촉할 수 있다. 제1 금속 상호연결 구조물들(980)의 서브세트들인 상호연결 금속 라인들 및 상호연결 금속 비아 구조물들은 제1 상호연결부-레벨 유전체 층들(960)에 매립될 수 있다. 제1 금속 상호연결 구조물들(980)은 제1 상호연결-레벨 유전체 층들(960) 내에 또는 제1 접합 유전체 층(970) 내에 위치될 수 있다.
제1 콘택-레벨 유전체 층들(290) 및 제1 상호연결-레벨 유전체 층들(960) 각각은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 유전체 금속 산화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 제1 접합 유전체 층(970)은 도핑되지 않은 실리케이트 유리(예를 들어, 실리콘 산화물) 또는 도핑된 실리케이트 유리와 같은 실리콘 산화물 재료를 포함할 수 있고 그리고/또는 이로 본질적으로 이루어질 수 있다. 제1 접합 유전체 층(970)의 두께는 100 nm 내지 3,000 nm의 범위일 수 있지만, 더 작고 더 큰 두께들이 또한 이용될 수 있다. 제1 접합 유전체 층(970)은, 예를 들어 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스에 의해 제공될 수 있는 평면 상단 표면을 가질 수 있다. 제1 상호연결-레벨 유전체 층들(960)의 최상단 층은 유전체 확산 장벽 층(명확히 도시되지 않음)일 수 있으며, 이는 10 nm 내지 300 nm의 범위의 두께를 갖는 실리콘 질화물 층일 수 있다.
제1 접합 패드들(988)은, 예를 들어 제1 접합 유전체 층(970)에 패드 공동들을 형성하고 패드 공동들을 적어도 하나의 전도성 재료로 충전시킴으로써 제1 접합 유전체 층(970)에 형성된다. 대안적으로, 접합 패드들(988)은, 먼저 제1 금속 상호연결 구조물들(980) 상에 형성되고, 뒤이어 제1 접합 패드들(988) 위에 그리고 그 주위에 제1 접합 유전체 층(970)을 형성하고, 뒤어서 제1 접합 유전체 층(970)을 평탄화시켜, 제1 접합 패드들(988)의 상단 표면을 노출시킨다. 적어도 하나의 전도성 재료는 금속-금속 또는 하이브리드 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성(즉, 금속 또는 금속 합금) 재료일 수 있다. 예를 들어, 제1 접합 패드들(988) 각각은 TiN, TaN, 및/또는 WN을 포함하는 선택적인 금속성 라이너, 및 금속-금속 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성 재료를 포함하는 금속 충전 재료 부분을 포함할 수 있다. 예를 들어, 금속 충전 재료 부분은 Cu, 70% 초과(90% 및/또는 95% 초과일 수 있음)의 원자 농도의 구리를 포함하는 구리 합금, 또는 코발트 또는 니켈 합금, 예컨대 CoW, CoWP, CoMoP, NiW, 및/또는 NiWP로부터 선택되는 임의의 재료를 포함할 수 있고 그리고/또는 이들로 본질적으로 이루어질 수 있다.
제1 접합 패드들(988) 각각은 제1 접합 유전체 층(970)에 의해 둘러싸이고, 제1 금속 상호연결 구조물들(980)의 개개의 아래에 놓인 금속 상호연결 구조물과 접촉한다. 제1 접합 패드들(988) 각각은 제1 반도체 디바이스들(940)의 개개의 노드에 전기적으로 연결된다.
본 개시내용의 일 양태에 따르면, 포토레지스트 층과 같은 마스킹 재료 층이 제1 반도체 구조물(900)의 상단 표면 위에 도포될 수 있다. 마스킹 재료 층은, 전면측 주 표면(7)의 비-평면 표면 세그먼트들을 덮지 않으면서, 지지 기판(908)의 전면측 주 표면(7)의 평면 부분의 주변부 내의 전체 영역을 덮도록 패턴화된다. 일 실시예에서, 지지 기판(908)의 주변 구역 내에 위치된 전면측 주 표면(7)의 테이퍼링된 및/또는 비-수평 세그먼트들은 마스킹 재료 층에 의해 덮이지 않는다.
베벨 구역으로부터 마스킹 재료 층에 의해 마스킹되지 않는 유전체 재료 부분들(65) 및 제1 유전체 재료 층들(290, 960, 970)의 부분들을 제거하기 위해 이방성 에칭이 수행된다. 베벨 구역은 지지 기판(908)의 주변 구역(9)에 위치되고, 지지 기판(908)의 전면 표면(즉, 전면측 주 표면(7))의 베벨형 부분들을 포함한다. 이방성 에칭 프로세스는 제1 유전체 재료 층들(290, 960, 970) 및 유전체 재료 부분들(65)의 재료들을 통해 에칭할 수 있고, 봉지 층(930)의 재료에 대해 선택적인 에칭 화학작용을 이용하는 단자 에칭 단계를 포함할 수 있다. 예를 들어, 제1 유전체 재료 층들(290, 960, 970) 및 유전체 재료 부분들(65)이 실리콘 산화물계 재료들(예컨대, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리 재료들)을 포함하면, 그리고 봉지 층(930)이 유전체 금속 산화물 재료(예컨대, 알루미늄 산화물) 또는 실리콘 질화물을 포함하면, 이방성 에칭 프로세스의 단자 단계의 화학작용은 실리콘 산화물계 재료들을 유전체 금속 산화물 재료 또는 실리콘 질화물에 대해 선택적으로 에칭하도록 선택될 수 있다. 봉지 층(930)의 주변 부분들은 이방성 에칭 프로세스에 의해 물리적으로 노출될 수 있다.
패시베이션 유전체 재료가 제1 예시적인 구조물(900)의 상부측 상에 위치된 물리적으로 노출된 표면들 상에 증착될 수 있다. 패시베이션 유전체 재료는 수소, 수분, 및/또는 금속성 불순물들의 확산을 차단할 수 있는 재료를 포함한다. 예를 들어, 패시베이션 유전체 재료는 실리콘 질화물을 포함할 수 있다. 패시베이션 유전체 재료는 제1 반도체 구조물(900)의 전면측 상의 물리적으로 노출된 표면들을 연속적으로 덮는 패시베이션 유전체 재료 층을 형성하기 위해 컨포멀 증착 프로세스 또는 비-컨포멀 증착 프로세스에 의해 증착될 수 있다. 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD)이 패시베이션 유전체 재료 층을 증착시키기 위해 이용될 수 있다. 봉지 층(930)이 실리콘 질화물을 포함하는 경우, 패시베이션 유전체 재료 층의 수직 부분들의 두께는 봉지 층(930)의 두께보다 클 수 있다. 패시베이션 유전체 재료 층은 제1 유전체 재료 층들(290, 960, 970) 및 유전체 재료 부분들(65)의 물리적으로 노출된 측벽 표면들 상에, 그리고 지지 기판(908)의 주변 구역 위에 위치된 봉지 층(930)의 테이퍼링된 표면들 상에 형성될 수 있다.
제1 유전체 재료 층들(290, 960, 970) 위에 놓인 패시베이션 유전체 재료 층의 수평 부분들을 제거하고 지지 기판(908)의 주변 구역(9) 내의 베벨 구역의 테이퍼링된 부분들 위에 놓인 패시베이션 유전체 재료 층의 테이퍼링된 부분들을 제거하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 제1 반도체 디바이스들(940) 및 제1 유전체 재료 층들(290, 960, 970)을 측방향으로 둘러싸는 나머지 수직 부분은 패시베이션 유전체 스페이서(950)를 구성한다. 패시베이션 유전체 스페이서(950)는 관형 구성을 가질 수 있고, 지지 기판(908) 위에 놓인 봉지 층(930)의 상부 부분의 상단 표면으로부터 제1 유전체 재료 층들(290, 960, 970) 내의 최상단 층까지 수직으로 연장될 수 있다. 일 실시예에서, 패시베이션 유전체 스페이서(950)는 내측 원통형 측벽 및 외측 원통형 측벽을 포함할 수 있다. 일반적으로, 패시베이션 유전체 스페이서(950)는 패시베이션 유전체 재료를 컨포멀하게 증착시키고 이방성 에칭함으로써 제1 유전체 재료 층들(290, 960, 970)의 물리적으로 노출된 측벽 상에 형성될 수 있다. 일 실시예에서, 패시베이션 유전체 스페이서(950)는 실리콘 질화물을 포함할 수 있고 그리고/또는 이로 본질적으로 이루어질 수 있다.
도 6을 참조하면, 적어도 봉지 층(930)의 주변 부분들을 제거하기 위해 에칭 프로세스가 수행될 수 있다. 일 실시예에서, 에칭 프로세스는 지지 기판(908)의 베벨 구역 위에 놓인 봉지 층(930)의 주변 부분들을, 제1 접합 유전체 층(970) 및 제1 접합 패드들(988)의 재료들에 대해 선택적으로 에칭하는 이방성 에칭 프로세스를 포함할 수 있다. 이러한 경우, 지지 기판(908)의 후면측 주 표면 상에 위치된 봉지 층(930)의 하단 부분들은 제거되지 않는다. 대안적으로, 에칭 프로세스는 봉지 층(930)의 재료를 제1 접합 유전체 층(970) 및 제1 접합 패드들(988)의 재료들에 대해 선택적으로 에칭하는 습식 에칭 프로세스와 같은 등방성 에칭 프로세스를 포함할 수 있다. 이러한 경우, 지지 기판(908)의 후면측 주 표면 상에 위치된 봉지 층(930)의 하단 부분들은 등방성 에칭 프로세스에 의해 제거된다. 또 다르게는, 패시베이션 유전체 스페이서(950)를 형성하는 이방성 에칭 프로세스의 단자 단계는 봉지 층(930)의 재료를 에칭하는 에칭 화학작용을 가질 수 있다. 이러한 경우, 도 6에 예시된 구조물은 도 5a 및 도 5b의 프로세싱 단계들의 끝에서 제공될 수 있다. 봉지 층(930)의 주변 부분들의 제거 시에, 커버 층(920)의 주변 부분들은 지지 기판(908)의 베벨 구역의 영역 내에서 물리적으로 노출된다.
도 7을 참조하면, 제2 반도체 구조물(700)이 예시되어 있다. 제2 반도체 구조물(700)은 본 명세서에서 디바이스 기판(708)으로 지칭되는 기판, 디바이스 기판(708) 위에 놓인 제2 반도체 디바이스들(720), 제2 반도체 디바이스들(720) 위에 놓인 제2 유전체 재료 층들(740, 760, 770), 및 제2 유전체 재료 층들(740, 760, 770)에 매립된 제2 금속 상호연결 구조물들(780)을 포함한다. 일 실시예에서, 제2 반도체 디바이스들(720)은 전계 효과 트랜지스터들을 포함하는 적어도 하나의 상보성 금속 산화물 반도체(CMOS) 회로부를 포함할 수 있다. 일 실시예에서, 디바이스 기판(708)은 500 마이크로미터 내지 1 mm의 범위의 두께를 갖는 상업적으로 입수가능한 실리콘 웨이퍼일 수 있다.
일반적으로, 제2 반도체 디바이스들(720)은 향상된 기능을 제공하기 위해 제1 반도체 구조물(900) 내의 제1 반도체 디바이스들(940)과 함께 동작될 수 있는 임의의 반도체 디바이스를 포함할 수 있다. 일 실시예에서, 제1 반도체 구조물(900)은 메모리 다이를 포함하고, 제2 반도체 구조물(700)은 메모리 다이 내의 메모리 디바이스들(예컨대, 메모리 요소들의 3차원 어레이)의 동작을 위한 지원 회로부(즉, 주변 회로부, 예를 들어 드라이버 회로부)를 포함하는 로직 다이를 포함한다. 일 실시예에서, 제1 반도체 구조물(900)은 메모리 요소들의 3차원 어레이, (전기 전도성 라인들(46)의 서브세트를 포함할 수 있는) 워드 라인들, 및 비트 라인들(982)을 포함하는 3차원 메모리 디바이스를 포함할 수 있고, 제2 반도체 구조물(700)의 제2 반도체 디바이스들(720)은 메모리 요소들의 3차원 어레이의 동작을 제어하도록 구성된 로직 회로를 포함할 수 있다.
주변 회로부는 제1 반도체 구조물(900)의 메모리 요소들의 3차원 어레이의 워드 라인들을 구동시키는 하나 이상의 워드 라인 드라이버 회로들, 제1 반도체 구조물(900)의 비트 라인들(982)을 구동시키는 하나 이상의 비트 라인 드라이버 회로들, 워드 라인들에 대한 어드레스들을 디코딩하는 하나 이상의 워드 라인 디코더 회로들, 비트 라인들(982)에 대한 어드레스들을 디코딩하는 하나 이상의 비트 라인 디코더 회로들, 제1 반도체 구조물(900)의 메모리 개구 충전 구조물들(58) 내의 메모리 요소들의 상태들을 감지하는 하나 이상의 감지 증폭기 회로들, 제1 반도체 구조물(900) 내의 수평 채널 층(10)에 전력을 제공하는 소스 전력 공급 회로, 데이터 버퍼 및/또는 래치, 및/또는 제1 반도체 구조물(900)의 3차원 메모리 디바이스를 동작시키는 데 사용될 수 있는 임의의 다른 반도체 회로를 포함할 수 있다.
제2 유전체 재료 층들(740, 760, 770)은 디바이스 기판(708)에 대해 근위에 있는 제2 금속 상호연결 구조물(780)의 근위 서브세트를 매립하는 근위 상호연결-레벨 유전체 층들(740), 디바이스 기판(708)으로부터 원위에 있는 제2 금속 상호연결 구조물들(780)의 원위 서브세트를 매립하는 원위 상호연결-레벨 유전체 층들(760), 및 원위 상호연결-레벨 유전체 층들(760) 위에 형성되는 제2 접합 유전체 층(770)을 포함할 수 있다. 제2 금속 상호연결 구조물들(780)은 근위 상호연결-레벨 유전체 층(740) 내에, 원위 상호연결-레벨 유전체 층들(760) 내에, 또는 제2 접합 유전체 층(770) 내에 위치될 수 있다.
근위 상호연결-레벨 유전체 층들(740) 및 원위 상호연결-레벨 유전체 층들(760)은 도핑되지 않은 실리케이트 유리(예를 들어, 실리콘 산화물), 도핑된 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 유전체 금속 산화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 제2 접합 유전체 층(770)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리(예를 들어, 도핑된 또는 도핑되지 않은 실리콘 산화물 재료)를 포함할 수 있다. 제2 접합 유전체 층(770)의 두께는 100 nm 내지 3,000 nm의 범위일 수 있지만, 더 작고 더 큰 두께들이 또한 이용될 수 있다. 제2 접합 유전체 층(770)은, 예를 들어 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스에 의해 제공될 수 있는 평면 상단 표면을 가질 수 있다.
제2 접합 패드들(788)은, 예를 들어 제2 접합 유전체 층(770)에 패드 공동들을 형성하고 패드 공동들을 적어도 하나의 전도성 재료로 충전시킴으로써 제2 접합 유전체 층(770)에 형성된다. 대안적으로, 접합 패드들(788)은, 먼저 제2 금속 상호연결 구조물들(780) 상에 형성되고, 뒤이어 제2 접합 패드들(788) 위에 그리고 그 주위에 제2 접합 유전체 층(770)을 형성하고, 뒤어서 제2 접합 유전체 층(770)을 평탄화시켜, 제2 접합 패드들(788)의 상단 표면을 노출시킨다. 적어도 하나의 전도성 재료는 금속-금속 또는 하이브리드 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성(즉, 금속 또는 금속 합금) 재료일 수 있다. 예를 들어, 제1 접합 패드들(988) 각각은 TiN, TaN, 및/또는 WN을 포함하는 선택적인 금속성 라이너, 및 금속-금속 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성 재료를 포함하는 금속 충전 재료 부분을 포함할 수 있다. 예를 들어, 금속 충전 재료 부분은 Cu, 70% 초과(90% 및/또는 95% 초과일 수 있음)의 원자 농도의 구리를 포함하는 구리 합금, 또는 코발트 또는 니켈 합금, 예컨대 CoW, CoWP, CoMoP, NiW, 및/또는 NiWP로부터 선택되는 임의의 재료를 포함할 수 있고 그리고/또는 이들로 본질적으로 이루어질 수 있다. 제2 접합 패드들(788)의 재료는 제1 접합 패드들(988)의 재료들과 동일할 수 있거나 상이할 수 있다.
제2 접합 패드들(788) 각각은 제2 접합 유전체 층(770)에 매립되고, 제2 금속 상호연결 구조물들(780)의 개개의 아래에 놓인 금속 상호연결 구조물과 접촉한다. 제2 접합 패드들(788) 각각은 제2 반도체 디바이스들(720)의 개개의 노드에 전기적으로 연결된다.
제1 반도체 구조물(900) 및 제2 반도체 구조물(700)의 디바이스들의 유형들은, 제1 반도체 구조물(900)의 제1 반도체 디바이스들(940) 및 제2 반도체 구조물(700)의 제2 반도체 디바이스들(720)이 서로 통신할 수 있고, 선택적으로는, 다른 반도체 다이 내의 디바이스들을 제어하고, 그리고/또는 그에 의해 제어되도록 임의의 방식으로 선택될 수 있다. 일 실시예에서, 제1 반도체 구조물(900) 및 제2 반도체 구조물(700) 중 하나는 메모리 요소들의 3차원 어레이와 같은 메모리 요소들을 포함하는 메모리 다이를 포함하고, 제1 반도체 구조물(900) 및 제2 반도체 구조물(700) 중 다른 하나는 메모리 요소들의 3차원 어레이와 같은 메모리 요소들을 동작시키도록 구성되는 주변 회로부를 포함하는 로직 다이를 포함한다.
도 8a 및 도 8b를 참조하면, 제1 반도체 구조물(900) 및 제2 반도체 구조물(700)은 제1 접합 유전체 층(970)이 제2 접합 유전체 층(770)을 향하도록 배향된다. 제2 반도체 구조물(700) 및 제1 반도체 구조물(900)은, 제2 유전체 재료 층들(740, 760, 770)의 표면(예컨대, 제2 접합 유전체 층(770)의 표면)이 제1 유전체 재료 층들(290, 960, 970)의 표면(예컨대, 제1 접합 유전체 층(970)의 표면)과 접촉하도록 접촉하게 된다. 제1 반도체 구조물(900) 및 제2 반도체 구조물(700)은 각각의 제2 접합 패드(788)가 제1 접합 패드들(988)의 개개의 제1 접합 패드를 향하도록 측방향으로 정렬될 수 있다. 일 실시예에서, 제2 접합 패드들(788)의 패턴은 제1 반도체 구조물(900)과 제2 반도체 구조물(700) 사이의 접합 패드들의 크기의 선택적인 차이들을 갖는 제1 접합 패드들(988)의 패턴의 미러 이미지일 수 있다. 일 실시예에서, 제1 접합 패드들(988) 및 대응하는 제2 접합 패드들(788)은 동일한 크기(즉, 측방향 폭)를 가질 수 있다. 다른 실시예에서, 제1 접합 패드들(988) 및 대응하는 제2 접합 패드들(788)은 상이한 크기들을 가질 수 있다. 일 실시예에서, 제1 접합 패드(988) 및 제2 접합 패드(788)의 각각의 대면 쌍 사이의 면적 중첩은 제1 접합 패드(988) 및 제2 접합 패드(788) 중 더 작은 접합 패드의 면적의 적어도 80%, 및/또는 적어도 90%, 예컨대 90 내지 100%일 수 있다.
제2 접합 패드들(788)은, 제2 접합 패드들(788)과 제1 접합 패드들(988) 사이의 금속-금속 접합 및 선택적으로 개개의 접합 유전체 층들(970, 770) 사이의 유전체 접합을 유도하는 어닐링 프로세스를 수행함으로써 제1 접합 패드들(988)에 접합될 수 있다. 어닐링 온도는 제2 접합 패드들(788) 및 제1 접합 패드들(988)의 조성에 기초하여 선택될 수 있다. 예를 들어, 제2 접합 패드들(788) 및 제1 접합 패드들(988)이 구리로 본질적으로 이루어지는 금속 충전 부분들을 포함하면, 어닐링 온도는 섭씨 150 도 내지 섭씨 400 도의 범위일 수 있다. 일 실시예에서, 산화물-산화물 접합은 선택적으로, 제1 접합 패드들(988)에 대한 제2 접합 패드들(788)의 접합 동안 제1 접합 유전체 층(970)과 제2 접합 유전체 층(770) 사이에서 동시에 발생할 수 있다. 이러한 하이브리드 접합 실시예에서, 제2 접합 유전체 층(970)은 산화물-산화물 접합을 통해 제1 접합 패드들(788)에 대한 제2 접합 패드들(988)의 접합 동안 제1 접합 유전체 층(770)에 접합될 수 있다.
도 9를 참조하면, 커버 층(920)은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있다. 일 실시예에서, 등방성 에칭 프로세스는 커버 층(920)의 재료를 지지 기판(908) 및 봉지 층(930)의 재료들에 대해 선택적으로 에칭하는 습식 에칭제를 이용하는 습식 에칭 프로세스를 포함한다. 등방성 에칭 프로세스의 화학작용은 지지 기판(908) 및 봉지 층(930)의 재료들에 대해 선택적일 수 있다. 다시 말하면, 등방성 에칭 프로세스는 지지 기판(9098)의 재료의 에칭율의 적어도 10배이고 봉지 층(930)의 재료의 에칭율의 적어도 10배인 에칭율로 커버 층(920)의 재료를 에칭할 수 있다. 등방성 에칭 프로세스는 먼저, 커버 층(920)의 주변 부분들을 에칭할 수 있으며, 이어서, 채널들(5) 내의 공동들(5')을 통해 등방성 에칭제를 전파시킴으로써 제1 반도체 디바이스들(940)의 아래에 놓인(또는 접합된 구조의 배향에 의존하여 위에 놓인) 커버 층(920)의 중심 부분들을 에칭할 수 있다.
예를 들어, 지지 기판(908)이 실리콘과 같은 반도체 재료로 본질적으로 이루어지면, 커버 층(920)은 보로실리케이트 유리, 보로포스포실리케이트 유리 또는 유기실리케이트 유리를 포함할 수 있으며, 불화수소산계 용액을 이용하는 습식 에칭 프로세스는 커버 층(920)을 지지 기판(908) 및 봉지 층(930)에 대해 선택적으로 에칭할 수 있다.
커버 층(920)의 재료에 대한 에칭율 대 지지 기판(908)의 재료에 대한 에칭율의 비는 본 명세서에서 제1 선택도로 지칭된다. 커버 층(920)의 재료에 대한 에칭율 대 봉지 층(930)의 재료에 대한 에칭율의 비는 본 명세서에서 제2 선택도로 지칭된다. 제1 선택도 및 제2 선택도는 10 초과이다. 일 실시예에서, 제1 선택도는 100 초과일 수 있고 그리고/또는 1,000 초과일 수 있다. 일 실시예에서, 제2 선택도는 100 초과일 수 있고 그리고/또는 1,000 초과일 수 있다.
공동들(5')은 지지 기판(908)의 표면 부분 내에서 수평 방향들을 따라 측방향으로 연장된다. 공동들(5')은 등방성 에칭 프로세스의 등방성 에칭제에 대한 도관들로서 기능한다. 등방성 에칭 프로세스의 지속기간은 커버 층(620)의 전체 재료가 등방성 에칭 프로세스에 의해 제거되도록 선택된다. 제1 선택도는 채널들(5)이 등방성 에칭 프로세스 동안 서로 병합되지 않도록 충분히 높을 수 있다. 일 실시예에서, 각각의 채널(5)의 폭의 임의의 증가는 개개의 채널(5)의 초기 폭의 10% 미만일 수 있다. 일 실시예에서, 제2 선택도는 제1 반도체 디바이스들(940)에 부착된 봉지 층(930)의 수평 부분이 등방성 에칭 프로세스 동안 완전히 제거되지 않도록 충분히 높을 수 있다. 패시베이션 유전체 스페이서(950)는 커버 층(920)의 제거 동안 제1 유전체 재료 층들(290, 960, 970)을 보호할 수 있다.
예시적인 구조물은 지지 기판(908) 및 지지 기판(908)의 후면측 표면 상에 위치된 봉지 층(930)의 제1 부분(931)의 제1 조립체(1000)를 포함한다. 예시적인 구조물은 또한, 봉지 층(930)의 제2 부분(932), 제1 반도체 디바이스들(940), 제1 금속 상호연결 구조물들(980), 제1 유전체 재료 층들(290, 960, 970), 제1 접합 패드들(988), 제2 접합 패드들(788), 제2 금속 상호연결 구조물들(780), 제2 유전체 재료 층들(740, 760, 770), 제2 반도체 디바이스들(720), 및 디바이스 기판(708)의 전체일 수 있는 디바이스 기판(708)의 적어도 일부의 제2 조립체(2000)를 포함한다. 제1 조립체(1000)는 커버 층(920)의 제거 시에 제2 조립체(2000)로부터 분리된다.
도 10을 참조하면, 봉지 층(930)의 제1 부분(931)(즉, 후면측 부분)은 습식 에칭 프로세스를 포함할 수 있는 등방성 에칭 프로세스에 의해 지지 기판(908)의 재료에 대해 선택적으로 제1 조립체로부터 제거될 수 있다. 후속하여, 복수의 채널들(5)을 갖는 지지 기판(908)은 도 3 내지 도 6의 프로세싱 단계들을 수행함으로써 도 6에 예시된 제1 반도체 구조물(900)의 다른 인스턴스를 형성하도록 이용될 수 있다. 이러한 경우, 제2 커버 층(커버 층(920)과 동일한 재료 조성을 가질 수 있음)은, 지지 기판(908)으로부터 봉지 층(930)의 제1 부분(931)을 제거한 이후 복수의 채널들(5) 위에 희생 커버 재료를 이방성으로 증착시킴으로써 형성될 수 있다. 제2 봉지 층(봉지 층(930)과 동일한 재료 조성을 가질 수 있음)은 제2 커버 층의 상단 표면 상에 그리고 지지 기판(908)의 후면측 표면 상에 컨포멀하게 증착될 수 있다. 후속하여, 제3 반도체 디바이스들, 제3 유전체 재료 층들에 매립된 제3 금속 상호연결 구조물들, 및 제3 접합 패드들이 제2 봉지 층의 상단 표면 위에 형성될 수 있다. 일 실시예에서, 제3 반도체 디바이스들은 구조 및 재료 조성에서 제1 반도체 디바이스들(940)과 동일할 수 있고, 제3 금속 상호연결 구조물들은 구조 및 재료 조성에서 제1 금속 상호연결 구조물들(980)과 동일할 수 있고, 제3 유전체 재료 층들은 구조 및 조성에서 제1 유전체 재료 층들(290, 960, 970)과 동일할 수 있으며, 제3 접합 패드들은 구조 및 조성에서 제1 접합 패드들(988)과 동일할 수 있다.
도 11을 참조하면, 제1 반도체 구조물(900) 및 제2 반도체 구조물(700)의 접합된 조립체를 포함하는 도 8a 및 도 8b의 예시적인 구조물의 대안적인 실시예가 예시되어 있다. 제1 반도체 구조물(900)은 지지 기판(908) 및 그 위의 구조물들을 포함하고, 제2 반도체 구조물(700)은 디바이스 기판(708) 및 그 위의 구조물들을 포함한다. 도 11에 예시된 대안적인 실시예는, 매장된(buried) 수소-주입 층(707)을 내부에 매립한 반도체 기판을 디바이스 기판(708)으로서 이용함으로써 도 8a 및 도 8b의 예시적인 구조물로부터 도출될 수 있다. 일 실시예에서, 디바이스 기판(708)은 근위 반도체 층(708P)과 원위 반도체 층(708D) 사이에 위치된 수소-주입 층(707)을 포함하는 실리콘 기판을 포함할 수 있다. 다시 말하면, 매장된 수소-주입 층(707)은 아래에 놓인 원위 반도체 층(708D)으로부터 위에 놓인 근위 반도체 층(708P)을 분리시킨다. 근위 반도체 층(708P)은, 원위 반도체 층(708D)이 제2 반도체 디바이스들(720)에 대한 것보다 제2 반도체 디바이스들(720)에 대해 더 근위에 있다.
수소-주입 층(707)은, 디바이스 기판(708)의 전면측 표면을 통해 디바이스 기판(708)으로 수소 원자들을 주입함으로써 제2 반도체 디바이스들(720) 중 임의의 것의 형성 이전에 디바이스 기판(708) 내에 형성될 수 있다. 디바이스 기판(708)의 전면측 표면은 제2 반도체 디바이스들(720)이 후속하여 형성되는 디바이스 기판(708)의 표면을 지칭한다. 수소-주입 층(707)은, 디바이스 기판(708)의 쪼개짐(cleavage)을 유도하기에는 불충분하지만, 디바이스 기판(708)이 수소-주입 층(707)의 평면에서 쪼개지는 후속 어닐링 프로세스의 상승된 온도에서 수소 버블들을 형성하기에 충분한 밀도의 주입된 수소 원자들을 포함할 수 있다. 수소-주입 층(707)의 깊이(즉, 근위 반도체 층(708P)의 두께)는 50 nm 내지 500 nm의 범위일 수 있지만, 더 작고 더 큰 깊이들이 또한 이용될 수 있다. 일 실시예에서, 수소-주입 층(707)은 미국 특허 제5,374,564호에 설명되어 있는 상업적 Smart Cut™ 프로세스에서 이용되는 수소-주입 단계를 수행함으로써 형성될 수 있다. 일 실시예에서, 제1 반도체 구조물(900)을 제2 반도체 구조물(700)에 접합시키기 전에 원위 반도체 층(708D)의 주변 부분의 환상의 상단 표면이 물리적으로 노출되도록 근위 반도체 층(708P)의 주변 부분들을 제거하기 위해, 도 7의 프로세싱 단계들 이후에 그리고 도 8a 및 도 8b의 프로세싱 단계들 이전에 에칭 프로세스가 이용될 수 있다.
도 12를 참조하면, 커버 층(920)을 제거하기 위해 도 9의 프로세싱 단계들이 수행될 수 있다. 추가로, 디바이스 기판(908)의 원위 반도체 층(708D)은 커버 층(920)의 제거 이전에 또는 이후에 디바이스 기판(908)의 근위 반도체 층(708P)으로부터 연관해제될 수 있다. 일 실시예에서, 원위 반도체 층(708D)은 수소-주입 층(707)에서 수소 원자들의 블리스터링(blistering)을 유도하는 상승된 온도에서 어닐링 프로세스를 수행함으로써 근위 반도체 층(708P)으로부터 분할될 수 있다. 디바이스 기판(908)은 수소-주입 층(707)을 따라 쪼개지며, 그에 의해 원위 반도체 층(708D)으로부터 근위 반도체 층(708P)을 분리시킨다. 어닐링 프로세스의 상승된 온도는 섭씨 400 도 내지 섭씨 600 도의 범위일 수 있다. 일 실시예에서, 디바이스 기판(908)의 분할은 미국 특허 제5,374,564호에 설명되어 있는 상업적 Smart Cut™ 프로세스에서 이용되는 박리 단계를 수행함으로써 형성될 수 있다. 일 실시예에서, 어닐링 프로세스는 제2 본딩 패드들(988)을 제1 본딩 패드들(788)에 접합한 이후 수행될 수 있다. 일 실시예에서, 어닐링 프로세스는 커버 층(920)을 제거한 이후 수행될 수 있다. 일 실시예에서, 어닐링 프로세스는 커버 층(920)을 제거하기 전에 수행될 수 있다.
예시적인 구조물은 지지 기판(908) 및 지지 기판(908)의 후면측 표면 상에 위치된 봉지 층(930)의 제1 부분(931)의 제1 조립체(1000)를 포함한다. 예시적인 구조물은 또한, 봉지 층(930)의 제2 부분(932), 제1 반도체 디바이스들(940), 제1 금속 상호연결 구조물들(980), 제1 유전체 재료 층들(290, 960, 970), 제1 접합 패드들(988), 제2 접합 패드들(788), 제2 금속 상호연결 구조물들(780), 제2 유전체 재료 층들(740, 760, 770), 제2 반도체 디바이스들(720), 및 디바이스 기판(708)의 적어도 일부의 제2 조립체(2100)를 포함한다. 커버 층(920)의 제거 전에 원위 반도체 층(708D)이 쪼개지는 경우, 제2 조립체(2100)에 포함된 디바이스 기판(708)의 일부는 근위 반도체 층(708P)만을 포함한다. 커버 층(920)의 제거 이후에 원위 반도체 층(708D)이 쪼개지는 경우, 제2 조립체에 포함된 디바이스 기판(708)의 일부는 원위 반도체 층(708D)으로부터 분할되기 전에 디바이스 기판(708)의 전체를 포함하고, 원위 반도체 층(708D)으로부터 분할된 이후에 근위 반도체 층(708P)만을 포함한다. 제1 조립체(1000)는 커버 층(920)의 제거 시에 제2 조립체(2100)로부터 분리된다.
도 13을 참조하면, 캡 유전체 층(955)은 선택적으로 봉지 층(930)의 제2 부분(932) 상에 증착될 수 있다. 비아 공동들은 선택적인 캡 유전체 층(955), 봉지 층(930)의 제2 부분(932), 유전체 재료 부분(65), 및 제1 유전체 재료 층들(290, 960, 870) 및/또는 제2 유전체 재료 층들(740, 760, 770)을 통해 제1 금속 상호연결 구조물들(980)의 개개의 제1 금속 상호연결 구조물 또는 제2 금속 상호연결 구조물들(780)의 개개의 제2 금속 상호연결 구조물 상으로 형성될 수 있다. 콘택 비아 구조물들(1080)이 비아 공동들에 형성될 수 있고, 외부 접합 패드들(1088)이 콘택 비아 구조물들(1080) 상에 형성될 수 있다. 제2 조립체(2100)는 접합된 반도체 다이들의 쌍을 각각 포함하는 복수의 반도체 칩들을 제공하기 위해 필요에 따라 다이싱 및 패키징될 수 있다.
봉지 층(930)의 제1 부분(931)을 제거하기 위해 봉지 층(930)의 제1 부분(931) 및 지지 기판(908)의 제1 조립체(1000)에 대해 도 10의 프로세싱 단계들이 수행될 수 있다. 후속하여, 지지 기판(980)은 도 3 내지 도 10의 프로세싱 단계들의 시퀀스의 다른 반복 또는 도 11 및 도 12의 구조물들을 이용하는 프로세싱 단계들의 시퀀스의 변형에 대해 이용될 수 있다.
본 개시내용의 다양한 실시예들은 제1 반도체 디바이스들(940)을 형성하고 제2 조립체(2000, 2100)로부터 제1 조립체(1000)를 연관해제시키는 프로세싱 단계들 사이에서 다수회 이용될 수 있는 재활용가능(즉, 재사용가능) 지지 기판(908)을 제공한다. 반도체 칩당 프로세싱 비용은 2개의 반도체 구조물들(900, 700)의 다수의 접합된 조립체들의 제조 동안 지지 기판(908)의 재사용을 통해 낮아질 수 있다. 더욱이, 디바이스 기판(708)의 원위 반도체 층(708D)이 또한 비용을 추가로 감소시키기 위해 재사용될 수 있다.
전술한 내용이 특정 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명확하게 나타내지 않으면, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환들이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 반도체 구조물을 형성하는 방법으로서,
    전면측 상에 위치된 복수의 채널들을 포함하는 지지 기판을 제공하는 단계;
    상기 복수의 채널들 위에 희생 커버 재료를 이방성으로 증착시킴으로써 커버 층을 형성하는 단계 - 공동들은 상기 커버 층의 수평으로 연장되는 부분 아래의 상기 복수의 채널들 내에서 측방향으로 연장됨 -;
    상기 커버 층의 상단 표면 상에 그리고 상기 지지 기판의 후면측 표면 상에 봉지 층(encapsulation layer)을 컨포멀하게(conformally) 증착시키는 단계;
    상기 봉지 층의 상단 표면 위에 제1 반도체 디바이스들, 제1 유전체 재료 층들에 매립된 제1 금속 상호연결 구조물들, 및 제1 접합 패드들을 형성하는 단계;
    제2 반도체 디바이스들, 제2 유전체 재료 층들에 매립된 제2 금속 상호연결 구조물들, 및 제2 접합 패드들을 자신 위에 갖는 디바이스 기판을 제공하는 단계;
    접합된 조립체를 형성하기 위해 상기 제2 접합 패드들을 상기 제1 접합 패드들과 접합시키는 단계;
    상기 봉지 층의 주변 부분들을 제거하는 단계 - 상기 커버 층의 주변 부분들은 물리적으로 노출됨 -; 및
    상기 접합된 조립체로부터 상기 지지 기판을 분리시키기 위해 상기 공동들을 통해 등방성 에칭제를 전파시킴으로써 등방성 에칭 프로세스를 이용하여 상기 커버 층을 제거하는 단계를 포함하는, 반도체 구조물을 형성하는 방법.
  2. 제1항에 있어서,
    상기 지지 기판 및 상기 지지 기판의 상기 후면측 표면 상에 위치된 상기 봉지 층의 제1 부분의 제1 조립체는, 상기 봉지 층의 제2 부분, 상기 제1 반도체 디바이스들, 상기 제1 금속 상호연결 구조물들, 상기 제1 유전체 재료 층들, 상기 제1 접합 패드들, 상기 제2 접합 패드들, 상기 제2 금속 상호연결 구조물들, 상기 제2 유전체 재료 층들, 상기 제2 반도체 디바이스들, 및 상기 디바이스 기판의 적어도 일부의 제2 조립체로부터 분리되는, 반도체 구조물을 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 조립체가 상기 제2 조립체로부터 분리된 이후 상기 지지 기판으로부터 상기 봉지 층의 상기 제1 부분을 제거하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  4. 제3항에 있어서,
    상기 지지 기판으로부터 상기 봉지 층의 상기 제1 부분을 제거한 이후 상기 복수의 채널들 위에 희생 커버 재료를 이방성으로 증착시킴으로써 제2 커버 층을 형성하는 단계;
    상기 제2 커버 층의 상단 표면 상에 그리고 상기 지지 기판의 후면측 표면 상에 제2 봉지 층을 컨포멀하게 증착시키는 단계; 및
    상기 제2 봉지 층의 상단 표면 위에 제3 반도체 디바이스들, 제3 유전체 재료 층들에 매립된 제3 금속 상호연결 구조물들, 및 제3 접합 패드들을 형성하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  5. 제1항에 있어서,
    상기 디바이스 기판은 근위 반도체 층과 원위 반도체 층 사이에 위치된 수소-주입 층을 포함하는 실리콘 기판을 포함하고, 상기 근위 반도체 층은, 상기 원위 반도체 층이 상기 제2 반도체 디바이스들에 대한 것보다 상기 제2 반도체 디바이스들에 대해 더 근위에 있으며;
    상기 방법은 상기 수소-주입 층에서 수소 원자들의 블리스터링(blistering)을 유도하는 상승된 온도에서 어닐링 프로세스를 수행함으로써 상기 근위 반도체 층으로부터 상기 원위 반도체 층을 분할하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  6. 제5항에 있어서,
    상기 어닐링 프로세스는 상기 제2 접합 패드들을 상기 제1 접합 패드들에 접합시킨 이후 수행되는, 반도체 구조물을 형성하는 방법.
  7. 제6항에 있어서,
    상기 어닐링 프로세스는 상기 커버 층을 제거한 이후 수행되는, 반도체 구조물을 형성하는 방법.
  8. 제1항에 있어서,
    상기 지지 기판의 주변 구역에 위치된 베벨 구역(bevel region)으로부터 상기 제1 유전체 재료 층들의 일부들을 제거하는 단계 - 상기 봉지 층의 상기 주변 부분들은 물리적으로 노출됨 -;
    패시베이션 유전체 재료를 컨포멀하게 증착시키고 이방성으로 에칭함으로써 상기 제1 유전체 재료 층들의 물리적으로 노출된 측벽 상에 패시베이션 유전체 스페이서를 형성하는 단계 - 상기 패시베이션 유전체 스페이서는 상기 커버 층의 제거 동안 상기 제1 유전체 재료 층들을 보호함 - 를 더 포함하는, 반도체 구조물을 형성하는 방법.
  9. 제8항에 있어서,
    상기 패시베이션 유전체 스페이서는 관형 구성을 갖고, 상기 지지 기판 위에 놓인 상기 봉지 층의 상부 부분의 상단 표면으로부터 상기 제1 유전체 재료 층들 내의 최상단 층까지 수직으로 연장되며;
    상기 패시베이션 유전체 스페이서는 실리콘 질화물을 포함하는, 반도체 구조물을 형성하는 방법.
  10. 제1항에 있어서,
    상기 등방성 에칭 프로세스는 상기 커버 층의 재료를 상기 지지 기판 및 상기 봉지 층의 재료들에 대해 선택적으로 에칭하는 습식 에칭제를 이용하는 습식 에칭 프로세스를 포함하는, 반도체 구조물을 형성하는 방법.
  11. 제10항에 있어서,
    상기 커버 층은 도핑된 실리케이트 유리 또는 유기실리케이트 유리를 포함하는, 반도체 구조물을 형성하는 방법.
  12. 제11항에 있어서,
    상기 봉지 층은 유전체 금속 산화물 재료를 포함하는, 반도체 구조물을 형성하는 방법.
  13. 제1항에 있어서,
    상기 복수의 채널들 내의 각각의 채널은 1 내지 100의 범위의 깊이-대-폭 비를 갖는, 반도체 구조물을 형성하는 방법.
  14. 제1항에 있어서,
    상기 복수의 채널들 내의 각각의 채널 폭은 1 마이크로미터 내지 30 마이크로미터의 범위의 깊이, 및 100 nm 내지 5 마이크로미터의 범위의 폭을 갖는, 반도체 구조물을 형성하는 방법.
  15. 제1항에 있어서,
    상기 제1 반도체 디바이스들은 메모리 요소들의 3차원 어레이를 포함하고;
    상기 제2 반도체 디바이스들은 상기 메모리 요소들의 3차원 어레이의 동작을 제어하도록 구성된 로직 회로를 포함하는, 반도체 구조물을 형성하는 방법.
  16. 제15항에 있어서,
    상기 제1 반도체 디바이스들은,
    절연 층들 및 전기 전도성 층들의 교번하는 스택; 및
    상기 교번하는 스택을 통해 수직으로 연장되는 수직 NAND 스트링들의 2차원 어레이를 포함하며, 상기 수직 NAND 스트링들 각각은 개개의 수직 반도체 채널 및 메모리 필름을 포함하는, 반도체 구조물을 형성하는 방법.
  17. 제1항에 있어서,
    상기 복수의 채널들은,
    상기 지지 기판의 주변 구역의 개개의 제1 종점으로부터 상기 지지 기판의 주변 구역의 개개의 제2 종점까지 제1 수평 방향을 따라 측방향으로 곧게 연장되는 제1 채널들; 및
    상기 지지 기판의 상기 주변 구역의 개개의 제1 종점으로부터 상기 지지 기판의 주변 구역의 개개의 제2 종점까지 제2 수평 방향을 따라 측방향으로 곧게 연장되고 상기 제1 채널들의 개개의 서브세트와 교차하는 제2 채널들을 포함하는, 반도체 구조물을 형성하는 방법.
  18. 제1항에 있어서,
    상기 복수의 채널들은, 상기 지지 기판의 주변 구역의 개개의 제1 종점으로부터 상기 지지 기판의 상기 주변 구역의 개개의 제2 종점까지 제1 수평 방향을 따라 연장되는, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따른 측방향 파동(lateral undulation)을 갖는 복수의 사형(serpentine) 채널들을 포함하는, 반도체 구조물을 형성하는 방법.
  19. 제1항에 있어서,
    상기 복수의 채널들은,
    상기 지지 기판의 주변 구역의 개개의 제1 종점으로부터, 상기 지지 기판의 상기 주변 구역보다 상기 지지 기판의 기하학적 중심을 통과하는 수직축에 대해 더 근위에 있는 개개의 제2 종점까지 반경방향으로 곧게 연장되는 반경방향 채널들; 및
    상기 지지 기판의 상기 기하학적 중심을 통과하고 상기 지지 기판의 개개의 서브세트와 교차하는 상기 수직축으로부터 개개의 거리에 위치된 방위각 채널들을 포함하는, 반도체 구조물을 형성하는 방법.
  20. 전면측 상에 위치되고 후면측 상에 임의의 채널이 없는 복수의 채널들을 포함하는 지지 기판으로서,
    상기 복수의 채널들 각각은 상기 지지 기판의 주변 구역으로 직접 연장되거나, 상기 지지 기판의 상기 주변 구역으로 직접 연장되는 다른 채널에 연결되고;
    상기 복수의 채널들 외부에 위치된 상기 지지 기판의 상기 전면측 상의 각각의 지점은 상기 복수의 채널들 중 가장 근위에 있는 채널로부터 300 마이크로미터 내에 위치되고;
    상기 복수의 채널들 내의 각각의 채널은 1 내지 100의 범위의 깊이-대-폭 비를 갖고;
    상기 복수의 채널들 내의 각각의 채널 폭은 1 마이크로미터 내지 30 마이크로미터의 범위의 깊이, 및 100 nm 내지 5 마이크로미터의 범위의 폭을 가지며;
    상기 지지 기판의 상기 전면측의 총 면적 대 상기 복수의 채널들의 총 면적의 비는 10 내지 1,000,000의 범위인, 지지 기판.
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