KR20220092539A - 상이한 티어들에 걸친 공유 워드 라인 드라이버를 포함하는 3차원 메모리 디바이스 및 이를 제조하기 위한 방법들 - Google Patents

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KR20220092539A
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히로유 오가와
켄 우와다
미트수터루 무시가
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샌디스크 테크놀로지스 엘엘씨
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Abstract

반도체 구조물은 주변 회로, 주변 회로 위에 놓이고 제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이, 및 제1 3차원 메모리 어레이 위에 놓이고 제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함한다. 주변 회로는 상기 제1 워드 라인들 중 적어도 일부 및 상기 제2 워드 라인들 중 적어도 일부에 전기적으로 연결된 제1 워드 라인 드라이버 출력 노드들을 갖는 제1 워드 라인 드라이버 회로를 포함하고, 각각의 제1 워드 라인은 각자의 제2 워드 라인에 전기적으로 연결된다.

Description

상이한 티어들에 걸친 공유 워드 라인 드라이버를 포함하는 3차원 메모리 디바이스 및 이를 제조하기 위한 방법들
관련 출원
본 출원은, 2020년 11월 5일자로 출원된 미국 정식 출원 번호 제17/090,045호; 및 2020년 11월 5일자로 출원된 미국 정식 출원 번호 제17/090,080호로부터 우선권의 이익을 주장하며; 그 전체 내용들은 본원에 참조로 통합된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것으로, 특히, 상이한 티어들에 걸쳐 워드 라인 드라이버를 공유하는 멀티-티어 3차원 메모리 어레이들, 및 이를 제조하기 위한 방법들에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 디바이스가 논문[T. Endoh et al., titled "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36]에 개시되어 있다.
일 실시예에 따르면, 반도체 구조물은, 금속 상호연결 구조물들을 매립하는 유전체 재료 층들 및 전계 효과 트랜지스터들을 포함하는 제1 주변 회로, 제1 주변 회로 위에 놓이고 제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이, 및 제1 3차원 메모리 어레이 위에 놓이고 제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함한다. 제1 주변 회로는 제1 워드 라인들 중 적어도 일부 및 제2 워드 라인들 중 적어도 일부에 전기적으로 연결된 제1 워드 라인 드라이버 출력 노드들을 갖는 제1 워드 라인 드라이버 회로를 포함하고, 각각의 제1 워드 라인은 각자의 제2 워드 라인에 전기적으로 연결된다.
다른 실시예에 따르면, 접합된 조립체를 형성하는 방법은 금속 상호연결 구조물들을 매립하는 유전체 재료 층들 및 전계 효과 트랜지스터들을 포함하는 제1 주변 회로, 제1 주변 회로 위에 놓이고 제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이를 포함하는 제1 반도체 다이를 제공하는 단계, 제1 3차원 메모리 어레이 위에 놓이고 제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함하는 제2 반도체 다이를 제공하는 단계, 및 접합된 조립체를 형성하기 위해 제2 반도체 다이에 제1 반도체 다이를 접합하는 단계를 포함한다. 제1 주변 회로는 제1 워드 라인들 중 적어도 일부 및 제2 워드 라인들 중 적어도 일부에 전기적으로 연결된 제1 워드 라인 드라이버 출력 노드들을 갖는 제1 워드 라인 드라이버 회로를 포함하고, 각각의 제1 워드 라인은 각자의 제2 워드 라인에 전기적으로 연결된다.
다른 실시예에 따르면, 접합된 조립체는, 제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이를 포함하는 제1 반도체 다이, 제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함하는 제2 반도체 다이, 및 제1 워드 라인들에 전기적으로 연결되고 제2 워드 라인들에 전기적으로 연결된 워드 라인 드라이버 출력 노드들을 포함하는 워드 라인 드라이버 회로를 포함하는 주변 회로를 포함하는 제3 반도체 다이를 포함한다. 제1 워드 라인들 각각은 제2 워드 라인들의 각자의 워드 라인에 전기적으로 연결된다.
다른 실시예에 따르면, 접합된 조립체를 제조하는 방법은 제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이를 포함하는 제1 반도체 다이를 제공하는 단계, 제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함하는 제2 반도체 다이를 제공하는 단계, 워드 라인 드라이버 출력 노드들을 포함하는 워드 라인 드라이버 회로를 포함하는 주변 회로를 포함하는 제3 반도체 다이를 제공하는 단계, 및 워드 라인 드라이버 출력 노드들이 제1 워드 라인들에 전기적으로 연결되고 제2 워드 라인들에 전기적으로 연결되고, 제1 워드 라인들 각각이 제2 워드 라인들의 각자의 워드 라인에 전기적으로 연결되도록 제1 반도체 다이, 제2 반도체 다이 및 제3 반도체 다이를 접합하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 반도체 기판 위에 주변 회로를 형성한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 제1 절연 층들 및 제1 희생 재료 층들의 제1 교번 스택의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 메모리 개구들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4a 내지 도 4h는 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 메모리 개구의 순차적인 수직 단면도들을 예시한다.
도 5는 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6은 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들로의 희생 재료 층들의 교체 및 후면 접촉 비아 구조물들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 8은 본 개시내용의 제1 실시예에 따른, 접촉 레벨 유전체 층 및 다양한 접촉 비아 구조물들의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 9는 본 개시내용의 제1 실시예에 따른, 제1 유전체 재료 층들에 매립된 제1 금속 상호연결 구조물들 및 제1 상호연결-측 접합 패드들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 10은 본 개시내용의 제1 실시예에 따른, 도 9의 제1 반도체 다이를 제2 반도체 다이와 접합한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 11은 본 개시내용의 제1 실시예에 따른, 후면으로부터 제2 기판을 박형화한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 12는 본 개시내용의 제1 실시예에 따른, 박형화된 기판에 핸들 기판을 부착한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 13은 본 개시내용의 제1 실시예에 따른, 제2 기판을 박형화한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 14는 본 개시내용의 제1 실시예에 따른, 핸들 기판을 분리한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 15는 본 개시내용의 제1 실시예에 따른, 도 14의 제1 예시적인 구조물의 평면도이다.
도 16a는 도 14 및 도 15의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 16b는 제1 예시적인 구조물의 대안적인 구성의 개략적인 수직 단면도이다.
도 17은 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조물의 제1 대안적인 실시예의 수직 단면도이다.
도 18은 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조물의 제2 대안적인 실시예의 개략적인 수직 단면도이다.
도 19는 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조물의 제3 대안적인 실시예의 수직 단면도이다.
도 20은 도 19의 제1 예시적인 구조물의 제3 대안적인 실시예의 개략적인 수직 단면도이다.
도 21은 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조물의 제4 대안적인 실시예의 수직 단면도이다.
도 22a는 도 21의 제1 예시적인 구조물의 제4 대안적인 실시예의 개략적인 수직 단면도이다.
도 22b는 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조물의 제5 대안적인 실시예의 개략적인 수직 단면도이다.
도 23a는 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조물의 제6 대안적인 실시예의 수직 단면도이다.
도 23b는 도 23a의 제1 예시적인 구조물의 제6 대안적인 실시예의 개략적인 수직 단면도이다.
도 24는 본 개시내용의 제2 실시예에 따른 제1 메모리 다이의 수직 단면도이다.
도 25는 본 개시내용의 제2 실시예에 따른 로직 다이의 수직 단면도이다.
도 26은 본 개시내용의 제2 실시예에 따른, 제1 메모리 다이 및 로직 다이의 접합된 조립체를 포함하는 제2 예시적인 구조물의 수직 단면도이다.
도 27a는 본 개시내용의 제2 실시예에 따른, 제2 메모리 다이를 접합한 후의 제2 예시적인 구조물의 수직 단면도이다.
도 27b는 도 27a의 제2 예시적인 구조물의 대안적인 실시예의 개략적인 수직 단면도이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예들은 상이한 티어들 사이에서 하나 이상의 워드 라인 드라이버들을 공유하는 멀티-티어 3차원 메모리 디바이스들 및 이를 제조하기 위한 방법들에 관한 것이며, 이들의 다양한 양태들이 본원에서 상세히 설명된다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 및 다수의 요소들의 가능성을 포함하는 모든 가능성을 지칭한다.
동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 2개 이상의 요소가 서로와 또는 서로 사이에 직접 접촉하지 않으면, 이들 2개의 요소는 서로로부터 또는 서로 사이에 "결합 해제"된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치한 제1 요소는 제2 요소의 표면의 외부 측 상에 또는 제2 요소의 내부 측 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다. 본 명세서에 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 구성된 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소에 "전기적으로 연결된다". 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 아래에 놓이고 제1 표면과 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5 도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직 방향에 직각인 방향을 따른 만곡을 포함할 수 있거나, 포함하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상부 표면들을 포함하는 제1 수평 평면(즉, 기판의 최상부 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하부 표면들을 포함하는 제2 수평 평면 사이의 일반적 영역에 대응하는 레벨을 지칭한다. 본 명세서에 사용되는 바와 같이, "관통 스택" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 x 10-5 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 x 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 x 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 프로세스를 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 x 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-5 S/m 내지 1.0 x 105 S/m 범위 내의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박형화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 메모리 디바이스를 위한 드라이버 회로들과 같은, 그 위에 제작된 집적 회로들을 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다. 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 3차원 어레이 내에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨의 다른 메모리 셀 위에 위치된다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩 대 칩 접합(chip-to-chip bonding)에 의해 전반적으로 접합된 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은, 그 안의 다이들의 총 수만큼 많은 수의 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이인 경우에, 즉 메모리 요소들, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들을 포함하는 다이가 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1을 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물이 예시되며, 이는 예를 들어 NAND 메모리 요소들의 3차원 어레이 또는 NOR 메모리 요소들의 3차원 어레이와 같은 메모리 요소들의 3차원 어레이를 포함하는 3차원 메모리 다이를 제조하기 위해 이용될 수 있다. 본 개시내용이 NAND 메모리 요소들의 3차원 어레이를 이용하여 설명되지만, 본 개시내용의 실시예들은 NOR 메모리 요소들 또는 다른 유형들의 3차원 메모리 요소들의 3차원 어레이를 형성하는 데 이용될 수 있다.
제1 예시적인 구조물은 제1 반도체 다이(901)를 포함한다. 제1 반도체 다이(901)는 기판 반도체 층(712)을 포함하는 제1 기판을 포함한다. 일 실시예에서, 제1 기판은 150 mm 내지 450 mm 범위의 직경 및 600 마이크론 내지 1 mm 범위의 두께를 갖는 상업적으로 입수가능한 실리콘 웨이퍼와 같은 벌크 반도체 기판일 수 있거나, 또는 매립 산화물 층 위에 놓인 최상부 반도체 층으로서 반도체 재료 층을 포함하는 반도체-온-절연체(예를 들어, silicon on insulator, SOI) 기판일 수 있다. 기판 반도체 층(712)은, 예를 들어, 실리콘 웨이퍼의 상부 부분에 도핑된 웰, 실리콘 웨이퍼 또는 SOI 기판의 실리콘 층 상에 형성된 에피택셜 실리콘 층을 포함할 수 있다. 선택적으로, 딥 트렌치(deep trench)들이 제1 기판의 상부 부분을 통해 형성될 수 있고, 기판 절연 스페이서(732)와 측방향 격리된 기판 관통 비아 구조물(734)의 조합이 각각의 딥 트렌치 내에 형성될 수 있다. 각각의 딥 트렌치의 깊이는 1 마이크론 내지 20 마이크론의 범위, 예컨대, 2 마이크론 내지 10 마이크론의 범위일 수 있고, 각각의 딥 트렌치의 최대 측방향 치수는 1 마이크론 내지 20 마이크론의 범위, 예컨대, 2 마이크론 내지 10 마이크론이지만, 더 작은 및 더 큰 깊이들 및 최대 측방향 치수들이 딥 트렌치들에 대해 사용될 수 있다. 각각의 딥 트렌치는 원형, 타원형, 직사각형, 둥근 직사각형, 또는 일반적으로 곡선형 2차원 폐쇄 형상의 수평 단면 형상을 가질 수 있다. 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 유전체 금속 산화물과 같은 절연 재료를 포함하는 컨포멀 절연 재료 층이 컨포멀 침착 프로세스에 의해 딥 트렌치들에 침착될 수 있다. 컨포멀 절연 재료 층의 형성 후에, 적어도 하나의 금속성 재료 및/또는 고농도로 도핑된 반도체 재료와 같은 적어도 하나의 전도성 충전 재료가 딥 트렌치들의 나머지 체적들에 침착될 수 있다. 컨포멀 절연 재료 층 및 적어도 하나의 금속성 재료의 과잉 부분들은 화학적 기계적 평탄화 프로세스와 같은 평탄화 프로세스에 의해, 제1 기판의 최상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 컨포멀 절연 재료 층의 각각의 나머지 부분은 기판 절연 스페이서(732)를 구성하고, 적어도 하나의 전도성 재료의 각각의 나머지 부분은 측방향 격리된 기판 관통 비아 구조물(734)을 구성한다. 기판 절연 스페이서(732)와 측방향 격리된 기판 관통 비아 구조물(734)의 각각의 인접한 조합은 기판 관통 연결 구조물(730)을 구성한다.
다수의 3차원 메모리 어레이들의 동작을 제어하도록 구성된 반도체 회로가 기판 반도체 층(712)의 최상부 표면 상에 형성될 수 있다. 반도체 회로는 다수의 3차원 메모리 어레이들의 동작을 제어하도록 구성된 제1 주변 회로(720)를 포함한다. 제1 주변 회로(720)는 상보적 금속 산화물 반도체(CMOS) 트랜지스터들을 포함할 수 있다. 제1 주변 회로(720)는 제1 근위 유전체 재료 층들(760) 내에 매립된 제1 근위 금속 상호연결 구조물들(780)을 포함할 수 있다.
본 개시내용의 일 양태에 따르면, 제1 주변 회로(720)는 제1 워드 라인 드라이버 회로(720W), 제1 선택 라인 드라이버 회로(720S) 및 제1 비트 라인 드라이버 회로(720B)를 포함한다. 제1 워드 라인 드라이버 회로(720W)는 워드 라인 스위칭 트랜지스터들(722) 및 출력 노드들(724)을 포함한다. 출력 노드들(724)은 워드 라인 스위칭 트랜지스터들(722)의 각자의 소스 및/또는 드레인 영역들에 전기적으로 연결되는 소스 및/또는 드레인 전극들을 포함할 수 있다. 출력 노드들은 제1 3차원 메모리 어레이의 제1 전기 전도성 층들의 제1 서브세트(예를 들어, 제1 제어 게이트 전극들로서 기능하는 제1 워드 라인들)에 후속적으로 전기적으로 연결되고, 제1 3차원 메모리 어레이에 접합되는 제2 3차원 메모리 어레이에서 제2 전기 전도성 층들의 제1 서브세트(예를 들어, 제2 제어 게이트 전극들로서 기능하는 제2 워드 라인들)에 후속적으로 전기적으로 연결되도록 구성된다. 본원에서 사용되는 바와 같이, 워드 라인은 선택된 메모리 셀에 대한 액세스를 활성화 또는 비활성화할 수 있는 전기 전도성 라인을 지칭한다. 워드 라인 드라이버는 워드 라인을 구동하도록 구성된 드라이버를 의미한다. 워드 라인 드라이버 출력 노드는 워드 라인 드라이버의 출력 노드를 지칭한다.
일 실시예에서, 제1 선택 라인 드라이버 회로(720S)는 제1 3차원 메모리 어레이의 제1 전기 전도성 층들(예를 들어, 소스 측 및/또는 드레인 측 선택 게이트 전극들)의 제2 서브세트에 전기적으로 연결되고 제2 3차원 메모리 어레이의 제2 전기 전도성 층들 각각으로부터 전기적으로 격리되도록 구성되는 제1 선택 라인 드라이버 출력 노드들(예를 들어, 드라이버 회로 트랜지스터들의 소스 및/또는 드레인 전극들)을 포함할 수 있다. 본원에서 사용되는 바와 같이, 선택 라인은 메모리 셀들의 블록에 대한 액세스를 활성화 또는 비활성화할 수 있는 전기 전도성 라인을 지칭한다. 선택 라인 드라이버는 선택 라인을 구동하도록 구성된 드라이버를 의미한다. 선택 라인 드라이버 출력 노드는 선택 라인 드라이버의 출력 노드를 지칭한다.
일 실시예에서, 제1 선택 라인 드라이버 출력 노드들은 후속적으로 형성될 제1 3차원 메모리 어레이의 제1 전기 전도성 층들의 소스-측 선택 라인들(즉, 소스-측 선택 게이트 전극들)에 전기적으로 연결되도록 구성되는 제1 소스-측 선택 라인 드라이버 출력 노드들을 포함할 수 있다. 본원에서 사용되는 바와 같이, 소스-측 선택 라인은 소스 측으로부터 메모리 셀들의 블록에 대한 액세스를 활성화 또는 비활성화할 수 있는 전기 전도성 라인을 지칭한다. 소스-측 선택 라인 드라이버는 소스-측 선택 라인을 구동하도록 구성된 드라이버를 의미한다. 소스-측 선택 라인 드라이버 출력 노드는 소스-측 선택 라인 드라이버의 출력 노드를 지칭한다.
일 실시예에서, 제1 선택 라인 드라이버 출력 노드들은 또한, 후속적으로 형성될 제1 3차원 메모리 어레이의 제1 전기 전도성 층들의 드레인-측 선택 라인들에 전기적으로 연결되도록 구성되는 제1 드레인-측 선택 라인 드라이버 출력 노드들을 포함할 수 있다. 본원에서 사용되는 바와 같이, 드레인-측 선택 라인은 드레인-측으로부터 메모리 셀들의 블록에 대한 액세스를 활성화 또는 비활성화할 수 있는 전기 전도성 라인을 지칭한다. 드레인-측 선택 라인 드라이버는 드레인-측 선택 라인을 구동하도록 구성된 드라이버를 의미한다. 드레인-측 선택 라인 드라이버 출력 노드는 드레인-측 선택 라인 드라이버의 출력 노드를 지칭한다.
일 실시예에서, 제1 비트 라인 드라이버 회로(720B)는 감지 증폭기들 및 다른 주변 회로 컴포넌트들을 포함한다. 일 실시예에서, 제1 비트 라인 드라이버 회로(720B)는, 후속적으로 형성될 제1 3차원 메모리 어레이 내의 제1 비트 라인들에 전기적으로 연결되고 이를 구동하도록 구성된 제1 비트 라인 드라이버 출력 노드들(예를 들어, 감지 증폭기 트랜지스터들의 소스 및/또는 드레인 전극들)을 갖는다. 다른 실시예에서, 제1 비트 라인 드라이버 회로(720B)는, 후속적으로 형성될 제1 3차원 메모리 어레이 내의 제1 비트 라인들의 제1 서브세트, 및 후속적으로 제공될 제2 3차원 메모리 어레이 내의 제2 비트 라인들의 제1 서브세트에 전기적으로 연결되고 이를 구동하도록 구성된 제1 비트 라인 드라이버 출력 노드들을 갖는다. 본원에서 사용되는 바와 같이, 비트 라인은 드레인에 전기적으로 연결되고 수직 NAND 스트링의 채널을 활성화 또는 비활성화할 수 있는 전기 전도성 라인을 지칭한다. 비트 라인 드라이버는 비트 라인을 구동하도록 구성된 드라이버를 의미한다. 비트 라인 드라이버 출력 노드는 비트 라인 드라이버의 출력 노드를 지칭한다.
도 2를 참조하면, 반도체 재료 층(912)이 제1 근위 유전체 재료 층들(760) 위에 형성될 수 있다. 일 실시예에서, 반도체 재료 층(912)은 실리콘, 실리콘-게르마늄 합금, 또는 화합물 반도체 재료와 같은 반도체 재료를 침착함으로써 형성될 수 있다. 예를 들어, 반도체 재료 층(912)은 폴리실리콘 층을 포함할 수 있다. 절연 층들(32)과 희생 재료 층들(42)의 교번 스택이 반도체 재료 층(912)의 최상부 표면 위에 형성된다. 일 실시예에서, 교번 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 제1 재료와는 상이하고 후속적으로 제1 재료에 대해 선택적으로 제거될 수 있는 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리(silicate glass) 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온(spin-on) 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물(hafnium oxide) 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 프로세스가 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 프로세스의 "선택도"로 지칭된다. 희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 이용되는 경우, 테트라에틸 오르토실리케이트(tetraethyl orthosilicate, TEOS)가 CVD 프로세스를 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(atomic layer deposition, ALD)으로 형성될 수 있다. 절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다.
본 개시내용은 스페이서 재료 층들이 후속적으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 이용하여 설명되지만, 희생 재료 층들(42) 대신에 전기 전도성 층들이 형성되는 실시예들이 본원에서 명시적으로 고려된다. 이 경우, 희생 재료 층들(42)을 전기 전도성 층들로 대체하기 위한 후속적인 프로세싱 단계들이 생략될 수 있다.
교번 스택(32, 42)은 적어도 일 측면에 단차형 표면들을 형성하도록 패턴화될 수 있다. 본원에서 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 각자의 수직 표면의 최하부 에지에 인접하고 각각의 수직 표면의 최상부 에지가 각자의 수평 표면의 에지에 인접하도록 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 단차형 공동이, 단차형 표면들의 형성을 통해 교번 스택(32, 42)의 부분들이 제거되는 체적 내에 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다. 선택적으로, 단차형 공동의 대향 측면 상에 비-단차형 공동이 형성될 수 있다. 본원에서 사용되는 바와 같이, 비-단차형 공동은 단차형 표면들이 없는 공동을 지칭한다. 따라서, 비-단차형 공동은 교번 스택(32, 42)의 최하부 표면으로부터 교번 스택(32, 42)의 최상부 표면까지 수직으로 연장되는 직선 측벽들을 포함할 수 있다.
단차형 공동은, 단차형 공동의 수평 단면 형상이 반도체 재료 층(912)의 최상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 프로세싱 단계들의 세트는, 예를 들어, 하나 이상의 레벨들만큼 공동의 깊이를 수직으로 증가시키는 유형의 에칭 프로세스, 및 상기 유형의 후속 에칭 프로세스에서 수직으로 에칭될 영역을 측방향으로 확장시키는 제2 유형의 에칭 프로세스를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 연결(즉, 계단 또는 테라스) 영역(200)에서 교번 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 연결 영역(200)은, 교번 스택(32, 42) 내의 최하부 층으로부터 교번 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번 스택(32, 42)의 단차형 표면들을 포함한다. 희생 재료 층들(42) 각각은 각자의 측방향 범위를 갖는다. 희생 재료 층들(42)은 수평 방향을 따라 상이한 측방향 범위들을 가질 수 있다. 일 실시예에서, 희생 재료 층들(42)의 측방향 범위들은 반도체 재료 층(912)의 최상부 표면으로부터 각자의 수직 거리에 따라 증가할 수 있다. 절연 층들(32) 각각은 각자의 측방향 범위를 갖는다. 절연 층들(32)은 수평 방향을 따라 상이한 측방향 범위들을 가질 수 있다. 일 실시예에서, 절연 층들(32)의 측방향 범위들은 반도체 재료 층(912)의 최상부 표면으로부터 각자의 수직 거리에 따라 증가할 수 있다.
단차형 유전체 재료 부분(65)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 교번 스택(32, 42)의 최상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 단차형 유전체 재료 부분(65)을 구성한다. 단차형 유전체 재료 부분(65)에 대해 실리콘 산화물이 이용되면, 단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트들로 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 단차형 유전체 재료 부분(65)의 형성과 동시에, 비-단차형 공동에 비-단차형 유전체 재료 부분(165)이 형성될 수 있다.
도 3을 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 교번 스택(32, 42) 및 단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 개구들의 세트 및 단차형 표면들에 인접한 연결 영역(200) 위에 형성된 제2 세트의 개구들을 포함한다. 메모리 어레이 영역(100) 및 연결 구역(200)은 교번 스택(32, 42)의 각각의 층이 존재하는 영역 내에 위치된다. 메모리 어레이 영역(100)은 연결 영역(200)에 의해 주변 영역(300)으로부터 측방향으로 이격될 수 있다. 즉, 연결 영역(200)은 메모리 어레이 영역(100)과 주변 영역(300) 사이에 위치될 수 있다.
리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 이용하는 적어도 하나의 이방성 에칭에 의해 교번 스택(32, 42) 또는 단차형 유전체 재료 부분(65)을 통해, 그리고 교번 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번 스택(32, 42)의 부분들은 에칭되어 메모리 개구들(49)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 교번 스택(32, 42)의 각각의 층을 통해 형성된다. 선택적으로, 지지 개구들(도시되지 않음)이 메모리 개구들(49)에 추가로 형성될 수 있다. 이 경우, 유전체 재료 또는 메모리 개구 충전 구조물과 동일한 세트의 재료들을 포함하는 지지 기둥 구조물(도시되지 않음)이 각각의 지지 개구 내에 후속적으로 형성될 수 있다.
교번 스택(32, 42)의 재료들을 통해 에칭하기 위해 이용되는 이방성 에칭 프로세스의 화학작용은 교번 스택(32, 42) 내의 제2 재료들의 에칭을 최적화하도록 교번할 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속으로 제거될 수 있다. 메모리 개구들(49)은, 교번 스택(32, 42)의 최상부 표면으로부터 적어도 반도체 재료 층(912)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 리소그래피 마스크 스택은, 예를 들어 애싱에 의해 후속으로 제거될 수 있다. 메모리 개구들(49) 각각은 반도체 재료 층(912)의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다.
도 4a 내지 도 4h는 도 3의 제1 예시적인 구조물의 메모리 개구들(49) 중 하나인 메모리 개구(49) 내의 구조적 변화들을 예시한다. 도 4a를 참조하면, 도 3의 예시적인 디바이스 구조물 내의 메모리 개구(49)가 예시된다. 메모리 개구(49)는 교번 스택(32, 42)을 통해 그리고 선택적으로 반도체 재료 층(912)의 상부 부분 내로 연장된다. 반도체 재료 층(912)의 최상부 표면에 대한 각각의 메모리 개구(49)의 최하부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이가 또한 이용될 수 있다. 선택적으로, 희생 재료 층들(42)은, 예를 들어 등방성 에칭에 의해, 측방향 리세스들(도시되지 않음)을 형성하도록 부분적으로 측방향으로 리세스될 수 있다.
도 4b를 참조하면, 선택적인 페데스탈 채널 부분(예를 들어, 에피택셜 페데스탈)(11)은, 예를 들어 선택적 에피택시에 의해 각각의 메모리 개구(49)의 최하부 부분에 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(912)이 단결정인 경우에, 반도체 재료 층(912)의 단결정 반도체 재료와 에피택셜 정렬된 단결정 반도체 재료를 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 반도체 재료 층(912)과 동일한 전도성 유형의 전기 도펀트로 도핑될 수 있다.
도 4c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다.
도 5d를 참조하면, 선택적인 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 프로세스를 이용하여 순차적으로 이방성으로 에칭된다. 교번 스택(32, 42)의 최상부 표면 위에 위치된 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 프로세스에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 최하부에서의 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어, 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각자의 에칭 화학 작용을 이용하는 각자의 이방성 에칭 프로세스에 의해 에칭될 수 있다.
반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 이용되지 않는 경우에 반도체 재료 층(912)의 표면)은 개구 아래에서 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 최하부에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 이용되지 않는 경우에 반도체 재료 층(912)의) 최상부 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)을 포함하는) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 4e를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 재료 층(912) 상에 직접, 그리고 반도체 채널 층(601) 상에 직접 침착될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다. 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 4f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 퇴적될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 프로세스에 의해 침착될 수 있다.
도 4g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 교번 스택(32, 42)의 최상부 표면 위로부터의 리세스 에칭에 의해 제거될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 또한, 교번 스택(32, 42)의 최상부 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 리세스 에칭 또는 화학적 기계적 평탄화(CMP)를 이용할 수 있는 평탄화 프로세스에 의해 제거될 수 있다.
반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온되면 전류가 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 배면 리세스들의 형성 이후에 후속으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
도 4h를 참조하면, 각각의 유전체 코어(62)의 최상부 표면은, 예를 들어 교번 스택(32, 42)의 최상부 표면과 교번 스택(32, 42)의 최하부 표면 사이에 위치되는 깊이까지 리세스 에칭에 의해 각각의 메모리 개구 내에 추가로 리세스될 수 있다. 드레인 영역들(63)은 유전체 코어(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 침착함으로써 형성될 수 있다. 드레인 영역들(63)은 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 x 1019/㎤ 내지 2.0 x 1021/㎤의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 채용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다. 침착된 반도체 재료의 잉여 부분들은 드레인 영역들(63)을 형성하기 위해 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 교번 스택(32, 42)의 최상부 표면 위로부터 제거될 수 있다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 반도체 채널, 터널링 유전체 층, 전하 저장 층(54)의 일부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다.
도 5를 참조하면, 메모리 개구들(49) 내의 메모리 개구 충전 구조물들(58')의 형성 후의 제1 예시적인 구조물이 예시된다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 3의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 각각의 메모리 스택 구조물(55)은 다수의 반도체 채널 층들(601, 602) 또는 단일 반도체 채널 층(602) 을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 필름(50)을 포함한다. 메모리 필름(50)은 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전체 층(56), 및 터널링 유전체 층(56)을 측방향으로 둘러싸는 전하 저장 영역들의 수직 스택(전하 저장 층(54)의 부분들을 포함함), 및 선택적인 차단 유전체 층(52)을 포함할 수 있다. 본 개시내용이 메모리 스택 구조물에 대한 예시된 구성을 채용하는 것으로 기술되지만, 본 개시내용의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조물들을 포함하는 대안적인 메모리 스택 구조물들에 적용될 수 있다.
일반적으로, 메모리 개구들(49)은 교번 스택(32, 42) 내의 각각의 층을 통해 수직으로 연장된다. 메모리 개구 충전 구조물들(58)은 메모리 개구들(49)에 위치된다. 각각의 메모리 개구 충전 구조물(58)은 각자의 수직 반도체 채널(60) 및 각자의 메모리 필름(50)을 포함한다. 메모리 필름들(50)의 부분들을 포함하는 메모리 요소들의 3차원 어레이가 제공된다. 예를 들어, 메모리 요소들의 3차원 어레이는 희생 재료 층들(42)의 레벨들에 위치된 전하 저장 층(54)의 부분들을 포함할 수 있다. 일 실시예에서, 각각의 메모리 요소들은 각자의 희생 재료 층(42)과 접촉하는 각자의 전하 저장 층(54)의 원통형 부분을 포함할 수 있다. 반도체 재료 층(912)은 수직 반도체 채널들(60) 각각의 최하부 단부와 전기적으로 접촉하는 반도체 재료 층(912)을 포함할 수 있다.
도 6을 참조하면, 포토레지스트 층(도시되지 않음)은 교번 스택(32, 42), 단차형 유전체 재료 부분(65) 및 비-단차형 유전체 재료 부분(165) 위에 적용될 수 있고, 메모리 개구 충전 구조물들(58)의 클러스터들 사이의 영역들에 개구들을 형성하도록 리소그래피 방식으로 패턴화된다. 포토레지스트 층의 패턴은 교번 스택(32, 42) 및/또는 이방성 에칭을 이용하는 단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 교번 스택(32, 420)의 최상부 표면으로부터 적어도 반도체 재료 층(912)의 최상부 표면까지 수직으로 연장된다. 일 실시예에서, 후면 트렌치들(79)은 수평 방향을 따라 측방향으로 신장될 수 있다.
도 7을 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 프로세스를 사용하여 후면 트렌치들(79) 안으로 도입될 수 있다. 희생 재료 층들이 제거된 체적들 내에 후면 리세스들(42)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 단차형 유전체 재료 부분(65) 및 비-단차형 유전체 재료 부분(165)의 재료, 반도체 재료 층(912)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32), 단차형 유전체 재료 부분(65) 및 비-단차형 유전체 재료 부분(165)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 프로세스는 습식 에칭 용액을 이용하는 습식 에칭 프로세스일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 프로세스일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 프로세스는, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 프로세스일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 이용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 단차형 유전체 재료 부분(65), 및 메모리 개구 충전 구조물들(58)은 구조적 지지를 제공하는 한편, 후면 리세스들은 이전에 희생 재료 층들(42)에 의해 점유된 체적들 내에 존재한다.
각각의 후면 리세스는 공동의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 후면 리세스의 측방향 치수는 후면 리세스의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 반도체 재료 층(912) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들 각각은 반도체 재료 층(912)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스는 아래에 놓인 절연 층(32)의 최상부 표면 및 위에 놓인 절연 층(32)의 최하부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스는 전체에 걸쳐 균일한 높이를 가질 수 있다. 선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(912)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서로 변환하고, 반도체 재료 층(912)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분으로 변환하기 위해 이용될 수 있다.
후면 차단 유전체 층(도시되지 않음)이 선택적으로 형성될 수 있다. 적어도 하나의 금속성 재료가 적어도 하나의 컨포멀 침착 프로세스에 의해 후면 리세스들에 침착될 수 있다. 예를 들어, 금속성 배리어 층과 금속 충전 재료의 조합이 후면 리세스들 내에 침착될 수 있다. 금속성 배리어 층은, 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 금속 충전 재료는 후면 리세스들의 나머지 체적들에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 최상부 절연 층(32)의 최상부 표면 위에 침착된다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다.
후면 트렌치들(79)의 주변 영역들에 또는 최상부 절연 층(32) 위에 침착된 적어도 하나의 전도성 재료의 부분들은 등방성 에치백 프로세스에 의해 제거될 수 있다. 후면 리세스들 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체되고, 절연 층들(32)과 전기 전도성 층들(46)의 교번 스택이 형성된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들과 전기적으로 상호연결하는, 즉 전기적으로 단락되는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
절연 재료를 포함하는 컨포멀 절연 재료 층이 후면 트렌치들(79)에 침착될 수 있고, 절연 스페이서들(74)을 형성하기 위해 이방성으로 에칭될 수 있다. 절연 스페이서들(74)은 후면 트렌치들(79)의 주변 부분들에 형성된 절연 스페이서들(74)을 포함한다. 절연 스페이서들(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 유전체 금속 산화물과 같은 절연 재료를 포함한다. 절연 스페이서들(74)은, 10 nm 내지 100 nm, 예컨대 20 nm 내지 50 nm 범위의 측방향 두께를 가질 수 있지만, 더 작은 및 더 큰 측방향 두께들이 또한 이용될 수 있다. 소스 영역들(도시되지 않음)은 전도성 유형이 반대인 제2 전도성 유형의 도펀트들의 주입에 의해 각각의 후면 트렌치(79)의 최하부에 형성될 수 있다. 예를 들어, 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다.
적어도 하나의 전도성 재료가 후면 트렌치들(79)의 나머지 체적들에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 금속성 배리어 층과 금속성 충전 재료의 조합을 포함할 수 있다. 금속성 배리어 층은, 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 적어도 하나의 전도성 재료의 과잉 부분들은, 화학적 기계적 평탄화 프로세스와 같은 평탄화 프로세스에 의해, 교번 스택(32, 46)의 최상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 후면 트렌치(79)를 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 반도체 재료 층(912)에 매립된 각자의 소스 영역의 최상부 표면과 접촉할 수 있는 후면 접촉 비아 구조물(76)을 구성한다.
대안적으로, 실리콘 산화물과 같은 적어도 하나의 유전체 재료가 컨포멀 침착 프로세스에 의해 후면 트렌치들(79)에 컨포멀 침착될 수 있다. 후면 트렌치(79)를 충전하는 침착된 유전체 재료의 각각의 부분은 후면 트렌치 충전 구조물을 구성한다. 이 경우, 각각의 후면 트렌치 충전 구조물은 후면 트렌치(79)의 전체 체적을 충전할 수 있고, 적어도 하나의 유전체 재료로 본질적으로 구성될 수 있다. 이러한 대안적인 실시예에서, 수평 소스 라인(예를 들어, 직접적인 스트랩 접촉)은 반도체 채널(60)의 하부 부분의 측면과 접촉할 수 있다.
도 8을 참조하면, 교번 스택(32, 46), 단차형 유전체 재료 부분(65), 및 비-단차형 유전체 재료 부분(165) 위에 접촉-레벨 유전체 층(70)이 침착될 수 있다. 접촉 레벨 유전체 층(70)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 접촉 레벨 유전체 층(70)의 두께는 100 nm 내지 600 nm의 범위일 수 있지만, 더 작은 및 더 큰 두께가 또한 이용될 수 있다.
다양한 비아 공동들이 접촉-레벨 유전체 층(70) 및 하부에 놓인 유전체 재료 부분들, 예컨대 단차형 유전체 재료 부분(65), 비-단차형 유전체 재료 부분(165), 제1 근위 유전체 재료 층들(760)의 상부 부분들을 통해 그리고 선택적으로 제1 절연 층들(32) 및 제1 전기 전도성 층들(46)(워드 라인들 및 선택 라인들로 기능함)의 제1 교번 스택을 통해 적용될 수 있다.
일부 접촉 비아 공동들이 제1 교번 스택(32, 46)을 통해 형성되는 경우, 절연 라이너들(81)은, 예를 들어, 실리콘 산화물 라이너 층과 같은 연속적인 절연 라이너 층을 컨포멀 침착하고 이방성으로 에칭함으로써, 제1 교번 스택(32, 46)의 물리적으로 노출된 측벽들 상에 형성될 수 있다. 적어도 하나의 전도성 재료가 다양한 접촉 비아 공동들 내에 침착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 금속성 배리어 층과 금속성 충전 재료의 조합을 포함할 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들은 접촉 레벨 유전체 층(70)의 최상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 접촉 비아 공동들을 충전하는 적어도 하나의 전도성 재료의 나머지 부분들은 다양한 접촉 비아 구조물들(88, 82, 84)을 구성한다.
접촉 비아 구조물들(88, 82, 84)은 각자의 드레인 영역(63)과 접촉하는 드레인 접촉 비아 구조물들(88), 교번 스택(32, 46)을 통해 수직으로 연장되는 선택적인 스택 관통 접촉 비아 구조물들(82), 및 단차형 유전체 재료 부분(65) 또는 비-단차형 유전체 재료 부분(165)을 통해 수직으로 연장되는 유전체 관통 접촉 비아 구조물들(84)을 포함할 수 있다. 스택 관통 접촉 비아 구조물들(82) 및 유전체 관통 접촉 비아 구조물들(84)은 제1 근위 유전체 재료 층들(760) 내에 매립된 제1 근위 금속 상호연결 구조물들(780) 중 각자의 것과 접촉할 수 있다.
도 9를 참조하면, 제1 원위 유전체 재료 층들(90)이 접촉 레벨 유전체 층(70) 위에 형성된다. 비트 라인들(92) 및 원위 금속 상호연결 구조물들(94)은 제1 원위 유전체 재료 층들(90)에 형성된다. 제1 금속 접합 패드들(98)은 제1 원위 유전체 재료 층들(90)의 최상부 층에 형성된다.
제1 절연 층들(32) 및 제1 전기 전도성 층들(46)의 제1 교번 스택을 통해 연장되는 메모리 스택 구조물들(55)은 본원에서 제1 메모리 스택 구조물들(55)로 지칭된다. 각각의 제1 메모리 스택 구조물(55)은 각자의 제1 수직 반도체 채널(60) 및 메모리 요소들의 각자의 제1 수직 스택(예컨대, 제1 전기 전도성 층들(46)의 레벨들에 위치된 전하 저장 층(54)의 부분들을 포함하는 메모리 필름(50))을 포함한다.
제1 3차원 메모리 어레이는 제1 비트 라인들(92)을 포함한다. 제1 비트 라인들(92)은 제1 수직 반도체 채널들(60)의 각자의 서브세트의 제1 단부에 전기적으로 연결된다. 예를 들어, 제1 비트 라인들(92) 각각은 드레인 접촉 비아 구조물들(88)의 각자의 서브세트의 최상부 표면들과 접촉할 수 있다. 제1 주변 회로(720)는 제1 비트 라인들(92)의 제1 서브세트에 전기적으로 연결된 제1 비트 라인 드라이버 출력 노드들을 갖는 제1 비트 라인 드라이버 회로(720B)를 포함한다. 일반적으로, 제1 절연 층들(32) 및 제1 전기 전도성 층들(46)의 제1 교번 스택 및 제1 교번 스택(32, 46)을 통해 수직으로 연장되는 제1 메모리 스택 구조물들(55), 제1 워드 라인 드라이버 회로(720W)를 포함하는 제1 주변 회로(720), 및 제1 금속 상호연결 구조물들(780, 92) 및 제1 금속 접합 패드들(98)을 매립하는 제1 유전체 재료 층들(760, 90)을 포함하는 제1 3차원 메모리 어레이를 포함하는 제1 반도체 다이(901)가 제공될 수 있다.
도 10을 참조하면, 금속 접합 패드들(98)의 패턴을 변경함으로써 제1 반도체 다이(901)로부터 유도될 수 있는 제2 반도체 다이(902)가 제공될 수 있다. 구체적으로, 제2 반도체 다이(902) 내의 제2 금속 접합 패드들(98)의 패턴은 제1 반도체 다이(901) 내의 제1 금속 접합 패드들(98)의 패턴의 미러 이미지 패턴일 수 있다.
제2 반도체 다이(902)는 제2 절연 층들(32) 및 제2 전기 전도성 층들(46)의 제2 교번 스택 및 제2 교번 스택(32, 46)을 통해 수직으로 연장되는 제2 메모리 스택 구조물들(55)을 포함하는 제2 3차원 메모리 어레이를 포함한다. 제2 반도체 다이(902)는 제2 워드 라인 드라이버 회로(720W), 제2 선택 라인 드라이버 회로(720S) 및 제2 비트 라인 드라이버 회로(720B)를 포함하는 제2 주변 회로(720), 및 제2 근위 금속 상호연결 구조물들(780) 및 제2 금속 접합 패드들(98)을 매립하는 제2 유전체 재료 층들(760, 90)을 포함한다.
본 개시내용의 양태에 따르면, 제2 워드 라인 드라이버 회로(720W)는, 후속적으로 제1 반도체 다이(901) 내의 제1 3차원 메모리 어레이 내의 제1 전기 전도성 층들(46)의 제2 서브세트(예를 들어, 워드 라인들)에 전기적으로 연결되고 제2 반도체 다이(902) 내의 제2 3차원 메모리 어레이 내의 제2 전기 전도성 층들(46)의 제2 서브세트에 전기적으로 연결되도록 구성되는 출력 노드들 및 제2 워드 라인 스위칭 트랜지스터들을 포함한다.
일 실시예에서, 제2 선택 라인 드라이버 회로(720S) 출력 노드들은 제2 3차원 메모리 어레이의 제2 전기 전도성 층들(46) 사이에서 소스-측 선택 라인들에 전기적으로 연결되는 제2 소스-측 선택 라인 드라이버 출력 노드들을 포함할 수 있다. 일 실시예에서, 제2 선택 라인 드라이버 회로(720S) 출력 노드들은 또한 제2 3차원 메모리 어레이의 제2 전기 전도성 층들(46) 사이에서 드레인-측 선택 라인들에 전기적으로 연결되는 제2 드레인-측 선택 라인 드라이버 출력 노드들을 포함할 수 있다.
일 실시예에서, 제2 비트 라인 드라이버 회로(720B)는 제1 반도체 다이(901)의 제1 3차원 메모리 어레이 내의 제1 비트 라인들의 제2 서브세트 및 제2 반도체 다이(902)의 제2 3차원 메모리 어레이 내의 제2 비트 라인들의 제2 서브세트에 전기적으로 연결되고 이를 구동하도록 구성된 제2 비트 라인 드라이버 출력 노드들을 갖는다. 이 실시예에서, 제1 및 제2 반도체 다이(901, 902)의 비트 라인들(92)은 서로 전기적으로 연결된다. 대안적인 실시예에서, 제2 비트 라인 드라이버 회로(720B)는 오직 제2 반도체 다이(902)의 제2 3차원 메모리 어레이 내의 제2 비트 라인들에만 전기적으로 연결되고 이를 구동하도록 구성된 제2 비트 라인 드라이버 출력 노드들을 가질 수 있다. 이 대안적인 실시예에서, 제1 및 제2 반도체 다이(901, 902)의 비트 라인들(92)은 서로 전기적으로 연결되지 않는다.
제2 반도체 다이(902)는 제1 반도체 다이(901)에 정렬될 수 있고, 후속적으로 서로 접합될 수 있다. 일반적으로, 복수의 제1 반도체 다이들(901)이 제1 웨이퍼 내에 제공될 수 있고, 복수의 제2 반도체 다이들(902)이 제2 웨이퍼 내에 제공될 수 있다. 복수의 제1 반도체 다이들(901)은 웨이퍼-대-웨이퍼 접합에 의해 복수의 제2 반도체 다이들(902)에 접합될 수 있다. 구체적으로, 제2 반도체 다이(902) 내의 제2 금속 접합 패드들(98)의 각각의 세트는 제2 반도체 다이(902)에 접합되는 제1 반도체 다이(901) 내의 제1 금속 접합 패드들(98)의 각자의 세트에 접합될 수 있다.
제1 주변 회로(720)는 제1 금속 접합 패드들(98) 및 제2 금속 접합 패드들(98)의 정합 쌍들의 제1 서브세트를 통해 제1 전기 전도성 층들(46)의 제1 서브세트에 전기적으로 연결되고 제2 전기 전도성 층들(46)의 제1 서브세트에 전기적으로 연결된 제1 워드 라인 드라이버 출력 노드들을 갖는 제1 워드 라인 드라이버 회로(720W)를 포함한다. 제2 주변 회로(720)는 제1 금속 접합 패드들(98) 및 제2 금속 접합 패드들(98)의 정합 쌍들의 제2 서브세트를 통해 제1 전기 전도성 층들(46)의 제2 서브세트에 전기적으로 연결되고 제2 전기 전도성 층들(46)의 제2 서브세트에 전기적으로 연결된 제2 워드 라인 드라이버 출력 노드들을 갖는 제2 워드 라인 드라이버 회로(720W)를 포함한다.
도 11을 참조하면, 제1 기판(712) 또는 제2 기판(712)이 박형화될 수 있다. 예를 들어, 제2 기판(712)의 후면은, 예를 들어, 그라인딩, 연마, 이방성 에칭 프로세스, 및/또는 등방성 에칭 프로세스에 의해 박형화될 수 있다. 일 실시예에서, 제2 기판(712)은, 측방향 격리된 기판 관통 비아 구조물들(734)의 표면들이 물리적으로 노출될 때까지 박형화될 수 있다. 기판 관통 연결 구조물들(730)은 박형화된 제2 기판(712)을 통해 수직으로 연장될 수 있다. 각각의 기판 관통 연결 구조물(730)은 측방향 격리된 기판 관통 비아 구조물(734) 및 기판 절연 스페이서(732)를 포함할 수 있다.
도 12를 참조하면, 제2 후면 유전체 재료 층(790)은 제2 기판(712)의 후면 상에 형성될 수 있고, 제2 후면 접합 패드들(798)은 제2 후면 유전체 재료 층(790)에 형성될 수 있다. 각각의 제2 후면 접합 패드들(798)은 측방향 격리된 기판 관통 비아 구조물(734) 중 각자의 것 상에 직접 형성될 수 있다. 핸들 기판(600)은 제2 반도체 다이(902)에 부착될 수 있다.
도 13을 참조하면, 제1 기판(712)의 후면은, 예를 들어, 그라인딩, 연마, 이방성 에칭 프로세스, 및/또는 등방성 에칭 프로세스에 의해 박형화될 수 있다. 예를 들어, 제1 기판(712)은, 측방향 격리된 기판 관통 비아 구조물들(734)의 표면들이 물리적으로 노출될 때까지 박형화될 수 있다. 기판 관통 연결 구조물들(730)은 박형화된 제1 기판(712)을 통해 수직으로 연장될 수 있다. 각각의 기판 관통 연결 구조물(730)은 측방향 격리된 기판 관통 비아 구조물(734) 및 기판 절연 스페이서(732)를 포함할 수 있다. 제1 후면 유전체 재료 층(790)은 제1 기판(712)의 후면 상에 형성될 수 있고, 제1 후면 접합 패드들(798)은 제1 후면 유전체 재료 층(790)에 형성될 수 있다. 각각의 제1 후면 접합 패드들(798)은 측방향 격리된 기판 관통 비아 구조물(734) 중 각자의 것 상에 직접 형성될 수 있다.
도 14, 도 15 및 도 16a를 참조하면, 핸들 기판(600)은 제2 기판(902)으로부터 분리될 수 있다.
일반적으로, 제1 반도체 다이(901)의 제1 금속 접합 패드들(98) 및/또는 제1 후면 접합 패드들(798)은 접합을 위해 이용될 수 있고, 제2 반도체 다이(902)의 제2 금속 접합 패드들(98) 또는 제2 후면 접합 패드들(798)은 접합을 위해 이용될 수 있다. 따라서, 제1 반도체 다이(901)의 제1 역-단차형 유전체 재료 부분(65)과 접촉하는 제1 교번 스택(32, 46)의 제1 단차형 표면들은 제2 반도체 다이(902)를 향해 또는 그로부터 멀어지게 배향될 수 있고, 제2 반도체 다이(902)의 제2 역-단차형 유전체 재료 부분(65)과 접촉하는 제2 교번 스택(32, 46)의 제2 단차형 표면들은 제1 반도체 다이(901)를 향해 또는 그로부터 멀어지게 배향될 수 있다.
도 16b를 참조하면, 제1 예시적인 구조물의 대안적인 구성은 접합된 반도체 다이(901, 902)의 각자의 비트 라인들(92)을 전기적으로 연결하지 않음으로써 도 16a의 구성으로부터 유도될 수 있다. 도 16b의 구성에서, 각각의 반도체 다이(901, 902)의 비트 라인들(92)은 동일한 각자의 반도체 다이(901, 902) 상의 비트 라인 드라이버 회로(720B)에 전기적으로 연결되고 그에 의해 구동된다.
도 16b에 도시된 바와 같이, 각각의 반도체 다이(901, 902) 내의 각자의 워드 라인들(46W)은 접촉 비아 구조물들(86) 및 접합 패드들(98)을 통해 서로 전기적으로 연결된다. 하부 파선 원 및 화살표로 도시된 바와 같이, 반도체 다이들(901, 902) 둘 모두의 워드 라인들(46W)의 하나의 세트(예를 들어, 드레인-측 선택 라인들(46D)에 더 가까운 워드 라인들)는 제1 반도체 다이(901) 내의 워드 라인 드라이버 회로(720W)에 전기적으로 연결된다. 상부 파선 원 및 화살표로 도시된 바와 같이, 반도체 다이들(901, 902) 둘 모두의 워드 라인들(46W)의 다른 세트(예를 들어, 소스-측 선택 라인들(46S)에 더 가까운 워드 라인들)는 제2 반도체 다이(902) 내의 워드 라인 드라이버 회로(720W)에 전기적으로 연결된다.
따라서, 2개의 반도체 다이(901, 902)의 "n"개의 유효 워드 라인들은 제1 반도체 다이(901)에 위치된 n/2개의 워드 라인 부분들(46W) 및 제2 반도체 다이(902)에 위치된 n/2개의 워드 라인 부분들(46W)로 분할된다. 그러나, 각자의 워드 라인들 부분들(예를 들어, 각각의 다이 내의 소스-측 선택 라인으로부터 카운팅하는 동일한 수를 갖는 워드 라인들(46W))은 서로 전기적으로 연결되고, 2개의 반도체 다이 중 하나 내의 워드 라인 드라이버 회로(720W)의 동일한 워드 라인 스위칭 트랜지스터에 의해 구동된다. 따라서, 각각의 반도체 다이의 각각의 워드 라인 드라이버 회로(720W)는 각자의 워드 라인들의 전기적 연결로 인해 n/2개의 워드 라인들을 효과적으로 구동한다. 이는, 동일한 반도체 다이 내의 워드 라인 드라이버 회로에 의해 별개로 구동되는 하나의 반도체 다이 내의 n개의 워드 라인들을 갖는 것과 비교하여, 워드 라인 드라이버 회로들(720W)의 총 면적을 절반으로 감소시킨다. 게다가, 이는 주변 영역(300)이 증가(예를 들어, 2배)될 수 있게 한다. 워드 라인 유효 길이는 2 배가 된다(즉, 각각의 유효 워드 라인은 접촉 비아 구조물(96)에 의해 함께 전기적으로 연결된 제1 반도체 다이(901) 내의 제1 부분(46W) 및 제1 반도체 다이(902) 내의 제2 부분(46W)을 갖는다). 이는 페이지 크기가 또한 2배가 되게 한다. 평면들의 수는 또한 (예를 들어, 절반만큼) 감소될 수 있다.
도 16a에 도시된 분할 선택 라인 드라이버 구성에서, 하나의 반도체 다이 내의 선택 라인들(46S, 46D)은 동일한 반도체 다이 내의 선택 라인 드라이버 회로(720S)에 전기적으로 연결될 수 있다. 따라서, 각각의 반도체 다이(901, 902) 내의 선택 라인들(예를 들어, 소스-측 선택 라인들(46S) 및 드레인-측 선택 라인들(46D))은 이들 각자의 반도체 다이의 선택 라인 드라이버 회로(720S)에 별개로 전기적으로 연결된다. 이 구성에서, 각각의 선택 라인 드라이버 회로(720S)는 동일한 반도체 다이 내의 제2 3차원 메모리 어레이의 선택 라인들에 전기적으로 연결되고 다른 반도체 다이 내의 3차원 메모리 어레이의 전기 전도성 층들 각각으로부터 전기적으로 격리되도록 구성되는 출력 노드들을 포함한다.
도 16b에 도시된 비-분할 선택 라인 드라이버 구성에서, 하나의 반도체 다이 내의 선택 라인들(46S, 46D)은 동일한 반도체 다이 또는 다른 반도체 다이 내의 선택 라인 드라이버 회로(720S)에 전기적으로 연결될 수 있다. 연결들은 디바이스의 속도를 최적화하도록 구성될 수 있다.
도 17을 참조하면, 제1 예시적인 구조물의 제1 대안적인 실시예가 예시되며, 여기서 접합된 조립체는 제1 반도체 다이(901), 제2 반도체 다이(902), 및 제3 반도체 다이를 포함한다. 주변 회로들(720)의 워드 라인 드라이버들은 접합 패드들(98, 798)의 정합 쌍들을 통해 반도체 다이들(901, 902, 903)의 접합 인터페이스들에 걸쳐 상호연결될 수 있다. 예를 들어, 제1 반도체 다이(901) 내의 제1 주변 회로(720)의 제1 워드 라인 드라이버들(720W)은 제1 반도체 다이(901) 내의 제1 워드 라인들의 제1 서브세트(이는 제1 전기 전도성 층들(46)의 제1 서브세트임), 제2 반도체 다이(902) 내의 제2 워드 라인들의 제1 서브세트(이는 제2 전기 전도성 층들(46)의 제1 서브세트임), 및 제3 반도체 다이(903) 내의 제3 워드 라인들의 제1 서브세트(이는 제3 전기 전도성 층들(46)의 제1 서브세트임)를 구동한다. 제2 반도체 다이(902) 내의 제2 주변 회로(720)의 제2 워드 라인 드라이버들(720W)은 제1 반도체 다이(901) 내의 제1 워드 라인들의 제2 서브세트(이는 제1 전기 전도성 층들(46)의 제1 서브세트임), 제2 반도체 다이(902) 내의 제2 워드 라인들의 제2 서브세트(이는 제2 전기 전도성 층들(46)의 제1 서브세트임), 및 제3 반도체 다이(903) 내의 제3 워드 라인들의 제2 서브세트(이는 제3 전기 전도성 층들(46)의 제1 서브세트임)를 구동한다. 제3 반도체 다이(903) 내의 제3 주변 회로(720)의 제3 워드 라인 드라이버들(720W)은 제1 반도체 다이(901) 내의 제1 워드 라인들의 제3 서브세트(이는 제1 전기 전도성 층들(46)의 제1 서브세트임), 제2 반도체 다이(902) 내의 제2 워드 라인들의 제3 서브세트(이는 제2 전기 전도성 층들(46)의 제1 서브세트임), 및 제3 반도체 다이(903) 내의 제3 워드 라인들의 제3 서브세트(이는 제3 전기 전도성 층들(46)의 제1 서브세트임)를 구동한다. 일반적으로, 워드 라인 드라이버 회로(720W)의 출력 노드는 제1 반도체 다이(901) 내의 제1 워드 라인, 제2 반도체 다이(902) 내의 제2 워드 라인, 및 제3 반도체 다이(903) 내의 제3 워드 라인에 연결될 수 있다. 따라서, 워드 라인 드라이버 회로에 대한 총 풋프린트는 다수의 반도체 다이들(901, 902, 903)에 걸친 워드 라인 드라이버 출력 노드들의 공유를 통해 감소될 수 있다.
일 실시예에서, 반도체 다이(901, 902, 또는 903)의 각각의 주변 회로(720)는, 동일한 반도체 다이(901, 902 또는 903) 내의 선택-레벨 전기 전도성 층들(이는 전기 전도성 층들(46)의 서브세트임)에 전기적으로 연결되고 분할 선택 라인 드라이버 구성에서 상이한 반도체 다이들 내의 모든 선택 레벨 전기 전도성 층들로부터 전기적으로 격리되는 선택 라인 드라이버 출력 노드들의 각자의 세트를 갖는 선택 라인 드라이버들(720S)을 포함할 수 있다. 대안적으로, 전술된 비-분할 선택 라인 드라이버 구성이 대신 사용될 수 있으며, 여기서 선택 라인 드라이버들(720S)은, 동일한 반도체 다이 내의 그리고 다른 반도체 다이들(901, 902, 또는 903) 내의 선택 레벨 전기 전도성 층들(이는 전기 전도성 층들(46)의 서브세트임)에 전기적으로 연결되는 선택 라인 드라이버 출력 노드들의 각자의 세트를 갖는다. 선택 라인 드라이버 출력 노드의 각각의 세트는 소스-측 선택 라인들에 전기적으로 연결되는 소스-측 선택 라인 드라이버 출력 노드들, 및 드레인-측 선택 라인들에 전기적으로 연결되는 드레인-측 선택 라인 드라이버 출력 노드들을 포함할 수 있다.
반도체 다이(901, 902, 또는 903)의 각각의 주변 회로(720)는, 제1 반도체 다이(901)의 제1 3차원 메모리 어레이 내의 비트 라인들(92)의 각자의 서브세트, 제2 반도체 다이(902)의 제2 3차원 메모리 어레이 내의 비트 라인들의 각자의 서브세트, 및 제3 반도체 다이(903)의 제3 3차원 메모리 어레이 내의 비트 라인들의 각자의 서브세트에 전기적으로 연결되고 이를 구동하도록 구성된 비트 라인 드라이버 출력 노드들의 각자의 세트를 갖는 각자의 비트 라인 드라이버 회로(720B)를 포함할 수 있다. 이 경우, 각각의 비트 라인 드라이버 출력 노드는 제1 반도체 다이(901) 내의 비트 라인, 제2 반도체 다이(902) 내의 비트 라인, 및 제3 반도체 다이(903) 내의 비트 라인에 연결될 수 있다. 따라서, 비트 라인 드라이버 회로(720B)에 대한 총 풋프린트는 다수의 반도체 다이들(901, 902, 903)에 걸친 비트 라인 드라이버 출력 노드들의 공유를 통해 감소될 수 있다. 대안적으로, 각각의 비트 라인 드라이버 회로(720B)는 오직 각자의 비트 라인 드라이버 회로(720B)와 동일한 반도체 다이에 위치된 비트 라인들(92)에만 전기적으로 연결될 수 있다.
도 18을 참조하면, 제1 예시적인 구조물의 제2 대안적인 실시예가 예시되며, 이는 도 14 내지 도 16의 제1 예시적인 구조물 또는 도 17의 제1 예시적인 구조물의 제1 대안적인 실시예를 4개 이상의 반도체 다이들(901, 902, 903, 904)을 접합시키기 위해 수정함으로써 유도될 수 있다. 각각의 주변 회로(720)의 워드 라인 드라이버들(720W) 및/또는 각각의 주변 회로(720)의 비트 라인 드라이버들(720B)은 4개 이상의 반도체 다이들(901, 902, 903, 904) 사이에서 공유될 수 있다. 일반적으로, 각자의 3차원 메모리 어레이 및 각자의 주변 회로(720)를 포함하는 N개의 반도체 다이들이 수직으로 적층되고 서로 접합되면, N개의 반도체 다이의 각각의 각자의 것 내의 각각의 워드 라인 드라이버 회로(720W)는 제1 반도체 다이(901) 내의 제1 워드 라인들의 총 수의 1/N배, 제2 반도체 다이(902) 내의 제2 워드 라인들의 총 수의 1/N배 등등 내지 N번째 반도체 다이 내의 N번째 워드 라인들의 총 수의 최대 1/N배를 구동할 수 있다. 대안적으로 또는 추가적으로, 각자의 3차원 메모리 어레이 및 각자의 주변 회로(720)를 포함하는 N개의 반도체 다이들이 수직으로 적층되고 서로 접합되면, N개의 반도체 다이의 각각의 각자의 것 내의 각각의 비트 라인 드라이버 회로(720B)는 제1 반도체 다이(901) 내의 제1 비트 라인들의 총 수의 1/N배, 제2 반도체 다이(902) 내의 제2 비트 라인들의 총 수의 1/N배 등등 내지 N번째 반도체 다이 내의 N번째 비트 라인들의 총 수의 최대 1/N배 구동될 수 있다.
도 19 및 도 20을 참조하면, 제1 예시적인 구조물의 제3 대안적인 구성은, 반도체 다이들(901, 902)의 접합된 쌍 사이의 비트 라인들(92)이 접합 인터페이스에 걸쳐 서로 직접 접합되도록, 전술된 제1 예시적인 구조물의 임의의 구성으로부터 유도될 수 있다. 따라서, 제1 반도체 다이(901) 내의 비트 라인(92)은 제2 반도체 다이(902) 내의 비트 라인(92)에 접합될 수 있다. 일 실시예에서, 제1 반도체 다이(901) 내의 각각의 비트 라인(92)은 제2 반도체 다이(902) 내의 각자의 비트 라인(92)에 접합될 수 있다. 따라서, 이러한 대안적인 실시예에서, 각자의 비트 라인들 사이의 여분의 접합 패드들은 생략된다.
도 21 및 도 22a를 참조하면, 제1 예시적인 구조물의 제4 대안적인 구성은 하나 이상의 주변 회로들(720)의 형성을 생략함으로써 제1 예시적인 구조물의 제3 대안적인 구성으로부터 유도될 수 있다. 이 경우, 접합된 반도체 다이들 중 하나 이상은 주변 회로(720)를 포함하지 않는 메모리 다이(800)를 포함할 수 있다. 선택적으로, 하나 이상의 기판 반도체 층(712)이 생략되거나 제거될 수 있다. 나머지 주변 회로들(720)에 걸친 구동 부하의 할당은 하나 이상의 주변 회로들(720)의 생략을 수용하도록 조정될 수 있다. 예를 들어, 접합된 조립체가 N개의 반도체 다이들(901, 800)을 포함하면, 그리고 접합된 조립체 내에 M개의 주변 회로들(720)(여기서, M은 N 미만임)이 존재하면, 주변 회로(720) 내의 각각의 워드 라인 드라이버 회로(720W) 는 각각의 반도체 다이 내의 워드 라인들의 총 수의 1/M배를 동시에 구동하도록 구성될 수 있다. N개의 반도체 다이들로부터의 N개의 워드 라인들은 워드 라인 드라이버 회로(720W)의 동일한 워드 라인 드라이버 출력 노드에 연결될 수 있다. 대안적으로 또는 추가적으로, 주변 회로(720) 내의 각각의 비트 라인 드라이버 회로(720B)는 각각의 반도체 다이 내의 비트 라인들의 총 수(92)의 1/M배를 동시에 구동하도록 구성될 수 있다. N개의 반도체 다이들로부터의 N개의 비트 라인들은 비트 라인 드라이버 회로(720B)의 동일한 비트 라인 드라이버 출력 노드에 연결될 수 있다. 이러한 구성에서, 각각의 반도체 다이(800, 901) 내의 선택 라인들(예를 들어, 소스-측 선택 라인들(46S) 또는 ("SGS") 및 드레인-측 선택 라인들(46D)("SDG"))은 별개로 선택 라인 드라이버 회로(720S)에 전기적으로 연결된다.
도 21 및 도 22a의 구성에서, 반도체 다이(800, 901) 둘 모두의 비트 라인들(92)은 중간 접합 패드들(98)을 사용하지 않고 서로 직접 접합된다. 반도체 다이(901)의 비트 라인들(92)은 동일한 반도체 다이(901)의 비트 라인 드라이버 회로(720B)에 전기적으로 연결된다. 메모리 다이(800)의 비트 라인들(92)은 반도체 다이(901)의 각자의 접합된 비트 라인들(92)을 통해 반도체 다이(901)의 비트 라인 드라이버 회로(720B)에 전기적으로 연결된다.
도 22b를 참조하면, 제1 예시적인 구조물의 제5 대안적인 구성은 접합된 반도체 다이(800, 901)의 비트 라인들(92) 사이에 접합 패드들(98)을 부가함으로써 제1 예시적인 구조물의 제4 대안적인 구성으로부터 유도될 수 있다. 도 22b의 구성에서, 각각의 각자의 반도체 다이(800, 901)의 접합 패드들(98)은 서로 접합되어, 반도체 다이(800, 901) 둘 모두의 각자의 비트 라인들(92)을 서로 그리고 반도체 다이(901)의 비트 라인 드라이버 회로(720B)에 연결한다.
도 22b에 도시된 바와 같이, 각각의 반도체 다이(800, 901) 내의 각자의 워드 라인들(46W)은 접촉 비아 구조물들(86) 및 접합 패드들(98)을 통해 서로 전기적으로 연결되고 동일한 워드 라인 드라이버 회로(720W)에 공통으로 연결된다. 대조적으로, 각각의 반도체 다이(800, 901) 내의 선택 라인들(예를 들어, 소스-측 선택 라인들(46S) 또는 ("SGS") 및 드레인-측 선택 라인들(46D)("SDG"))은 별개로 선택 라인 드라이버 회로(720S)에 전기적으로 연결된다.
따라서, 2개의 반도체 다이(800, 901)의 "n"개의 유효 워드 라인들은 메모리 다이(800)에 위치된 n/2개의 워드 라인 부분들(46W) 및 제1 반도체 다이(901)에 위치된 n/2개의 워드 라인 부분들(46W)로 분할된다. 그러나, 각자의 워드 라인들, 예를 들어, 각각의 다이 내의 소스-측 선택 라인으로부터 카운팅하는 동일한 수를 갖는 워드 라인들(46W)은 서로 전기적으로 연결되고, 워드 라인 드라이버 회로(720W)의 동일한 워드 라인 스위칭 트랜지스터(722)의 출력 노드(724)(예를 들어, 소스 또는 드레인 전극)에 의해 구동된다. 따라서, 워드 라인 드라이버 회로는 각자의 워드 라인들의 전기적 연결로 인해 n/2개의 워드 라인들을 효과적으로 구동한다. 이는, 동일한 반도체 다이 내의 워드 라인 드라이버 회로에 의해 별개로 구동되는 하나의 반도체 다이 내의 n개의 워드 라인들을 갖는 것과 비교하여, 워드 라인 드라이버 회로(720W)의 총 면적을 절반으로 감소시킨다.
도 1 내지 도 22b의 실시예들은 2개 이상의 반도체 다이의 접합된 조립체들을 예시하지만, 도 23a 및 도 23b에 도시된 제1 예시적인 구조물의 제6 대안적인 구성 둘 모두는 제1 주변 회로(720) 및 동일한 반도체 다이(1000)에 위치된 제1 3차원 메모리 어레이(102) 및 제2 3차원 메모리 어레이(104) 둘 모두를 포함한다.
반도체 다이(1000)는 도 9의 제1 예시적인 구조물의 원위 유전체 재료 층들(90)의 최상부 표면 상에 직접 제2 3차원 메모리 어레이를 침착함으로써 도 9의 제1 반도체 다이(901)로부터 유도될 수 있다. 즉, 도 10의 제2 반도체 다이(902)에 제공된 제2 3차원 메모리 어레이(104)는 제2 반도체 다이(902)를 제1 반도체 다이(901)에 접합하는 대신에, 원위 유전체 재료 층들(90)의 최상부 표면 상에 직접 층별로 침착된다.
일반적으로, 주변 회로(720)는 반도체 기판(712)의 최상부 표면 상에 금속 상호연결 구조물들(780)을 매립하는 유전체 재료 층들(760) 및 전계 효과 트랜지스터들(722)을 포함한다. 제1 3차원 메모리 어레이(102)는 주변 회로(720) 위에 층별로 형성될 수 있다. 제1 3차원 메모리 어레이(102)는 제1 워드 라인들 및 제1 선택 라인들의 제1 전기 전도성 층들(46) 및 제1 절연 층들(32)의 제1 교번 스택을 포함하고, 제1 교번 스택(32, 46)을 통해 수직으로 연장되는 제1 메모리 스택 구조물들(55)은 주변 회로(720) 위의 재료 부분들의 침착 및 패턴화에 의해 형성될 수 있다. 제2 3차원 메모리 어레이(104)는 제1 3차원 메모리 어레이(102) 위에 층별로 형성된다. 제2 3차원 메모리 어레이(104)는 제2 워드 라인들 및 제2 선택 라인들의 제2 전기 전도성 층들(46) 및 제2 절연 층들(32)의 제2 교번 스택을 포함하고, 제2 교번 스택(32, 46)을 통해 수직으로 연장되는 제2 메모리 스택 구조물들(55)이 형성될 수 있다. 주변 회로(720)의 워드 라인 드라이버 출력 노드들(724)은 제1 전기 전도성 층들(46)의 제1 워드 라인들에 그리고 제2 전기 전도성 층들(46)의 제2 워드 라인들에 전기적으로 연결된다.
일 실시예에서, 제1 역-단차형 유전체 재료 부분(65A)은, 제1 역-단차형 유전체 재료 부분(65A)이 제1 절연 층들(32) 및 제1 전기 전도성 층들(46)의 제1 교번 스택의 제1 단차형 표면들과 접촉하도록 형성될 수 있다. 제1 접촉 비아 구조물들(예컨대, 유전체 관통 접촉 비아 구조물들(84))은 제1 교번 스택(32, 46) 내의 제1 전기 전도성 층들(46) 중 각자의 것 상에서 직접 제1 역-단차형 유전체 재료 부분(65A)을 통해 수직으로 연장될 수 있다. 제2 역-단차형 유전체 재료 부분(65B)은, 제2 역-단차형 유전체 재료 부분(65B)이 제2 절연 층(32) 및 제2 전기 전도성 층들(46)의 제2 교번 스택의 제2 단차형 표면들과 접촉하도록 형성될 수 있다. 제2 접촉 비아 구조물들(예컨대, 유전체 관통 접촉 비아 구조물들(84))은 제2 전기 전도성 층들(46) 중 각자의 것 상에서 직접 제2 역-단차형 유전체 재료 부분(65B)을 통해 형성될 수 있다.
도 1 내지 도 23b를 참조하면, 그리고 본 개시내용의 제1 실시예에 따르면, 반도체 구조물은 금속 상호연결 구조물들(780)을 매립하는 유전체 재료 층들(760) 및 전계 효과 트랜지스터들(722)을 포함하는 제1 주변 회로(720)를 포함한다. 도 16a, 도 16b, 도 20, 도 22a, 도 22b 및 도 23b에 도시된 바와 같이, 제1 3차원 메모리 어레이(102)는 제1 주변 회로(720) 위에 놓이고 제1 워드 라인들(46W) 및 제1 선택 라인들(46S, 46D)을 포함하는 제1 전기 전도성 층들(46) 및 제1 절연 층들(32)의 제1 교번 스택, 및 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들(55)을 포함한다. 제2 3차원 메모리 어레이(104)는 제1 3차원 메모리 어레이(102) 위에 놓이고 제2 워드 라인들(46W) 및 제2 선택 라인들(46S, 46D)을 포함하는 제2 전기 전도성 층들(46) 및 제2 절연 층들(32)의 제2 교번 스택, 및 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들(55)을 포함한다. 제1 주변 회로(720)는 제1 워드 라인들(46W) 중 적어도 일부 및 제2 워드 라인들(46W) 중 적어도 일부에 전기적으로 연결된 제1 워드 라인 드라이버 출력 노드들(724)을 갖는 제1 워드 라인 드라이버 회로(720W)를 포함하고, 각각의 제1 워드 라인은 각자의 제2 워드 라인에 전기적으로 연결된다.
일 실시예에서, 제1 워드 라인 드라이버 출력 노드들의 서브세트 내의 각각의 제1 워드 라인 드라이버 출력 노드(724)는 각자의 워드 라인 스위칭 트랜지스터(722)에 전기적으로 연결되고, 각자의 제1 워드 라인(46W)에 전기적으로 연결되고, 각자의 제2 워드 라인(46W)에 전기적으로 연결된다.
일 실시예에서, 제1 주변 회로(720)는, 제1 어레이(102) 내의 제1 선택 라인들(46S, 46D)에 전기적으로 연결되고 제2 어레이(104) 내의 제2 전기 전도성 층들(46) 중 임의의 것에 전기적으로 연결되지 않는 제1 선택 라인 드라이버 출력 노드들, 및 제2 어레이(104) 내의 제2 선택 라인들(46S, 46D)에 전기적으로 연결되고 제1 어레이(102) 내의 제1 전기 전도성 층들(46) 중 임의의 것에 전기적으로 연결되지 않는 제2 선택 라인 드라이버 출력 노드들을 포함하는 제1 선택 라인 드라이버 회로(720S)를 더 포함한다. 제1 선택 라인 드라이버 출력 노드들은 제1 어레이(102) 내의 제1 선택 라인들의 소스-측 선택 라인들(46S)에 전기적으로 연결된 소스-측 선택 라인 드라이버 출력 노드들, 및 제1 선택 라인들의 드레인-측 선택 라인들(46D)에 전기적으로 연결된 드레인-측 선택 라인 드라이버 출력 노드들을 포함한다.
일 실시예에서, 제1 메모리 스택 구조물들(55) 각각은 각자의 제1 수직 반도체 채널(60) 및 제2 메모리 필름(50) 내의 메모리 요소들의 각자의 제1 수직 스택을 포함하고, 제2 메모리 스택 구조물들(55) 각각은 각자의 제2 수직 반도체 채널(60) 및 제2 메모리 필름(50) 내의 메모리 요소들의 각자의 제2 수직 스택을 포함한다. 제1 3차원 메모리 어레이(102)는 제1 수직 반도체 채널들(60)의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들(92)을 더 포함하고, 제2 3차원 메모리 어레이(104)는 제2 수직 반도체 채널들(60)의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제2 비트 라인들(92)을 더 포함한다. 제1 주변 회로(720)는 제1 비트 라인들(92)의 각자의 비트 라인 및 제2 비트 라인들(92)의 각자의 비트 라인에 전기적으로 연결된 제1 비트 라인 드라이버 출력 노드들을 갖는 제1 비트 라인 드라이버 회로(720B)를 더 포함한다.
일 실시예에서, 제1 주변 회로(720) 및 제1 3차원 메모리 어레이(102)는 제1 반도체 다이(901)에 위치되고, 제2 3차원 메모리 어레이(104)는 제1 반도체 다이(901)에 접합되는 제2 반도체 다이(800, 902)에 위치된다. 제1 반도체 다이(901)는 제1 금속 상호연결 구조물들(780) 및 제1 금속 접합 패드들(98)을 매립하는 제1 유전체 재료 층들(760)을 더 포함하고, 제2 반도체 다이(800, 902)는 각자의 제1 금속 접합 패드들(98)에 접합되는 제2 금속 접합 패드들(98) 및 제2 금속 상호연결 구조물들(760)을 매립하는 제2 유전체 재료 층들(780)을 더 포함한다.
도 21 내지 도 22b에 도시된 구성에서, 제1 워드 라인 드라이버 회로(720W)의 제1 워드 라인 드라이버 출력 노드들(724)은, 제1 금속 접합 패드들(98) 및 제2 금속 접합 패드들(98)의 정합 쌍들의 서브세트를 통해 제1 반도체 다이(901)의 제1 워드 라인들(46W) 전부 및 제2 반도체 다이(800, 902)의 제2 워드 라인들(46) 전부에 전기적으로 연결된다.
반대로, 도 14 내지 도 20에 도시된 구성에서, 제2 반도체 다이(902)는 제2 워드 라인 드라이버 출력 노드들(724)을 갖는 제2 워드 라인 드라이버 회로(720W)를 포함하는 제2 주변 회로(720)를 더 포함한다. 제1 워드 라인 드라이버 회로의 제1 워드 라인 드라이버 출력 노드들은, 제1 금속 접합 패드들 및 제2 금속 접합 패드들(98)의 정합 쌍들의 제1 서브세트를 통해 제1 반도체 다이(901) 내의 제1 워드 라인들(46W)의 제1 서브세트 및 제2 반도체 다이(902) 내의 제2 워드 라인들(46W)의 제1 서브세트에 전기적으로 연결된다. 제2 워드 라인 드라이버 회로(720W)의 제2 워드 라인 드라이버 출력 노드들(724)은, 제1 금속 접합 패드들 및 제2 금속 접합 패드들(98)의 정합 쌍들의 제2 서브세트를 통해 제2 반도체 다이(902) 내의 제2 워드 라인들(46W)의 제2 서브세트 및 제1 워드 라인들(46W)의 제2 서브세트에 전기적으로 연결된다.
도 14 내지 도 20에 도시된 구성에서, 제1 주변 회로(720)는, 제1 반도체 다이(901) 내의 제1 선택 라인들(46S, 46D)에 전기적으로 연결되고 제2 반도체 다이(902) 내의 제2 전기 전도성 층들(46) 중 임의의 것에 전기적으로 연결되지 않는 제1 선택 라인 드라이버 출력 노드들을 포함하는 제1 선택 라인 드라이버 회로(720S)를 더 포함한다. 제2 주변 회로(720)는, 제2 반도체 다이(902) 내의 제2 선택 라인들(46S, 46D)에 전기적으로 연결되고 제1 반도체 다이(901) 내의 제1 전기 전도성 층들(46) 중 임의의 것에 전기적으로 연결되지 않는 제2 선택 라인 드라이버 출력 노드들을 포함하는 제2 선택 라인 드라이버 회로(720S)를 더 포함한다.
일 실시예에서, 제1 3차원 메모리 어레이(102)는 제1 수직 반도체 채널들(60)의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들(92)을 포함하고, 제2 3차원 메모리 어레이(104)는 제2 수직 반도체 채널들(60)의 각자의 서브세트의 제1 단부에 전기적으로 연결되고 각자의 제1 비트 라인들에 전기적으로 연결된 제2 비트 라인들(92)을 포함한다. 제1 주변 회로는 제1 비트 라인들의 제1 서브세트 및 제2 비트 라인들의 제1 서브세트에 전기적으로 연결된 제1 비트 라인 드라이버 출력 노드들을 갖는 제1 비트 라인 드라이버 회로(720B)를 더 포함하고, 제2 주변 회로는 제1 비트 라인들의 제2 서브세트 및 제2 비트 라인들의 제2 서브세트에 전기적으로 연결된 제2 비트 라인 드라이버 출력 노드들을 갖는 제2 비트 라인 드라이버 회로(720B)를 더 포함한다. 도 20 및 도 22a에 도시된 실시예에서, 제2 비트 라인들의 각각의 비트 라인은 금속-대-금속 접합에 의해 제1 비트 라인들의 각자의 비트 라인에 접합된다.
도 18의 실시예에서, 구조물은, 제3 워드 라인들 및 제3 선택 라인들을 포함하는 제3 전기 전도성 층들 및 제3 절연 층들의 제3 교번 스택 및 제3 교번 스택을 통해 수직으로 연장되는 제3 메모리 스택 구조물들을 포함하는 제3 3차원 메모리 어레이, 제3 워드 라인 드라이버 회로를 포함하는 제3 주변 회로, 및 제3 금속 상호연결 구조물들 및 제3 금속 접합 패드들을 매립하는 제3 유전체 재료 층들을 포함하는 제3 반도체 다이(903)를 더 포함한다. 제1 워드 라인 드라이버 출력 노드들(724)은 제3 워드 라인들 중 적어도 일부에 전기적으로 연결된다.
도 24를 참조하면, 본 개시내용의 제2 실시예에 따른 제1 반도체 다이(801)는 기판 반도체 층(712), 제1 주변 회로(720), 및 제1 근위 금속 상호연결 구조물들(780)을 매립하는 제1 근위 유전체 재료 층들(760)을 포함하는 제1 기판의 조합 대신에 제1 핸들 기판(610)을 이용함으로써 도 9를 참조하여 설명된 제1 반도체 다이(901)로부터 유도될 수 있다. 이 경우, 스택 관통 접촉 비아 구조물들(82) 및 유전체 관통 접촉 비아 구조물들(84)은 생략될 수 있다. 제1 반도체 다이(801)는 메모리 다이일 수 있다.
일반적으로, 제1 3차원 메모리 어레이(102)를 포함하는 제1 반도체 다이(801)가 제공된다. 제1 3차원 메모리 어레이(102)는 워드 라인들 및 선택 라인들을 포함하는 제1 전기 전도성 층들(46) 및 제1 절연 층들(32)의 제1 교번 스택, 및 제1 교번 스택(32, 46)을 통해 수직으로 연장되는 제1 메모리 스택 구조물들(55)을 포함한다. 제1 메모리 스택 구조물들(55) 각각은 각자의 제1 수직 반도체 채널(60) 및 메모리 필름(50) 내의 메모리 요소들의 각자의 제1 수직 스택을 포함한다. 제1 3차원 메모리 어레이(102)는 제1 수직 반도체 채널들(60)의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들(92)을 포함할 수 있다.
도 25를 참조하면, 로직 다이(700)가 제공될 수 있으며, 로직 다이(700)는 기판 관통 연결 구조물들(730)에 대한 설계 레이아웃들을 수정함으로써 그리고 근위 유전체 재료 층들(760)의 최상위 층 내에 금속 접합 패드들(778)을 형성함으로써 도 1에 예시된 제1 반도체 다이(901)로부터 유도될 수 있다. 기판 관통 연결 구조물들(730)의 패턴 및 금속 접합 패드들(778)의 패턴은 후속 프로세싱 단계들에서 다른 반도체 다이들(예컨대, 제1 반도체 다이(801))과의 접합을 용이하게 하도록 선택될 수 있다.
주변 회로(720)는 상보적 금속 산화물 반도체(CMOS) 트랜지스터들(722)을 포함할 수 있다. 주변 회로(720)는 근위 유전체 재료 층들(760) 내에 매립된 근위 금속 상호연결 구조물들(780)을 포함할 수 있다. 본 개시내용의 일 양태에 따르면, 주변 회로(720)는, 도 23의 제1 3차원 메모리 어레이(102) 내의 제1 전기 전도성 층들(즉, 제1 워드 라인들)의 제1 서브세트에 후속적으로 전기적으로 연결되고, 아래에서 설명될 제2 3차원 메모리 어레이(104) 내의 제2 전기 전도성 층들(즉, 제2 워드 라인들)의 제1 서브세트에 후속적으로 전기적으로 연결되도록 구성되는 워드 라인 드라이버 출력 노드들(724)을 포함하는 제1 워드 라인 드라이버 회로(720W)를 포함한다.
일 실시예에서, 주변 회로(720)는, 제1 3차원 메모리 어레이의 제1 전기 전도성 층들(즉, 제1 선택 라인들)의 서브세트에 전기적으로 연결되고 제2 3차원 메모리 어레이의 제2 전기 전도성 층들 각각으로부터 전기적으로 격리되도록 구성되는 선택 라인 드라이버 출력 노드들을 포함하는 제1 선택 라인 드라이버 회로(720S)를 포함할 수 있다.
일 실시예에서, 제1 선택 라인 드라이버 출력 노드들은, 제1 3차원 메모리 어레이(102)의 제1 전기 전도성 층들의 소스-측 선택 라인들에 전기적으로 연결되도록 구성되는 제1 소스-측 선택 라인 드라이버 출력 노드들을 포함할 수 있다. 일 실시예에서, 제1 선택 라인 드라이버 출력 노드들은, 제1 3차원 메모리 어레이(102)의 제1 전기 전도성 층들의 드레인-측 선택 라인들에 전기적으로 연결되도록 구성되는 제1 드레인-측 선택 라인 드라이버 출력 노드들을 포함할 수 있다.
일 실시예에서, 주변 회로(720)는, 제1 3차원 메모리 어레이(102) 내의 제1 비트 라인들(92)의 제1 서브세트에 전기적으로 연결되고 이를 구동하도록 구성된 제1 비트 라인 드라이버 출력 노드들을 갖는 제1 비트 라인 드라이버 회로(720B), 및 제2 3차원 메모리 어레이(104) 내의 제2 비트 라인들(92)의 제1 서브세트에 전기적으로 연결되고 이를 구동하도록 구성된 제2 비트 라인 드라이버 출력 노드들을 갖는 제2 비트 라인 드라이버 회로를 포함할 수 있다.
제2 핸들 기판(620)은 로직 다이(700)의 전면에 부착될 수 있다.
도 26을 참조하면, 로직 다이(700)의 기판 반도체 층(712)은 박형화될 수 있다. 예를 들어, 로직 다이(700)의 기판 반도체 층(712)의 후면은, 예를 들어, 그라인딩, 연마, 이방성 에칭 프로세스, 및/또는 등방성 에칭 프로세스에 의해 박형화될 수 있다. 일 실시예에서, 로직 다이(700)의 기판 반도체 층(712)의 후면은, 측방향 격리된 기판 관통 비아 구조물들(734)의 표면들이 물리적으로 노출될 때까지 박형화될 수 있다. 기판 관통 연결 구조물들(730)은 로직 다이(700)의 박형화된 기판 반도체 층(712)을 통해 수직으로 연장될 수 있다. 각각의 기판 관통 연결 구조물(730)은 측방향 격리된 기판 관통 비아 구조물(734) 및 기판 절연 스페이서(732)를 포함할 수 있다. 후면 유전체 재료 층(790)은 로직 다이(700)의 기판 반도체 층(712)의 후면 상에 형성될 수 있고, 후면 접합 패드들(798)은 후면 유전체 재료 층(790)에 형성될 수 있다. 각각의 후면 접합 패드들(798)은 측방향 격리된 기판 관통 비아 구조물(734) 중 각자의 것 상에 직접 형성될 수 있다.
후속적으로, 로직 다이(700)는, 예를 들어 제1 반도체 다이(801)의 제1 금속 접합 패드들(98)을 로직 다이(700)의 후면 접합 패드들(798)에 접합함으로써 제1 반도체 다이(801)에 접합될 수 있다.
도 27a를 참조하면, 제2 핸들 기판(620)은 로직 다이(700)로부터 분리될 수 있다. 금속 접합 패드들(98)의 패턴을 수정하여 도 23에 예시된 제1 반도체 다이(801)와 동일한 방식으로 제조될 수 있는 제2 반도체 다이(802)가 제공될 수 있다. 구체적으로, 제2 반도체 다이(802) 내의 제2 금속 접합 패드들(98)의 패턴은 로직 다이의 금속 접합 패드들(778)의 패턴의 미러 이미지 패턴일 수 있다.
제2 반도체 다이(802)는 로직 다이(700)에 접합될 수 있고, 이로써 제1 반도체 다이(801), 제2 반도체 다이(802), 및 로직 다이(700)(이는 제3 반도체 다이임)의 접합된 조립체를 형성할 수 있다. 일반적으로, 웨이퍼-대-웨이퍼 접합이 이용될 수 있다. 예를 들어, 복수의 제1 반도체 다이들(801)을 포함하는 웨이퍼는 복수의 로직 다이들(700)을 포함하는 웨이퍼에 접합될 수 있다. 후속적으로, 복수의 제2 반도체 다이들(802)을 포함하는 웨이퍼는 복수의 로직 다이들(700)을 포함하는 웨이퍼에 접합될 수 있다.
제1 핸들 기판(610) 및 로직 다이(700)와 접합하는 프로세싱 단계까지 제2 반도체 다이(802)에 기계적 지지를 제공하기 위해 이용될 수 있는 임의의 핸들 기판(예시되지 않음)은 후속적으로 제거될 수 있다.
도 27b를 참조하면, 접촉 비아 구조물들(82)은 워드 라인 드라이버 회로(720W)를 통해 연장될 수 있다. 접촉 비아 구조물들(82)은 워드 라인 드라이버 노드들을 로직 다이(700)의 각자의 접합 패드들(778, 798)에 전기적으로 연결한다.
도 24 내지 도 27b 및 본 개시내용의 제2 실시예를 참조하면, 접합된 조립체는, 제1 워드 라인들(46W) 및 제1 선택 라인들(46S, 46D)을 포함하는 제1 전기 전도성 층들(46) 및 제1 절연 층들(32)의 제1 교번 스택, 및 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들(55)을 포함하는 제1 3차원 메모리 어레이(102)를 포함하는 제1 반도체 다이(801), 제2 워드 라인들(46W) 및 제2 선택 라인들(46S, 46D)을 포함하는 제2 전기 전도성 층들(46) 및 제2 절연 층들(32)의 제2 교번 스택, 및 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들(55)을 포함하는 제2 3차원 메모리 어레이(104)를 포함하는 제2 반도체 다이(802), 및 제1 워드 라인들(46W)에 전기적으로 연결되고 제2 워드 라인들(46W)에 전기적으로 연결된 워드 라인 드라이버 출력 노드들(724)을 포함하는 워드 라인 드라이버 회로(720W)를 포함하는 주변 회로(720)를 포함하는 제3 반도체 다이(700)를 포함한다. 제1 워드 라인들 각각은 제2 워드 라인들의 각자의 워드 라인에 전기적으로 연결된다.
일 실시예에서, 워드 라인 드라이버 회로(720W)의 각각의 워드 라인 스위칭 트랜지스터(722)는 각자의 워드 라인 드라이버 출력 노드(724)에 전기적으로 연결된다. 각자의 워드 라인 드라이버 출력 노드(724)는 각자의 제1 워드 라인(46W)에 전기적으로 연결되고, 각자의 제2 워드 라인(46W)에 전기적으로 연결된다. 각자의 제1 워드 라인(46W)은 각자의 제2 워드 라인(46W)에 전기적으로 연결된다.
일 실시예에서, 주변 회로는 선택 라인 드라이버 회로(720S)를 더 포함한다. 선택 라인 드라이버 회로는 제1 선택 라인들의 소스-측 선택 라인들(46S)에 전기적으로 연결된 소스-측 선택 라인 드라이버 출력 노드들, 및 제1 선택 라인들의 드레인-측 선택 라인들(46D)에 전기적으로 연결된 드레인-측 선택 라인 드라이버 출력 노드들을 포함한다.
일 실시예에서, 제1 반도체 다이(801)는 제1 유전체 재료 층들(90)에 매립된 제1 금속 접합 패드들(98)을 포함하고, 제2 반도체 다이(802)는 제2 유전체 재료 층들(90)에 매립된 제2 금속 접합 패드들(98)을 포함하고, 제3 반도체 다이(700)는 제3 유전체 재료 층들(760)에 매립된 제3 금속 접합 패드들(798)을 포함한다. 일 실시예에서, 제1 반도체 다이, 제2 반도체 다이, 및 제3 반도체 다이 사이의 전기 연결들은 제1 금속 접합 패드들, 제2 금속 접합 패드들, 및 제3 금속 접합 패드들 사이의 금속-대-금속 접합에 의해 제공된다.
일 실시예에서, 제1 메모리 스택 구조물들(55) 각각은 각자의 제1 수직 반도체 채널(60) 및 메모리 필름(50) 내의 메모리 요소들의 각자의 제1 수직 스택을 포함하고, 제2 메모리 스택 구조물들(55) 각각은 각자의 제2 수직 반도체 채널(60) 및 메모리 필름(50) 내의 메모리 요소들의 각자의 제2 수직 스택을 포함하고, 제1 3차원 메모리 어레이(102)는 제1 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들(92)을 더 포함한다. 제2 3차원 메모리 어레이(104)는 제2 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제2 비트 라인들(92)을 포함하고, 주변 회로(720)는 제1 또는 제2 비트 라인들(92)의 각자의 비트 라인에 전기적으로 연결되는 비트 라인 드라이버 출력 노드들을 포함하는 비트 라인 드라이버 회로(720B)를 더 포함한다.
본 개시내용의 다양한 실시예들은 주변 회로(720)를 공유하는 다수의 3차원 메모리 어레이들(102, 104)의 수직 스택을 제공하기 위해 이용될 수 있다. 주변 회로(720)의 워드 라인 드라이버 출력 노드는 다수의 3차원 메모리 어레이들(102, 104) 내의 다수의 전기적으로 연결된 워드 라인들(46W)을 구동할 수 있다. 예를 들어, 주변 회로(720)의 워드 라인 드라이버 출력 노드(724)는 제1 워드 라인에 전기적으로 연결된 제1 3차원 메모리 어레이(102) 내의 제1 워드 라인(46W) 및 제2 3차원 메모리 어레이(104)의 제2 워드 라인(46W)을 구동할 수 있다. 주변 회로(720)의 워드 라인 드라이버 회로(720W)에 의해 점유된 총 면적은, 다수의 3차원 메모리 어레이들(102, 104)에서 서로 수직으로 분리되는 전기적으로 연결된 워드 라인들(46W) 사이의 워드 라인 드라이버 회로(720W)에 의해 감소될 수 있다.
전술한 내용이 특정한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 사용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조물들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 -는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (40)

  1. 반도체 구조물로서,
    금속 상호연결 구조물들을 매립하는 유전체 재료 층들 및 전계 효과 트랜지스터들을 포함하는 제1 주변 회로;
    상기 제1 주변 회로 위에 놓이고 제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 상기 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이; 및
    상기 제1 3차원 메모리 어레이 위에 놓이고 제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 상기 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함하고,
    상기 제1 주변 회로는 상기 제1 워드 라인들 중 적어도 일부 및 상기 제2 워드 라인들 중 적어도 일부에 전기적으로 연결된 제1 워드 라인 드라이버 출력 노드들을 갖는 제1 워드 라인 드라이버 회로를 포함하고;
    각각의 제1 워드 라인은 각자의 제2 워드 라인에 전기적으로 연결되는, 반도체 구조물.
  2. 제1항에 있어서, 상기 제1 워드 라인 드라이버 출력 노드들의 서브세트 내의 각각의 제1 워드 라인 드라이버 출력 노드는 각자의 워드 라인 스위칭 트랜지스터에 전기적으로 연결되고, 각자의 제1 워드 라인에 전기적으로 연결되고, 각자의 제2 워드 라인에 전기적으로 연결되는, 반도체 구조물.
  3. 제1항에 있어서, 상기 제1 주변 회로는, 제1 선택 라인 드라이버 회로를 더 포함하고, 상기 제1 선택 라인 드라이버 회로는,
    상기 제1 선택 라인들에 전기적으로 연결되고 상기 제2 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제1 선택 라인 드라이버 출력 노드들; 및
    상기 제2 선택 라인들에 전기적으로 연결되고 상기 제1 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제2 선택 라인 드라이버 출력 노드들을 포함하는, 반도체 구조물.
  4. 제3항에 있어서, 상기 제1 선택 라인 드라이버 출력 노드들은,
    상기 제1 선택 라인들의 소스-측 선택 라인들에 전기적으로 연결된 소스-측 선택 라인 드라이버 출력 노드들; 및
    상기 제1 선택 라인들의 드레인-측 선택 라인들에 전기적으로 연결된 드레인-측 선택 라인 드라이버 출력 노드들을 포함하는, 반도체 구조물.
  5. 제1항에 있어서,
    상기 제1 메모리 스택 구조물들 각각은 각자의 제1 수직 반도체 채널 및 메모리 요소들의 각자의 제1 수직 스택을 포함하고;
    상기 제2 메모리 스택 구조물들 각각은 각자의 제2 수직 반도체 채널 및 메모리 요소들의 각자의 제2 수직 스택을 포함하는, 반도체 구조물.
  6. 제5항에 있어서,
    상기 제1 3차원 메모리 어레이는 상기 제1 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들을 더 포함하고;
    상기 제2 3차원 메모리 어레이는 상기 제2 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제2 비트 라인들을 더 포함하는, 반도체 구조물.
  7. 제6항에 있어서, 상기 제1 주변 회로는 상기 제1 비트 라인들의 각자의 비트 라인 및 상기 제2 비트 라인들의 각자의 비트 라인에 전기적으로 연결된 제1 비트 라인 드라이버 출력 노드들을 갖는 제1 비트 라인 드라이버 회로를 더 포함하는, 반도체 구조물.
  8. 제1항에 있어서,
    상기 제1 주변 회로 및 상기 제1 3차원 메모리 어레이는 제1 반도체 다이에 위치되고;
    상기 제2 3차원 메모리 어레이는 상기 제1 반도체 다이에 접합되는 제2 반도체 다이에 위치되는, 반도체 구조물.
  9. 제8항에 있어서,
    상기 제1 반도체 다이는 제1 금속 상호연결 구조물들 및 제1 금속 접합 패드들을 매립하는 제1 유전체 재료 층들을 더 포함하고;
    상기 제2 반도체 다이는 각자의 제1 금속 접합 패드들에 접합되는 제2 금속 접합 패드들 및 제2 금속 상호연결 구조물들을 매립하는 제2 유전체 재료 층들을 더 포함하는, 반도체 구조물.
  10. 제9항에 있어서, 상기 제1 워드 라인 드라이버 회로의 상기 제1 워드 라인 드라이버 출력 노드들은, 상기 제1 금속 접합 패드들 및 상기 제2 금속 접합 패드들의 정합 쌍들의 서브세트를 통해 상기 제1 워드 라인들 전부 및 상기 제2 워드 라인들 전부에 전기적으로 연결되는, 반도체 구조물.
  11. 제9항에 있어서,
    상기 제2 반도체 다이는 제2 워드 라인 드라이버 출력 노드들을 갖는 제2 워드 라인 드라이버 회로를 포함하는 제2 주변 회로를 더 포함하고;
    상기 제1 워드 라인 드라이버 회로의 상기 제1 워드 라인 드라이버 출력 노드들은, 상기 제1 금속 접합 패드들 및 상기 제2 금속 접합 패드들의 정합 쌍들의 제1 서브세트를 통해 상기 제1 워드 라인들의 제1 서브세트 및 상기 제2 워드 라인들의 제1 서브세트에 전기적으로 연결되고;
    상기 제2 워드 라인 드라이버 회로의 상기 제2 워드 라인 드라이버 출력 노드들은, 상기 제1 금속 접합 패드들 및 상기 제2 금속 접합 패드들의 정합 쌍들의 제2 서브세트를 통해 상기 제2 워드 라인들의 제2 서브세트 및 상기 제1 워드 라인들의 제2 서브세트에 전기적으로 연결되는, 반도체 구조물.
  12. 제11항에 있어서,
    상기 제1 주변 회로는, 상기 제1 선택 라인들에 전기적으로 연결되고 상기 제2 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제1 선택 라인 드라이버 출력 노드들을 포함하는 제1 선택 라인 드라이버 회로를 더 포함하고;
    상기 제2 주변 회로는, 상기 제2 선택 라인들에 전기적으로 연결되고 상기 제1 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제2 선택 라인 드라이버 출력 노드들을 포함하는 제2 선택 라인 드라이버 회로를 더 포함하는, 반도체 구조물.
  13. 제12항에 있어서,
    상기 제1 3차원 메모리 어레이는 상기 제1 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들을 포함하고;
    상기 제2 3차원 메모리 어레이는 상기 제2 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결되고 상기 각자의 제1 비트 라인들에 전기적으로 연결된 제2 비트 라인들을 포함하고;
    상기 제1 주변 회로는 상기 제1 비트 라인들의 제1 서브세트 및 상기 제2 비트 라인들의 제1 서브세트에 전기적으로 연결된 제1 비트 라인 드라이버 출력 노드들을 갖는 제1 비트 라인 드라이버 회로를 더 포함하고;
    상기 제2 주변 회로는 상기 제1 비트 라인들의 제2 서브세트 및 상기 제2 비트 라인들의 제2 서브세트에 전기적으로 연결된 제2 비트 라인 드라이버 출력 노드들을 갖는 제2 비트 라인 드라이버 회로를 더 포함하는, 반도체 구조물.
  14. 제13항에 있어서, 상기 제2 비트 라인들의 각각의 비트 라인은 금속-대-금속 접합에 의해 상기 제1 비트 라인들의 각자의 비트 라인에 접합되는, 반도체 구조물.
  15. 제8항에 있어서, 제3 워드 라인들 및 제3 선택 라인들을 포함하는 제3 전기 전도성 층들 및 제3 절연 층들의 제3 교번 스택 및 상기 제3 교번 스택을 통해 수직으로 연장되는 제3 메모리 스택 구조물들을 포함하는 제3 3차원 메모리 어레이, 제3 워드 라인 드라이버 회로를 포함하는 제3 주변 회로, 및 제3 금속 상호연결 구조물들 및 제3 금속 접합 패드들을 매립하는 제3 유전체 재료 층들을 포함하는 제3 반도체 다이를 더 포함하고,
    상기 제1 워드 라인 드라이버 출력 노드들은 상기 제3 워드 라인들 중 적어도 일부에 전기적으로 연결되는, 반도체 구조물.
  16. 접합된 조립체를 형성하는 방법으로서,
    금속 상호연결 구조물들을 매립하는 유전체 재료 층들 및 전계 효과 트랜지스터들을 포함하는 제1 주변 회로, 상기 제1 주변 회로 위에 놓이고 제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 상기 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이를 포함하는 제1 반도체 다이를 제공하는 단계;
    상기 제1 3차원 메모리 어레이 위에 놓이고 제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 상기 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함하는 제2 반도체 다이를 제공하는 단계; 및
    상기 접합된 조립체를 형성하기 위해 상기 제2 반도체 다이에 상기 제1 반도체 다이를 접합하는 단계를 포함하고,
    상기 제1 주변 회로는 상기 제1 워드 라인들 중 적어도 일부 및 상기 제2 워드 라인들 중 적어도 일부에 전기적으로 연결된 제1 워드 라인 드라이버 출력 노드들을 갖는 제1 워드 라인 드라이버 회로를 포함하고;
    각각의 제1 워드 라인은 각자의 제2 워드 라인에 전기적으로 연결되는, 방법.
  17. 제16항에 있어서, 상기 제1 워드 라인 드라이버 출력 노드들의 서브세트 내의 각각의 워드 라인 드라이버 출력 노드는 각자의 워드 라인 스위칭 트랜지스터에 전기적으로 연결되고, 각자의 제1 워드 라인에 전기적으로 연결되고, 각자의 제2 워드 라인에 전기적으로 연결되는, 방법.
  18. 제16항에 있어서, 상기 제1 주변 회로는, 제1 선택 라인 드라이버 회로를 더 포함하고, 상기 제1 선택 라인 드라이버 회로는,
    상기 제1 선택 라인들에 전기적으로 연결되고 상기 제2 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제1 선택 라인 드라이버 출력 노드들; 및
    상기 제2 선택 라인들에 전기적으로 연결되고 상기 제1 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제2 선택 라인 드라이버 출력 노드들을 포함하는, 방법.
  19. 제16항에 있어서, 상기 제1 워드 라인 드라이버 회로의 상기 제1 워드 라인 드라이버 출력 노드들은 상기 제1 워드 라인들 전부 및 상기 제2 워드 라인들 전부에 전기적으로 연결되는, 방법.
  20. 제16항에 있어서,
    상기 제2 반도체 다이는 제2 워드 라인 드라이버 출력 노드들을 갖는 제2 워드 라인 드라이버 회로를 포함하는 제2 주변 회로를 더 포함하고;
    상기 제1 워드 라인 드라이버 회로의 상기 제1 워드 라인 드라이버 출력 노드들은, 상기 제1 워드 라인들의 제1 서브세트 및 상기 제2 워드 라인들의 제1 서브세트에 전기적으로 연결되고;
    상기 제2 워드 라인 드라이버 회로의 상기 제2 워드 라인 드라이버 출력 노드들은, 상기 제2 워드 라인들의 제2 서브세트 및 상기 제1 워드 라인들의 제2 서브세트에 전기적으로 연결되는, 방법.
  21. 접합된 조립체로서,
    제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 상기 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이를 포함하는 제1 반도체 다이;
    제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 상기 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함하는 제2 반도체 다이; 및
    상기 제1 워드 라인들에 전기적으로 연결되고 상기 제2 워드 라인들에 전기적으로 연결된 워드 라인 드라이버 출력 노드들을 포함하는 워드 라인 드라이버 회로를 포함하는 주변 회로를 포함하는 제3 반도체 다이를 포함하고,
    상기 제1 워드 라인들 각각은 상기 제2 워드 라인들의 각자의 워드 라인에 전기적으로 연결되는, 접합된 조립체.
  22. 제21항에 있어서, 상기 워드 라인 드라이버 회로의 각각의 워드 라인 스위칭 트랜지스터는 각자의 워드 라인 드라이버 출력 노드에 전기적으로 연결되는, 접합된 조립체.
  23. 제22항에 있어서, 상기 각자의 워드 라인 드라이버 출력 노드는 각자의 제1 워드 라인에 전기적으로 연결되고, 각자의 제2 워드 라인에 전기적으로 연결되는, 접합된 조립체.
  24. 제23항에 있어서, 상기 각자의 제1 워드 라인은 상기 각자의 제2 워드 라인에 전기적으로 연결되는, 접합된 조립체.
  25. 제22항에 있어서, 상기 주변 회로는 선택 라인 드라이버 회로를 더 포함하는, 접합된 조립체.
  26. 제25항에 있어서, 상기 선택 라인 드라이버 회로는 상기 제1 선택 라인들의 소스-측 선택 라인들에 전기적으로 연결된 소스-측 선택 라인 드라이버 출력 노드들을 포함하는, 접합된 조립체.
  27. 제26항에 있어서, 상기 선택 라인 드라이버 회로는 상기 제1 선택 라인들의 드레인-측 선택 라인들에 전기적으로 연결된 드레인-측 선택 라인 드라이버 출력 노드들을 더 포함하는, 접합된 조립체.
  28. 제21항에 있어서,
    상기 제1 반도체 다이는 제1 유전체 재료 층들에 매립된 제1 금속 접합 패드들을 포함하고;
    상기 제2 반도체 다이는 제2 유전체 재료 층들에 매립된 제2 금속 접합 패드들을 포함하고;
    상기 제3 반도체 다이는 제3 유전체 재료 층들에 매립된 제3 금속 접합 패드들을 포함하는, 접합된 조립체.
  29. 제28항에 있어서, 상기 제1 반도체 다이, 상기 제2 반도체 다이, 및 상기 제3 반도체 다이 사이의 전기 연결들은 상기 제1 금속 접합 패드들, 상기 제2 금속 접합 패드들, 및 상기 제3 금속 접합 패드들 사이의 금속-대-금속 접합에 의해 제공되는, 접합된 조립체.
  30. 제21항에 있어서,
    상기 제1 메모리 스택 구조물들 각각은 각자의 제1 수직 반도체 채널 및 메모리 요소들의 각자의 제1 수직 스택을 포함하고;
    상기 제2 메모리 스택 구조물들 각각은 각자의 제2 수직 반도체 채널 및 메모리 요소들의 각자의 제2 수직 스택을 포함하고;
    상기 제1 3차원 메모리 어레이는 상기 제1 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들을 더 포함하고;
    상기 제2 3차원 메모리 어레이는 상기 제2 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제2 비트 라인들을 포함하고;
    상기 주변 회로는 상기 제1 비트 라인들 또는 상기 제2 비트 라인들의 각자의 비트 라인에 전기적으로 연결되는 비트 라인 드라이버 출력 노드들을 포함하는 비트 라인 드라이버 회로를 더 포함하는, 접합된 조립체.
  31. 접합된 조립체를 제조하는 방법으로서,
    제1 워드 라인들 및 제1 선택 라인들을 포함하는 제1 전기 전도성 층들 및 제1 절연 층들의 제1 교번 스택, 및 상기 제1 교번 스택을 통해 수직으로 연장되는 제1 메모리 스택 구조물들을 포함하는 제1 3차원 메모리 어레이를 포함하는 제1 반도체 다이를 제공하는 단계;
    제2 워드 라인들 및 제2 선택 라인들을 포함하는 제2 전기 전도성 층들 및 제2 절연 층들의 제2 교번 스택, 및 상기 제2 교번 스택을 통해 수직으로 연장되는 제2 메모리 스택 구조물들을 포함하는 제2 3차원 메모리 어레이를 포함하는 제2 반도체 다이를 제공하는 단계;
    워드 라인 드라이버 출력 노드들을 포함하는 워드 라인 드라이버 회로를 포함하는 주변 회로를 포함하는 제3 반도체 다이를 제공하는 단계; 및
    상기 워드 라인 드라이버 출력 노드들이 상기 제1 워드 라인들에 전기적으로 연결되고 상기 제2 워드 라인들에 전기적으로 연결되고, 상기 제1 워드 라인들 각각이 상기 제2 워드 라인들의 각자의 워드 라인에 전기적으로 연결되도록 상기 제1 반도체 다이, 상기 제2 반도체 다이 및 상기 제3 반도체 다이를 접합하는 단계를 포함하는, 방법.
  32. 제31항에 있어서, 상기 워드 라인 드라이버 회로의 각각의 워드 라인 스위칭 트랜지스터는 각자의 워드 라인 드라이버 출력 노드에 전기적으로 연결되는, 방법.
  33. 제32항에 있어서, 상기 각자의 워드 라인 드라이버 출력 노드는 각자의 제1 워드 라인에 전기적으로 연결되고, 각자의 제2 워드 라인에 전기적으로 연결되는, 방법.
  34. 제33항에 있어서, 상기 각자의 제1 워드 라인은 상기 각자의 제2 워드 라인에 전기적으로 연결되는, 방법.
  35. 제32항에 있어서, 상기 주변 회로는 선택 라인 드라이버 회로를 더 포함하는, 방법.
  36. 제35항에 있어서, 상기 선택 라인 드라이버 회로는,
    상기 제1 선택 라인들에 전기적으로 연결되고 상기 제2 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제1 선택 라인 드라이버 출력 노드들; 및
    상기 제2 선택 라인들에 전기적으로 연결되고 상기 제1 전기 전도성 층들 중 임의의 것에 전기적으로 연결되지 않는 제2 선택 라인 드라이버 출력 노드들을 포함하는, 방법.
  37. 제36항에 있어서, 상기 제1 선택 라인 드라이버 출력 노드들은,
    상기 제1 선택 라인들의 소스-측 선택 라인들에 전기적으로 연결된 소스-측 선택 라인 드라이버 출력 노드들; 및
    상기 제1 선택 라인들의 드레인-측 선택 라인들에 전기적으로 연결된 드레인-측 선택 라인 드라이버 출력 노드들을 포함하는, 방법.
  38. 제31항에 있어서,
    상기 제1 반도체 다이는 제1 유전체 재료 층들에 매립된 제1 금속 접합 패드들을 포함하고;
    상기 제2 반도체 다이는 제2 유전체 재료 층들에 매립된 제2 금속 접합 패드들을 포함하고;
    상기 제3 반도체 다이는 제3 유전체 재료 층들에 매립된 제3 금속 접합 패드들을 포함하는, 방법.
  39. 제38항에 있어서, 상기 제1 반도체 다이, 상기 제2 반도체 다이, 및 상기 제3 반도체 다이 사이의 전기 연결들은 상기 제1 금속 접합 패드들, 상기 제2 금속 접합 패드들, 및 상기 제3 금속 접합 패드들 사이의 금속-대-금속 접합에 의해 제공되는, 방법.
  40. 제31항에 있어서,
    상기 제1 메모리 스택 구조물들 각각은 각자의 제1 수직 반도체 채널 및 메모리 요소들의 각자의 제1 수직 스택을 포함하고;
    상기 제2 메모리 스택 구조물들 각각은 각자의 제2 수직 반도체 채널 및 메모리 요소들의 각자의 제2 수직 스택을 포함하고;
    상기 제1 3차원 메모리 어레이는 상기 제1 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제1 비트 라인들을 더 포함하고;
    상기 제2 3차원 메모리 어레이는 상기 제2 수직 반도체 채널들의 각자의 서브세트의 제1 단부에 전기적으로 연결된 제2 비트 라인들을 포함하고;
    상기 주변 회로는 상기 제1 비트 라인들 또는 상기 제2 비트 라인들의 각자의 비트 라인에 전기적으로 연결되는 비트 라인 드라이버 출력 노드들을 포함하는 비트 라인 드라이버 회로를 더 포함하는, 방법.
KR1020227017455A 2020-11-05 2021-06-09 상이한 티어들에 걸친 공유 워드 라인 드라이버를 포함하는 3차원 메모리 디바이스 및 이를 제조하기 위한 방법들 KR20220092539A (ko)

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