JP2012164702A - 半導体装置 - Google Patents
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Abstract
【課題】埋め込み電極プラグからの応力伝播による半導体装置の特性変動、および、埋め込み電極プラグからの電気的雑音伝播による、半導体装置の動作不安定化を防止する。
【解決手段】半導体基板と、半導体基板上に形成された半導体素子を有する素子形成領域と、半導体基板を貫通するように設けられた１以上の埋め込み電極プラグと、素子形成領域と埋め込み電極プラグの間の半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、を有する半導体装置。
【選択図】図１
【解決手段】半導体基板と、半導体基板上に形成された半導体素子を有する素子形成領域と、半導体基板を貫通するように設けられた１以上の埋め込み電極プラグと、素子形成領域と埋め込み電極プラグの間の半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、を有する半導体装置。
【選択図】図１
Description
本発明は、半導体装置に関する。
従来から、積層した半導体チップ間の情報伝達を行うために、埋め込み電極プラグが設けられた半導体チップが製造されている。特許文献１（特開２０１０−８０８０２号公報）の図２には、半導体チップの周囲または必要な部分に上記埋め込み電極プラグが設けられた半導体チップが開示されている。このような半導体チップでは、埋め込み電極プラグの上面および下面にバンプが形成される。そして、上記バンプを、別な半導体チップに設けられた同様のバンプに接続することにより、半導体チップ間の情報伝達を行っている。
通常、上記埋め込み電極プラグ用のホールには、半導体基板（シリコン基板）と同等の機械的性質を持つ多結晶シリコン電極を埋め込んだり、導電性の高い金属電極を埋め込んでいる。なお、上記電極が埋め込まれた溝の側壁は、上記電極と半導体基板との間の絶縁性を保つような半導体基板とは異種の材料で覆われている。
上記埋め込み電極プラグ用のホールに埋め込まれた金属電極や溝側壁材料と、半導体基板との間では機械的性質の差から応力が生じる。この際、半導体基板側に生じた応力によって、埋め込み電極プラグ近傍に位置する半導体素子の特性が変動してしまう。その結果、埋め込み電極プラグ周辺の半導体素子では、埋め込み電極プラグとの距離に応じた応力の変化によって、その特性が変化し、特性ばらつきが大きくなるという問題があった。
また、埋め込み電極プラグを流れる電流の変動や電位変動により、埋め込み電極プラグ用のホールの側壁に形成した絶縁物を介したカップリングに起因して、半導体基板側に電気的雑音が伝播してしまう。その結果、埋め込み電極プラグの周辺の半導体素子では、電気的雑音の大きさに応じて誤動作してしまうという問題があった。
以上のように、従来の埋め込み電極プラグが設けられた半導体チップでは、埋め込み電極プラグからの応力や電気的雑音の影響を考慮していなかった。本発明は上記課題に鑑みてなされたものであり、特性ばらつきが小さく、誤動作が発生しにくい半導体装置を提供するものである。
一実施形態は、
半導体基板と、
前記半導体基板上に形成された半導体素子を有する素子形成領域と、
前記半導体基板を貫通するように設けられた１以上の埋め込み電極プラグと、
前記素子形成領域と前記埋め込み電極プラグの間の前記半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、
を有する半導体装置に関する。
半導体基板と、
前記半導体基板上に形成された半導体素子を有する素子形成領域と、
前記半導体基板を貫通するように設けられた１以上の埋め込み電極プラグと、
前記素子形成領域と前記埋め込み電極プラグの間の前記半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、
を有する半導体装置に関する。
埋め込み電極プラグからの応力伝播による半導体装置の特性変動、および、埋め込み電極プラグからの電気的雑音の伝播による、半導体装置の動作不安定化を防止できる。
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。また、下記第１〜第４実施例に示される各半導体チップの全部又は一部を積層させたものを半導体装置としても良い。
（第１実施例）
第１実施例は、平面的に見て、図１に示すように、半導体素子が形成された素子形成領域２と、積層した半導体チップ間の情報伝達を行うべく設けられた埋め込み電極プラグ３と、素子形成領域２と埋め込み電極プラグ３の間に、素子形成領域２を囲むように設けられたトレンチ４内に埋め込まれた溝型電極を有する。このトレンチ４は、素子形成領域２を囲むように設けられた第１の部分４ａと、第１の部分の外周に連通して突出するように一定距離ごとに設けられた第２の部分８ｂからなる。第２の部分８ｂの構造は、素子形成領域に形成される淺溝素子分離領域と同じ深さの構造となっており、後述するように、素子形成領域に淺溝素子分離領域を形成する際に、同時に第２の部分８ｂも形成する。また、第１の部分４ａ及び第２の部分８ｂには連続して溝型電極６が形成されており、第２の部分８ｂ内の溝型電極６はコンタクト領域４０１を形成している。コンタクト領域４０１は、コンタクトプラグを介して所定の電位が与えられるようになっている。
第１実施例は、平面的に見て、図１に示すように、半導体素子が形成された素子形成領域２と、積層した半導体チップ間の情報伝達を行うべく設けられた埋め込み電極プラグ３と、素子形成領域２と埋め込み電極プラグ３の間に、素子形成領域２を囲むように設けられたトレンチ４内に埋め込まれた溝型電極を有する。このトレンチ４は、素子形成領域２を囲むように設けられた第１の部分４ａと、第１の部分の外周に連通して突出するように一定距離ごとに設けられた第２の部分８ｂからなる。第２の部分８ｂの構造は、素子形成領域に形成される淺溝素子分離領域と同じ深さの構造となっており、後述するように、素子形成領域に淺溝素子分離領域を形成する際に、同時に第２の部分８ｂも形成する。また、第１の部分４ａ及び第２の部分８ｂには連続して溝型電極６が形成されており、第２の部分８ｂ内の溝型電極６はコンタクト領域４０１を形成している。コンタクト領域４０１は、コンタクトプラグを介して所定の電位が与えられるようになっている。
図２は図１のＡ−Ａ断面を表す図、図３は図１のＢ−Ｂ断面を表す図である。図２及び３に示すように、トレンチ４は、第１の部分４ａと、第２の部分８ｂを有する。
第１の部分４ａは、素子形成領域２に形成された浅溝素子分離領域よりも深く形成されている。第１の部分４ａの内壁上には絶縁膜５が形成され、その上には溝型電極６が埋め込まれている。第１の部分４ａ内の溝型電極６上にも更に、絶縁膜７が形成されており、第１の部分４ａ内の溝型電極６は絶縁膜５及び７によって囲まれている。
埋め込み電極プラグ３は、溝１０の側壁上に形成された絶縁膜１１と、溝１０内に埋め込まれた貫通電極１２とで構成される。埋め込み電極プラグ３は、半導体基板内を貫通するように形成される。
素子形成領域２には、トランジスタ２３などが設けられている。トランジスタ２３は、ソース及びドレイン領域２２、ゲート電極２１、ゲート絶縁膜２０とから構成されている。
図３に示すように、トレンチ４の第２の部分８ｂは、第１の部分４ａの外周からその外側に向かって伸びている。第２の部分８ｂの内壁上には絶縁膜１３が形成され、その上には、第１の部分４ａ内から連続して形成された溝型電極６が埋め込まれている。第２の部分８ｂ内の溝型電極６は、第１の部分４ａ内の溝型電極６よりも浅く形成されており、コンタクト領域４０１を形成している。第２の部分８ｂ内の溝型電極６上には更に、絶縁膜７が形成されており、第２の部分８ｂ内の溝型電極６は絶縁膜１３及び７によって囲まれている。第２の部分８ｂに位置する溝型電極６には、コンタクトプラグ９を介して配線３０が接続される。なお、コンタクトプラグ９は、第１の部分４ａに位置する溝型電極６に接続されるように設けても良い。
次に、図４乃至図１３を参照して、第１実施例の半導体装置の製造方法を説明する。なお、各図の左側が図２に対応する断面図、各図の右側が図３に対応する断面図を表す。
まず、図４に示すように、ＳＴＩ形成方法を用いて、半導体基板（シリコン基板）１の素子形成領域に淺溝素子分離領域用の溝８ａ、トレンチ４の第２の部分８ｂを同時に形成する。これらの溝８ａ、８ｂ内にシリコン酸化物１３を埋め込む。この際、溝８ａ内には、浅溝素子分離領域８ｃが形成される。後述するように、半導体基板内の、浅溝素子分離領域８ｃで区画された領域にトランジスタが形成される。浅溝素子分離領域８ｃの深さは２５０ｎｍとする。溝８ａ、８ｂ内に埋め込む材料は、シリコン酸化物には限定されず、他の絶縁物であっても良い。その後、半導体基板１の表面から深さが５００ｎｍまでの部分に、必要な導電型のウエル層４０２（図４以降の図面では図示していない
）を形成する。
）を形成する。
次に、図５に示すように、シリコン基板１の表面に厚さ１０ｎｍのシリコン酸化膜１４を形成し、次いで、厚さ５０ｎｍのシリコン窒化膜１５を形成する。
その後、図６に示すように、通常のフォトエッチング技術によりまず、シリコン窒化膜１５とシリコン酸化膜１４を加工する。次いで、第２の部分８ｂに埋め込まれたシリコン酸化物１３を、１５０ｎｍ分だけエッチングする。さらに、第２の部分８ｂに連通するように、シリコン基板１を６００ｎｍだけエッチングすることにより、トレンチ４の第１の部分４ａを形成する。この、トレンチ４の第１の部分４ａの開口幅は１５０ｎｍとする。
次に、図７に示すように、トレンチ４の第１の部分４ａの内壁の露出面を熱酸化して、１０ｎｍ厚のシリコン酸化膜１６を形成する。
次に、図８に示すように、半導体基板１の全面に、膜厚相当で１０ｎｍの窒化チタン膜と、２００ｎｍのタングステン膜を順次、堆積する。この後、エッチバックにより、窒化チタン膜とタングステン膜を後退させて、トレンチ４の第１及び第２の部分４ａ、８ｂ内に溝型電極６を形成する。この際、トレンチ４内において、エッチングレートの差よりシリコン酸化膜１６はほとんどエッチングされない。しかし、溝型電極６のトレンチ４上部に位置する部分は除去され、溝型電極６の上面は、半導体基板１の表面から５０ｎｍ程度の深さまで後退する。
次に、図９に示すように、半導体基板１の全面に、膜厚２００ｎｍのシリコン酸化膜を堆積した後、エッチバックによりトレンチ４の第１及び第２の部分４ａ、８ｂの上部に、シリコン酸化物１９を埋め込む。
次に、図１０に示すように、シリコン窒化膜１５とシリコン酸化膜１４を除去した後、ＣＶＤ法等により、５ｎｍのゲート絶縁膜２０を堆積する。この後、ゲート絶縁膜２０上にゲート電極２１、半導体基板１内に拡散層２２を形成することによりＭＯＳトランジスタ２３を作製する。
次に、図１１に示すように、半導体基板１の全面に、層間絶縁膜として、膜厚が２００ｎｍのシリコン酸化膜２５を形成する。この後、層間絶縁膜２５を貫通して、ＭＯＳトランジスタのゲート電極２１、拡散層２２、シリコン基板１の一部、および、第２の部分に位置する溝型電極６をそれぞれ露出させるように、コンタクトホールを形成する。この後、膜厚が５ｎｍの窒化チタン膜と、５０ｎｍのタングステン膜を順次、堆積した後、ＣＭＰにより、これらの材料を平坦化することにより、コンタクトホール内にコンタクトプラグ９、２５ａを形成する。
次に、図１２に示すように、上記各プラグ２５ａに接続するように、配線２６ａを形成する。これと同時に、後の工程で、埋め込み電極プラグ９を形成する位置に電極２６ｂを形成する。
次に、図１３に示すように、層間絶縁膜２５上の全面に、表面保護用のパッシベーション膜２７を形成する。この後、シリコン基板１の裏面側から研削して、厚さが５０μｍのシリコン基板１とする。次に、シリコン基板１裏面の研削面から、電極２６ｂが露出するまで埋め込み電極プラグ１２用のホール１０ａを形成する。ホール１０ａの側壁上に、シリコン窒化膜からなる絶縁膜１１を形成する。
次に、図１４に示すように、シリコン窒化膜１１をエッチングマスクとして、電極２６ｂ及びパッシベーション膜２７内を貫通するようにホール１０ｂを形成する。
次に、図１５に示すように、ホール１０ａ及び１０ｂ内に銅を埋め込んだ後、その裏面を平坦化して、埋め込み電極１２を形成することにより、埋め込み電極プラグ３を完成させる。
上記のようにして、半導体基板、素子形成領域、埋め込み電極プラグ、溝型電極を備えた半導体チップが形成される。この後、半導体チップの埋め込み電極プラグ３の上面及び下面にバンプを形成する。次に、各半導体チップの埋め込み電極プラグ３を位置合わせして積層し、リフロー処理を行う。これにより、本実施例の半導体装置が完成する。
埋め込み電極プラグは素子形成領域と比べて比較的、大きな体積となる。このため、埋め込み電極プラグに用いる材料の機械的応力も大きなものとなり、半導体基板側にその応力が伝播して半導体の結晶格子に歪を発生させる。この際、本実施例では、溝型電極を配置すると、埋め込み電極プラグによって発生した応力は溝型電極に吸収される。このため、結晶格子の歪は、溝型電極と埋め込み電極プラグの間でのみ発生し、素子形成領域には結晶格子の歪は発生しない。この結果、素子形成領域において結晶格子の歪を原因とする応力は発生せず、半導体装置の特性変動を抑えることができる。
また、埋め込み電極プラグの電位変動により、埋め込み電極プラグ周囲の絶縁膜（容量膜）を介した容量カップリングが発生して、半導体基板の電位が変動する（電気的な雑音の発生）。この際、本実施例では、溝型電極の電位を固定することにより、溝型電極近傍の半導体基板の電位を安定に保つことができる。この結果、半導体基板の電位変動を、溝型電極の近傍のみに抑えることができる。
（第２実施例）
本実施例は、第１実施例の変形例に相当するものであり、各半導体基板において、素子形成領域２と埋め込み電極プラグ３の間に、互いに分断された複数の溝型電極が形成される点が、第１実施例とは異なる。図１６は、第２実施例の半導体装置を表す図である。図１６に示すように、溝型電極は連続して素子形成領域２を囲むように形成される必要はなく、分断された複数の溝型電極６ａ、６ｂとしても良い。この場合、各溝型電極６ａおよび６ｂには、それぞれ独立した電位が与えられるようにコンタクト形成領域４０１ａおよび４０１ｂにはそれぞれ、コンタクトプラグ（図示していない）を形成する。この結果、溝型電極６ａに接地電位を与え、ｎ型ウエル領域に形成された溝型電極６ｂには電源電位を与えることができる。また、場合によっては、ｐ型ウエル領域に形成された溝型電極６ａに負電位を与え、ｎ型ウエル領域に形成された溝型電極６ｂに電源電位より正側に高い電位を与えることもできる。本実施例では、このようにウエル領域の導電型によって溝型電極６ａおよび６ｂの電位を選ぶことができるため、電気的雑音の影響を効果的に防止することができる。
本実施例は、第１実施例の変形例に相当するものであり、各半導体基板において、素子形成領域２と埋め込み電極プラグ３の間に、互いに分断された複数の溝型電極が形成される点が、第１実施例とは異なる。図１６は、第２実施例の半導体装置を表す図である。図１６に示すように、溝型電極は連続して素子形成領域２を囲むように形成される必要はなく、分断された複数の溝型電極６ａ、６ｂとしても良い。この場合、各溝型電極６ａおよび６ｂには、それぞれ独立した電位が与えられるようにコンタクト形成領域４０１ａおよび４０１ｂにはそれぞれ、コンタクトプラグ（図示していない）を形成する。この結果、溝型電極６ａに接地電位を与え、ｎ型ウエル領域に形成された溝型電極６ｂには電源電位を与えることができる。また、場合によっては、ｐ型ウエル領域に形成された溝型電極６ａに負電位を与え、ｎ型ウエル領域に形成された溝型電極６ｂに電源電位より正側に高い電位を与えることもできる。本実施例では、このようにウエル領域の導電型によって溝型電極６ａおよび６ｂの電位を選ぶことができるため、電気的雑音の影響を効果的に防止することができる。
なお、溝型電極の数は適宜、変更することができる。
（第３実施例）
本実施例は、第１実施例の変形例に相当するものであり、各半導体基板において、素子形成領域と埋め込み電極プラグの間に、素子形成領域を囲むように２つの溝型電極６ａ及び６ｂが形成される点が、第１実施例とは異なる。図１７は、第３実施例の半導体装置を表す図である。
本実施例は、第１実施例の変形例に相当するものであり、各半導体基板において、素子形成領域と埋め込み電極プラグの間に、素子形成領域を囲むように２つの溝型電極６ａ及び６ｂが形成される点が、第１実施例とは異なる。図１７は、第３実施例の半導体装置を表す図である。
第２実施例と同様に、各溝型電極６ａおよび６ｂには、それぞれ独立した電位が与えられるように、コンタクト形成領域４０１ａおよび４０１ｂにはそれぞれ、コンタクトプラグを形成することができる。
本実施例では、素子形成領域を囲むように２つの溝型電極６ａ、６ｂを設けているため、第１実施例よりも、埋め込み電極プラグによる素子形成領域への応力伝播及び半導体基板の電位変動を、効果的に防止することができる。
なお、溝型電極の数は適宜、変更することができる。
（第４実施例）
本実施例は、第１実施例の変形例に相当するものであり、各半導体基板において、埋め込み電極プラグを囲むように、溝型電極が形成される点が、第１実施例とは異なる。図１８は、第４実施例の半導体装置を表す図である。図１８では一例として、複数の埋め込み電極プラグ３を囲むように、２つの溝型電極が形成された例を示す。
本実施例は、第１実施例の変形例に相当するものであり、各半導体基板において、埋め込み電極プラグを囲むように、溝型電極が形成される点が、第１実施例とは異なる。図１８は、第４実施例の半導体装置を表す図である。図１８では一例として、複数の埋め込み電極プラグ３を囲むように、２つの溝型電極が形成された例を示す。
第２実施例と同様に、各溝型電極６ａおよび６ｂには、それぞれ独立した電位が与えられるように、コンタクト形成領域４０１ａおよび４０１ｂにはそれぞれ、コンタクトプラグを形成することができる。
なお、溝型電極によって囲まれる埋め込み電極プラグ３の数は、溝型電極の数は適宜、変更することができる。
１ 半導体基板
２ 素子形成領域
３ 埋め込み電極プラグ
４ トレンチ
４ａ 第１の部分
５、７、１３、１４、１９ シリコン酸化膜
６ 溝型電極
８ａ 浅溝素子分離領域用の溝
８ｂ 第２の部分
８ｃ 淺溝素子分離領域
９ コンタクトプラグ
１０、１０ａ、１０ｂ 埋め込み電極プラグ用のホール
１１、１５、１６ シリコン窒化膜
１２ 埋め込み電極
２０ ゲート絶縁膜
２１ ゲート電極
２２ 拡散層
２３ トランジスタ
２５ 層間絶縁膜
２５ａ コンタクトプラグ
２６ａ 配線
２６ｂ 電極
２７ パッシベーション膜
３０ 配線
４０１、４０１ａ、４０１ｂ コンタクト形成領域
４０２ ウエル層
２ 素子形成領域
３ 埋め込み電極プラグ
４ トレンチ
４ａ 第１の部分
５、７、１３、１４、１９ シリコン酸化膜
６ 溝型電極
８ａ 浅溝素子分離領域用の溝
８ｂ 第２の部分
８ｃ 淺溝素子分離領域
９ コンタクトプラグ
１０、１０ａ、１０ｂ 埋め込み電極プラグ用のホール
１１、１５、１６ シリコン窒化膜
１２ 埋め込み電極
２０ ゲート絶縁膜
２１ ゲート電極
２２ 拡散層
２３ トランジスタ
２５ 層間絶縁膜
２５ａ コンタクトプラグ
２６ａ 配線
２６ｂ 電極
２７ パッシベーション膜
３０ 配線
４０１、４０１ａ、４０１ｂ コンタクト形成領域
４０２ ウエル層
Claims (9)
- 半導体基板と、
前記半導体基板上に形成された半導体素子を有する素子形成領域と、
前記半導体基板を貫通するように設けられた１以上の埋め込み電極プラグと、
前記素子形成領域と前記埋め込み電極プラグの間の前記半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、
を有する半導体装置。 - 前記トレンチは、前記素子形成領域を囲むように設けられる、請求項１に記載の半導体装置。
- 前記素子形成領域を囲むように、複数の前記トレンチが設けられる、請求項２に記載の半導体装置。
- 前記素子形成領域と前記埋め込み電極プラグの間に、互いに分断された複数の前記トレンチが設けられる、請求項１に記載の半導体装置。
- 前記トレンチは、前記埋め込み電極プラグを囲むように設けられる、請求項１に記載の半導体装置。
- 前記素子形成領域は、素子分離領域によって区画された活性領域と、前記活性領域を有するＭＯＳトランジスタとを有し、
前記トレンチは、前記素子分離領域よりも深い第1の部分と、前記素子分離領域と同じ深さを有し、前記第１の部分の一部に連通する第２の部分とを有する、請求項１〜５の何れか１項に記載の半導体装置。 - 前記溝型電極は、前記トレンチの第1及び第２の部分内に連続して設けられ、
前記半導体装置は更に、前記第２の部分に位置する溝型電極に接続されたコンタクトプラグを有し、
前記コンタクトプラグには電位が付加可能である、請求項６に記載の半導体装置。 - 前記第２の部分に位置する溝型電極の深さは、前記素子分離領域の深さよりも浅い、請求項７に記載の半導体装置。
- 前記半導体基板、前記素子形成領域、前記埋め込み電極プラグ、前記溝型電極を備えた半導体チップを複数、有し、
各半導体チップは、前記埋め込み電極プラグを介して接続される、請求項１〜８の何れか1項に記載の半導体装置。
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