JP2011181612A - 半導体装置 - Google Patents

Abstract

【課題】選択素子のビット線方向の長さを短縮する。
【解決手段】半導体装置は、第１導電型の半導体基板１０と、半導体基板１０に形成された溝に埋設された第１の絶縁膜領域１１と、第１の絶縁膜領域１１の下面１１ｃを覆うゲート電極ＷＬ、ゲート電極ＷＬと半導体基板１０の間に設けられるゲート絶縁膜１４、を備え、更に、第１の絶縁膜領域１１の第１の側面１１ａを覆う第１の拡散領域１５、第１の絶縁膜領域１１の第２の側面１１ｂを覆う第２の拡散領域１６、及び第２の拡散領域１６の上面を覆う第３の拡散領域１７とを備え、選択素子は、ゲート電極ＷＬ、第１の拡散領域１５及び第２の拡散領域１６で構成される電界効果トランジスタ、及び基板及び第２及び第３の拡散領域で構成されるバイポーラトランジスタを含む。選択素子の長さが３Ｆ（Ｆは最小加工寸法）で足りるので、埋め込みゲート電極ＷＬを含めて選択素子のビット線方向の長さの短縮が可能。
【選択図】図３

Description

本発明は半導体装置に関し、特に、選択素子としてＩＧＢＴを用いる半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)やＰＣ−ＲＡＭ(Phase Change Random Access Memory)などの半導体記憶装置を含む近年の半導体装置では、微細化の進展に伴い、１つの選択素子（ＤＲＡＭのセルトランジスタなど）に割り当てることのできる面積がますます小さくなっている。面積が小さくなると選択素子に流れる電流（電界効果トランジスタのドレイン電流など。ＤＲＡＭでは書き込み電流Ｉｃｅｌｌ。）の値が小さくなってしまうので、この電流値を確保するために、ＭＯＳ(Metal Oxide Semiconductor)トランジスタとバイポーラトランジスタの組み合わせで選択素子を構成することが検討されている。

特許文献１には、相変化メモリのセルトランジスタとして、そのような選択素子を用いる例が開示されている。この例では、Ｐ型基板の表面上にゲート絶縁膜を介してワード線が形成され、ワード線の両サイドにそれぞれ近接する基板表面内の領域に、第１及び第２のＮ型拡散領域が形成されている。そして、第２のＮ型拡散領域内にはさらに、ゲート電極から遠い基板表面内の領域にＰ型拡散領域が設けられる。こうすることで、Ｐ型基板と第１及び第２のＮ型拡散領域とゲート絶縁膜及びゲート電極とでＭＯＳトランジスタが形成されるとともに、Ｐ型基板と第２のＮ型拡散領域とＰ型拡散領域とでバイポーラトランジスタが形成される。第２のＮ型拡散領域は、ＭＯＳトランジスタのドレインとバイポーラトランジスタのベースを兼ねることになる。

Ｐ型基板及び第１のＮ型拡散領域は接地される。一方、Ｐ型拡散領域は相変化記憶素子を介してビット線に接続される。この状態でワード線にＭＯＳトランジスタのしきい値を超える電圧を印加すると、ＭＯＳトランジスタがオンし、ドレイン電流が流れる。このドレイン電流は、第２のＮ型拡散領域に流れ込んでバイポーラトランジスタをオンする。すると、相変化記憶素子がグランドに接続されるので、ビット線に印加する電圧の制御によって、相変化記憶素子に対し、書き込みや読み出しを行うことが可能になる。

米国特許第６５７６９２１号明細書

しかしながら、上記特許文献１に記載の選択素子には、横方向の長さが長くなってしまうという問題がある。つまり、上述した選択素子の構造では、ビット線方向に第１のＮ型拡散領域、ワード線、第２のＮ型拡散領域、及びＰ型拡散領域が並ぶことになるため、それぞれを最小加工寸法Ｆで形成したとしても、ビット線方向に４Ｆの長さが必要になってしまう。そこで、選択素子のビット線方向の長さを短縮できる構造が求められている。

本発明による半導体装置は、第１導電型の半導体基板、半導体基板に形成された溝の底面及びその溝の内壁の一部に形成されるゲート絶縁膜、ゲート絶縁膜を覆うように溝の中に埋設されたゲート電極、ゲート電極を覆うように溝を埋めるキャップ絶縁膜領域、キャップ絶縁膜領域の第１の側面及び第１の側面に対向する第２の側面にそれぞれ形成され、ゲート電極と共に電界効果トランジスタを構成する第１及び第２の拡散領域、及びキャップ絶縁膜領域の第２の側面及び半導体基板の上面と第２の拡散領域の上面との間に形成され、基板及び第２の拡散領域と共にバイポーラトランジスタを構成する第３の拡散領域、を備え、電界効果トランジスタ及びバイポーラトランジスタによって第１の選択素子を構成し、第１及び第２の拡散領域は第２導電型の拡散領域であり、第３の拡散領域は第１導電型の拡散領域である、ことを特徴とする。

また、本発明の他の一側面による半導体装置は、第１導電型の半導体基板と、半導体基板に埋設され、半導体基板の上面に垂直な第１の側面、第１の側面に対向する第２の側面、及び半導体基板の上面に対向する下面を有するキャップ絶縁膜領域と、半導体基板の中にボディのすべてが埋設され、キャップ絶縁膜領域の下面を覆うゲート電極、半導体基板の中にボディのすべてが埋設され、ゲート電極と半導体基板の間に形成されるゲート絶縁膜、キャップ絶縁膜領域の第１の側面を覆う第１の拡散領域、キャップ絶縁膜領域の第２の側面を覆う第２の拡散領域、及びキャップ絶縁膜領域の第２の側面及び第２の拡散領域の上面を覆い、半導体基板の上面に接する第３の拡散領域を有する第１の選択素子、とを備え、ゲート電極、第１及び第２の拡散領域で電界効果トランジスタを構成し、基板及び第２及び第３の拡散領域でバイポーラトランジスタを構成し、電界効果トランジスタ及びバイポーラトランジスタによって第１の選択素子を構成し、第１及び第２の拡散領域は第２導電型の拡散領域であり、第３の拡散領域は第１導電型の拡散領域である、ことを特徴とする。

また、本発明の更に他の一側面による半導体装置は、第１導電型の半導体基板、半導体基板に形成され、第１の方向に延伸する溝の底面及びそれらの溝の内壁の一部に形成されるゲート絶縁膜、ゲート絶縁膜を覆うように溝の中に埋設され、第１の方向に延伸するワード線であるゲート電極、ゲート電極を覆うように溝を埋め、第１の方向に延伸するキャップ絶縁膜領域、第１の方向と直交する第２の方向であるキャップ絶縁膜領域の第１の側面の一部及び第１の側面の一部に対向する第２の側面の一部にそれぞれ形成され、対応するゲート電極と共に電界効果トランジスタを構成する第２導電型の第１の拡散領域と第２導電型の第２の拡散領域、第２の方向であるキャップ絶縁膜領域の第２の側面の一部及び半導体基板の上面と第２の拡散領域の上面との間に形成され、基板及び対応する第２の拡散領域と共にバイポーラトランジスタを構成する第１導電型の第３の拡散領域、第２の方向にそれぞれ延伸する複数のビット線、ビット線間に形成された素子分離領域によって、少なくともビット線の下方の領域の一部に区画化された一つの活性領域、一つのビット線及びそれぞれ異なるワード線に関連する複数の第３の拡散領域とのそれぞれの交点にそれぞれ対応し、一つの活性領域の内にそれぞれ含まれる複数の第３の拡散領域とそれぞれ接続する複数の記憶素子と、を備え、一つの活性領域の内にそれぞれ含まれ、複数の電界効果トランジスタ及び複数の電界効果トランジスタにそれぞれ対応する複数のバイポーラトランジスタによって複数の選択素子を構成し、複数の記憶素子及び複数の記憶素子にそれぞれ対応する複数の選択素子によって複数のメモリセルを構成する、ことを特徴とする。

本発明によれば、半導体基板と第１及び第２の拡散領域とゲート絶縁膜及びゲート電極とで電界効果トランジスタが形成され、半導体基板と第２及び第３の拡散領域とでバイポーラトランジスタが形成される。第２の拡散領域は、電界効果トランジスタの一方の被制御電極と、バイポーラトランジスタのベースとを兼ねる。第２及び第３の拡散領域が半導体基板の法線方向に並ぶことから、第１の拡散領域、ゲート電極、第２の拡散領域（第３の拡散領域）の配列方向（ビット線方向）についての選択素子の長さは、３Ｆで足りることになる。したがって、選択素子のビット線方向の長さを短縮することが可能になっている。

本発明の第１の実施の形態による半導体装置の平面図である。 本発明の第１の実施の形態による半導体装置の平面図である。 （ａ）〜（ｃ）はそれぞれ、図１及び図２に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置の断面図である。 図３に示す半導体装置の構造と図５に示す半導体装置の回路要素との対応を説明するための図である。 本発明の第１の実施の形態による半導体装置の等価回路を示す図である。 （ａ）は、選択対象のメモリセルの記憶素子をアモルファス相に相変化させる場合（Ｒｅｓｅｔ）の、各線及び各節点の電位の時間変化を示す図である。（ｂ）は、選択対象のメモリセルの記憶素子を結晶相に相変化させる場合（Ｓｅｔ）の、各線及び各節点の電位の時間変化を示す図である。 （ａ）は、アモルファス相を取る記憶素子から記憶情報を読み出す場合の、各線及び各節点の電位の時間変化を示す図である。（ｂ）は、結晶相を取る記憶素子から記憶情報を読み出す場合の、各線及び各節点の電位の時間変化を示す図である。 本発明の第２の実施の形態による半導体装置の平面図である。 （ａ）〜（ｃ）はそれぞれ、図８に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置の断面図である。 本発明の第３の実施の形態による半導体装置の平面図である。 本発明の第３の実施の形態による半導体装置の平面図である。 （ａ）〜（ｃ）はそれぞれ、図１０及び図１１に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置の断面図である。 本発明の第４の実施の形態による半導体装置の平面図である。 （ａ）〜（ｃ）はそれぞれ、図１３に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置の断面図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、図４に示される様に、半導体基板（第１導電型）に形成された所謂キャップ絶縁膜１１を有する埋め込みワード線ＷＬ（ゲート電極２３）、キャップ絶縁膜領域の両側にそれぞれ形成され、ゲート電極と共に電界効果トランジスタを構成する第１及び第２の拡散領域１５，１６（共に第２導電型）、及びキャップ絶縁膜領域の一方の側面及び半導体基板の上面と第２の拡散領域の上面との間に形成され、基板及び第２の拡散領域と共にバイポーラトランジスタを構成する第３の拡散領域１７（第１導電型）、を備え、電界効果トランジスタ及びバイポーラトランジスタによって第１の選択素子を構成する。第３の拡散領域には、記憶素子２０が接続される。第２の拡散領域は、電界効果トランジスタの一方の被制御電極と、バイポーラトランジスタのベース電極とを兼ねる。

上記構成により、半導体基板と第１及び第２の拡散領域とゲート絶縁膜及びゲート電極とで電界効果トランジスタが形成され、半導体基板と第２及び第３の拡散領域とでバイポーラトランジスタが形成される。第２の拡散領域は、電界効果トランジスタの一方の被制御電極と、バイポーラトランジスタのベース電極とを兼ねる。第２及び第３の拡散領域が半導体基板の法線方向に並ぶことから、第１の拡散領域、ゲート電極、第２の拡散領域（第３の拡散領域）の配列方向（ビット線方向）についての選択素子の長さは、３Ｆで足りることになる。したがって、選択素子のビット線方向の長さを短縮することが可能になっている。

また、本発明の課題を解決する技術思想（コンセプト）の他の一例は、図１、図４に示される様に、半導体基板（Ｐ型）に形成され、Ｘ方向に延伸する溝の底面及びそれらの溝の内壁の一部に形成されるゲート絶縁膜１４（太い実線）、ゲート絶縁膜を覆うように溝の中に埋設され、Ｘ方向に延伸するワード線ＷＬであるゲート電極２３、ゲート電極を覆うように溝を埋め、Ｘ方向に延伸するキャップ絶縁膜領域１１、Ｘ方向と直交するＹ方向であるキャップ絶縁膜領域の第１の側面の一部及び第１の側面の一部に対向する第２の側面の一部にそれぞれ形成され、対応するゲート電極と共に電界効果トランジスタを構成する第１の拡散領域１５（Ｎ型）と第２導電型の第２の拡散領域１６（Ｎ型）、Ｙ方向であるキャップ絶縁膜領域の第２の側面の一部及び半導体基板の上面と第２の拡散領域の上面との間に形成され、基板及び対応する第２の拡散領域と共にバイポーラトランジスタを構成する第３の拡散領域１７（Ｐ型）、Ｙ方向にそれぞれ延伸する複数のビット線ＢＬ、ビット線間に形成された素子分離領域１２によって、少なくともビット線の下方の領域の一部に区画化された一つの活性領域Ｋ、一つのビット線及びそれぞれ異なるワード線に関連する複数の第３の拡散領域とのそれぞれの交点にそれぞれ対応し、一つの活性領域の内にそれぞれ含まれる複数の第３の拡散領域とそれぞれ接続する複数の記憶素子２０と、を備え、一つの活性領域Ｋの内にそれぞれ含まれ、複数の電界効果トランジスタ及び複数の電界効果トランジスタにそれぞれ対応する複数のバイポーラトランジスタによって複数の選択素子を構成し、複数の記憶素子及び複数の記憶素子にそれぞれ対応する複数の選択素子によって複数のメモリセルを構成する。

上記構成によっても、選択素子のビット線方向の長さを短縮することが可能になっている。また、ワード線間の領域が、誘電体ではなく第１導電型の半導体で埋められることから、ワード線間の容量結合が軽減され、この容量結合により生ずるカップリングノイズが低減される。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置１の平面図である。同図では、半導体装置１の構造を分かりやすく示すため、いくつかの構成要素を透過的に示すとともに、他のいくつかの構成要素を省略している。図２も、本発明の好ましい第１の実施形態による半導体装置１の平面図である。同図は、後述する素子分離領域の構造を分かりやすく示すための図であり、素子分離領域以外の構成要素については大幅に省略して記載している。図３（ａ）〜（ｃ）はそれぞれ、図１及び図２に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置１の断面図である。

半導体装置１は相変化記憶素子を含む記憶素子２０を有するＰＣ−ＲＡＭであり、図１等に示すように、Ｐ型（第１導電型）の半導体（シリコン）基板１０の表面に設けられる。なお、本発明においてＰ型の半導体基板１０という場合、シリコン基板表面に設けたＰ型の拡散領域（Ｐｗｅｌｌ）を含む。図１及び図２には、ＰＣＲＡＭのメモリマットの角部付近を示している。

初めに、半導体装置１の回路構成について説明する。

図５は、半導体装置１の等価回路を示す図である。ただし、同図にはメモリセル４つ分のみを示している。同図に示すように、半導体装置１は、Ｘ方向に配線された複数のワード線ＷＬと、Ｙ方向に配線された複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの交点ごとに配置された複数のメモリセルＭＣとを備えている。

メモリセルＭＣは、図５に示すように、記憶素子２０と選択素子２１（第１の選択素子）とを有している。記憶素子２０は相変化材料を含んで構成される。具体的な相変化材料としては、２以上の相上状態を取り、かつ、相状態によって電気抵抗が異なる材料であれば特に限定されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、相対的に高抵抗なアモルファス相と相対的に低抵抗な結晶相のいずれかの相状態を選択的に取り得る材料であり、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）のうちのいずれかを少なくとも１つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系合金、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系合金、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系合金が挙げられる。

記憶素子２０の一端はビット線ＢＬに接続され、他端は選択素子２１に接続される。

選択素子２１は、ＰＮＰ型のバイポーラトランジスタ２２とＮチャンネル型のＭＯＳトランジスタ２３とを有し、いわゆるＩＧＢＴ(絶縁ゲートバイポーラトランジスタ、Insulated Gate Bipolar Transistor)を構成している。選択素子２１の具体的な構造及び構成材料については後述する。

バイポーラトランジスタ２２のエミッタＥは記憶素子２０に接続され、コレクタＣはグランド配線に接続される。バイポーラトランジスタ２２のベースＢは、ＭＯＳトランジスタ２３のドレインＤ（一方の被制御電極）に接続される。ＭＯＳトランジスタ２３のゲートＧ（制御電極）はワード線ＷＬに接続され、ソースＳ（他方の被制御電極）はグランド配線（半導体基板１０）に接続される。以下では、バイポーラトランジスタ２２と記憶素子２０の接続点をエミッタ節点ＥＮといい、バイポーラトランジスタ２２とＭＯＳトランジスタ２３の接続点をベース節点ＢＮという。

メモリセルＭＣを選択する際には、選択対象のメモリセルＭＣのゲート電極Ｇに接続するワード線ＷＬを活性化（高電位化）する。すると、ＭＯＳトランジスタ２３にドレイン電流が流れてバイポーラトランジスタ２２がオンし、エミッタ節点ＥＮがグランド配線に接続される。これにより、記憶素子２０がビット線ＢＬとグランド配線との間に接続されることになるので、ビット線ＢＬに流す電流量を制御して記憶素子２０の相状態を制御すること（書き込み）、及びビット線ＢＬに流れる電流量を図示しないセンスアンプで検知することにより記憶素子２０の相状態を検出すること（読み出し）が可能になる。

このように選択素子２１としてＩＧＢＴを用いたことで、選択素子２１としてＭＯＳトランジスタのみを用いる場合に比べ、記憶素子２０に流れる電流Ｉｃｅｌｌの電流値を大きくすることが可能になる。つまり、電流Ｉｃｅｌｌは、ＭＯＳトランジスタ２３のドレイン電流をバイポーラトランジスタ２２により電流増幅したものとなるので、電流Ｉｃｅｌｌの電流値はＭＯＳトランジスタ２３のドレイン電流の電流値より大きくなる。

次に、メモリセルＭＣに対して書き込み又は読み出しを行う際の各線及び各節点等の電圧の変化について、説明する。

図６（ａ）（ｂ）及び図７（ａ）（ｂ）は、各線及び各節点の電位の時間変化を示す図である。図６（ａ）は、選択対象のメモリセルＭＣの記憶素子２０をアモルファス相に相変化させる場合（Ｒｅｓｅｔ）を示し、図６（ｂ）は、結晶相に相変化させる場合（Ｓｅｔ）を示している。また、図７（ａ）は、アモルファス相を取る記憶素子２０から記憶情報を読み出す場合を示し、図７（ｂ）は、結晶相を取る記憶素子２０から記憶情報を読み出す場合を示している。これらの図及び以下の説明において、「選択ＷＬ」及び「選択ＢＬ」はそれぞれ、選択対象のメモリセルＭＣに接続されたワード線ＷＬ及びビット線ＢＬを示し、「非選択ＷＬ」及び「非選択ＢＬ」はそれぞれ、「選択ＷＬ」及び「選択ＢＬ」でないワード線ＷＬ及びビット線ＢＬを示す。また、これらの図中に示した「ＥＮ」及び「ＢＮ」はそれぞれ、選択対象のメモリセルＭＣのエミッタ節点ＥＮ及びベース節点ＢＮを示している。

また、次の表１は、各線及び各節点等の電位を一覧表にしたものである。表１及び以下の説明において、「選択セル」は選択対象のメモリセルＭＣを、「非選択セルＢ」は「選択セル」とビット線ＢＬを共有するメモリセルＭＣを、「非選択セルＷ」は「選択セル」とワード線ＷＬを共有するメモリセルＭＣを、それぞれ示す。

図６（ａ）（ｂ）、図７（ａ）（ｂ）、及び表１に示すように、スタンバイ状態では、ワード線ＷＬ及びビット線ＢＬの電位はそれぞれ、ＶＫＫ（＝−０．３Ｖ）及びＶＳＳ（＝０．０Ｖ）となる。各メモリセルＭＣのバイポーラトランジスタ２２及びＭＯＳトランジスタ２３はともにオフとなっており、ベース節点ＢＮはフローティング（浮き）となり、エミッタ節点ＥＮの電位はビット線ＢＬと同じＶＳＳとなる。コレクタ及びソースの電位は、グランド配線の電位ＶＳＳである。

書き込み時には、選択ＷＬにＶＷＬ（＝２．４Ｖ）の電位を与える。これにより選択セルでは、バイポーラトランジスタ２２及びＭＯＳトランジスタ２３がオンとなり、エミッタ節点ＥＮがグランド配線に接続される。

選択セルの記憶素子２０をアモルファス相に相変化させる場合には、図６（ａ）に示すように、選択ＢＬの電位をＶＰＰ（約５．０Ｖ）まで上げた後、高速にＶＳＳに戻す。これにより記憶素子２０は、電流Ｉｃｅｌｌを流した状態から、瞬時に流さない状態になる。記憶素子２０は、この電流Ｉｃｅｌｌの瞬時の変化によって急速に冷却されるので、その相状態はアモルファス相に変化する。

一方、選択セルの記憶素子２０を結晶相に相変化させる場合には、図６（ｂ）に示すように、選択ＢＬの電位をＶＰＰまで上げた後、長い時間をかけて少しずつＶＳＳに戻す。これにより記憶素子２０は、加熱された後じっくり時間をかけて冷やされるので、その相状態は結晶相に変化する。

なお、書き込み時における選択セルのエミッタ節点ＥＮの電位は、表１に示すように１．１Ｖ＋α（α＝約０．２Ｖ）となる。αは、電流Ｉｃｅｌｌが流れることによりベース節点ＢＮに生ずる電位である。選択セルのコレクタの電位は、表１に示すように＋βとなる。βも電流Ｉｃｅｌｌが流れることにより生ずる電位であり、その具体的な値としては約１．０Ｖまで許容される。

また、書き込み時の非選択セルＢについては、表１に示すように、エミッタ節点ＥＮの電位がビット線電位と同じＶＰＰとなり、ベース節点ＢＮの電位が約４Ｖとなる他は、スタンバイ時と同様である。一方、書き込み時の非選択セルＷについては、選択素子２１がオンとなる一方で電流Ｉｃｅｌｌが流れないため、エミッタ節点ＥＮ、ベース節点ＢＮ、コレクタともにＶＳＳとなる。

読み出し時にも、選択ＷＬにＶＷＬの電位を与える。これにより選択セルでは、バイポーラトランジスタ２２及びＭＯＳトランジスタ２３がオンとなり、エミッタ節点ＥＮがグランド配線に接続される。

その後、選択ＢＬに、図７（ａ）（ｂ）に示すように、ＶＲｅａｄ（約１．５Ｖ）の電位を与える。これにより選択セルには電流Ｉｃｅｌｌが流れる。ＶＲｅａｄの具体的な電位は、電流Ｉｃｅｌｌの電流値が、記憶素子２０の相状態が変化しない程度に小さくなるように決定される。

電流Ｉｃｅｌｌが流れると選択ＢＬの電位が低下するが、記憶素子２０がアモルファス相（高抵抗状態）である場合には電流Ｉｃｅｌｌの電流値が相対的に小さくなり、選択ＢＬの電位低下は微少なものとなる。したがって、図７（ａ）に示すように、選択ＢＬの電位低下はほとんど観測されない。一方、記憶素子２０が結晶相（低抵抗状態）である場合には電流Ｉｃｅｌｌの電流値が相対的に大きくなるため、図７（ｂ）に示すように、選択ＢＬの電位低下が観測される。

なお、読み出し時における選択セルのエミッタ節点ＥＮの電位は、表１に示すように約１．１Ｖとなる。また、選択セルのベース節点ＢＮ及びコレクタの電位は、電流Ｉｃｅｌｌが流れることによりフローティングとなるが、読み出し時の電流Ｉｃｅｌｌが上述したように小さいことから、ほぼ０Ｖ程度となる。

また、読み出し時の非選択セルＢについては、表１に示すように、エミッタ節点ＥＮの電位がビット線電位と同じ約１．５Ｖとなり、ベース節点ＢＮの電位が約０．５Ｖとなる他は、スタンバイ時と同様である。一方、読み出し時の非選択セルＷについては、選択素子２１がオンとなる一方で電流Ｉｃｅｌｌが流れないため、エミッタ節点ＥＮ、ベース節点ＢＮ、コレクタともにＶＳＳとなる。

次に、半導体装置１の構造について説明する。

半導体装置１は、図１に示すように、Ｘ方向に配線された複数のワード線ＷＬと、Ｙ方向に配線された複数のビット線ＢＬとを有する。ワード線ＷＬはＸ方向に延伸する線状の導電体であり、例えばドープドポリシリコンなどの材料によって構成される。一方、ビット線ＢＬはＹ方向に延伸する線状の導電体であり、例えば銅（Ｃｕ）などの金属材料によって構成される。

図示していないが、メモリマットのＸ方向の両端にはロウデコーダが設けられており、各ワード線ＷＬは両端のロウデコーダに交互に接続される。同様に、メモリマットのＹ方向の両端にはカラムデコーダが設けられており、各ビット線ＢＬは両端のカラムデコーダに交互に接続される。

ワード線ＷＬは２本おきにダミーワード線ＤＷＬとされ、ダミーワード線ＤＷＬも含めて、等間隔に配置される。つまり、２本のワード線ＷＬと１本のダミーワード線ＤＷＬを単位構成として、この単位構成がＹ方向に繰り返し配置されている。このようなダミーワード線ＤＷＬが設けられているのは、１メモリセルＭＣあたりの占有面積が６Ｆ^２（Ｆは最小加工寸法）となるレイアウト（後述）を採用するとともに、良好なプロセス条件を確保するためにはワード線ＷＬの配線密度を一定とすることが好ましいためである。

ワード線ＷＬ（ダミーワード線ＤＷＬを含む。）は、図３（ａ）（ｂ）に示すように半導体基板１０に埋設されており、その上面（その定義は、基板の表面側）に沿って、Ｘ方向に延伸する絶縁膜領域１１（キャップ絶縁膜領域）が設けられる。絶縁膜領域１１の構成材料としては、シリコン窒化物又はシリコン酸化物を用いることが好適である。絶縁膜領域１１も、図３（ａ）（ｂ）に示すように半導体基板１０に埋設される。ワード線ＷＬは、基板の表面を基準にそのボディがすべて埋設され、ワード線ＷＬの全ての側面（上面、両側面（両側面）、下面（底面））は基板の中に含まれる。絶縁膜領域１１は、基板の表面を基準にボディの一部が埋設される。前記ボディの一部である絶縁膜領域１１の両側面及び下面は基板の中に含まれ、上面は基板の表面と同じ位置である。本願では、このような上面を除く両側面及び下面が基板の中に含まれる絶縁膜領域１１は、「基板に埋設される絶縁膜領域１１」として説明する。後述する素子分離領域１２においても同様である。尚、上面は基板の表面側に近い側を示し、下面は基板の表面から遠い側を示し、側面は基板の表面に対して垂直な面を示す。以後の説明において同様である。

ビット線ＢＬの間には、図２に示すように、Ｙ方向に長い素子分離領域１２（第１の素子分離領域）が設けられる。素子分離領域１２は、メモリセルＭＣを形成する領域である活性領域Ｋを区画するために設けられるもので、その構成材料としては、シリコン窒化物又はシリコン酸化物を用いることが好適である。第１の視点から、活性領域Ｋは、素子分離領域１２の間に定義（区画）される。素子分離領域１２も、図３（ｂ）（ｃ）に示すように半導体基板１０に埋設される。素子分離領域１２の両側面及び下面は基板の中に含まれ、上面は基板の表面と同じである。

第２の視点から、活性領域Ｋは、それぞれがダミーワード線ＤＷＬの上面に沿って形成された絶縁膜領域１１の間によって区画される。１つの活性領域Ｋ内には２本のワード線ＷＬが配置され、それぞれをゲート電極とする２つの選択素子２１（第１及び第２の選択素子）及びこれらを用いる２つのメモリセルＭＣ（第１及び第２のメモリセル）が形成される。以下、活性領域Ｋ内の構造について、図３（ａ）（ｂ）（ｃ）を中心に詳しく説明する。

まず、選択素子２１は、絶縁膜領域１１の下面１１ｃを覆うワード線ＷＬ（ゲート電極）と、ワード線ＷＬと半導体基板１０の間に設けられるゲート絶縁膜１４（図３（ａ）参照）とを有する。ゲート絶縁膜１４は太い実線で示される。ゲート絶縁膜１４は、ワード線ＷＬを形成するために半導体基板１０に溝を設けた後、その内壁を酸化することにより形成することが好適である。尚、ゲート絶縁膜１４は、図３（ａ）以外には符号をつけていない。

選択素子２１はさらに、第１〜第３の拡散領域１５〜１７を有する。第１の拡散領域１５は、絶縁膜領域１１のビット線方向の側面１１ａ（活性領域Ｋ内のもう一方の選択素子２１に対向する側面）を覆うＮ−型不純物拡散領域であり、側面１１ａに接して設けられる。第２の拡散領域１６は、絶縁膜領域１１のビット線方向の側面１１ｂ（側面１１ａの反対側に位置する側面）を覆うＮ−型不純物拡散領域であり、側面１１ｂに接して設けられる。第３の拡散領域１７は、第２の拡散領域１６の上面を覆うＰ＋型不純物拡散領域であり、第２の拡散領域１６の上面に接して設けられる。

第１及び第２の拡散領域１５，１６は、半導体基板１０の表面に、Ｎ型（第２導電型）の不純物を注入することにより形成される。また、第３の拡散領域１７は、第２の拡散領域１６の表面にさらに半導体基板１０と同じ導電型（Ｐ型）の不純物を注入することにより形成される。

なお、Ｎ型不純物の注入は、第１及び第２の拡散領域１５，１６について同時に行うことが好適である。こうすることで、第２の拡散領域１６のＺ方向長さと第３の拡散領域１７のＺ方向長さとの合計は、第１の拡散領域１５のＺ方向長さと略同一となる。逆に言えば、第２の拡散領域１６のＺ方向長さと第３の拡散領域１７のＺ方向長さとの合計を、第１の拡散領域１５のＺ方向長さと略同一とすることで、Ｎ型不純物の注入を、第１及び第２の拡散領域１５，１６について同時に行うことが可能になる。

以上の構造により、半導体基板１０と第１及び第２の拡散領域１５，１６とゲート絶縁膜１４及びワード線ＷＬとでＭＯＳトランジスタ２３が形成され、半導体基板１０と第２及び第３の拡散領域１６，１７とでバイポーラトランジスタ２２が形成される。

図４は、図３に示した半導体装置１の構造と図５に示した半導体装置１の回路要素との対応を説明するための図である。同図には、図３（ａ）に示した断面図に、バイポーラトランジスタ２２などの回路要素を重ねて描いている。同図に示すように、第１の拡散領域１５がＭＯＳトランジスタ２３のソースを構成し、第２の拡散領域１６がＭＯＳトランジスタ２３のドレイン及びバイポーラトランジスタ２２のベースを構成し、第３の拡散領域１７がバイポーラトランジスタ２２のエミッタを構成し、半導体基板１０がバイポーラトランジスタ２２のコレクタを構成する。

なお、バイポーラトランジスタ２２のコレクタとＭＯＳトランジスタ２３のソースとは、図４にも示すように接地される。これは、半導体基板１０と第１の拡散領域１５とを、グランド配線ＶＳＳに接続することにより実現される。具体的には、図１に示すように、ビット線ＢＬの一部がグランド配線ＶＳＳとして用いられ、半導体基板１０及び第１の拡散領域１５はそれぞれ、コンタクト導体３０，３１によってグランド配線ＶＳＳに接続する。

また、１つの活性領域Ｋ内には、上述したように２つの選択素子２１が設けられるが、その具体的な構造としては、図４に示すように、２つの選択素子２１に第１の拡散領域１５を共有させている。また、一方の選択素子２１が、第１の拡散領域１５を挟んで他方の選択素子２１と対称な構造を有するようにしている。このような構造を採用したことにより、半導体装置１では、一方の選択素子２１の第３の拡散領域１７から他方の選択素子２１の第３の拡散領域１７までの距離が５Ｆとなる。したがって、半導体装置１では、活性領域Ｋあたりの専有面積が６Ｆ^２となる。

また、第１及び第２の拡散領域１５，１６の下面は、図４に示すように、ワード線ＷＬの上面より高い位置に設けられる。換言すれば、第１及び第２の拡散領域１５，１６とワード線ＷＬとがゲート絶縁膜１４を挟んで隣接しないようにしている。このようにしているのは、寄生トランジスタが生ずることを防止するためである。すなわち、例えば仮にワード線ＷＬ（ゲート電極）と第２の拡散領域１６とがゲート絶縁膜１４を挟んで隣接しているとすると、ワード線ＷＬを制御電極とし、第３の拡散領域１７と半導体基板１０とを非制御電極とするＭＯＳトランジスタ（寄生トランジスタ）が形成される。この寄生トランジスタが形成されることは好ましくないので、上述したように、第１及び第２の拡散領域１５，１６の下面を、ワード線ＷＬの上面より高い位置に設けることで、寄生トランジスタが形成されないようにしている。

次に、記憶素子２０は、対応する選択素子２１の第３の拡散領域１７の上面に形成される。具体的には、図３（ａ）（ｃ）に示すように、第３の拡散領域１７の上面にコンタクト導体３２が形成され、さらにその上面に下部電極ＵＥが形成される。そして、下部電極ＵＥの上面に、上述した相変化材料からなる相変化記憶素子ＧＳＴが形成され、相変化記憶素子ＧＳＴの上面には、ビット線方向（Ｙ方向）に並ぶ記憶素子２０に共通の上部電極ＴＥが形成される。記憶素子２０は、これら下部電極ＵＥ、相変化記憶素子ＧＳＴ、上部電極ＴＥにより構成される。上部電極ＴＥは、コンタクト導体３３によってビット線ＢＬと電気的に接続される。

なお、下部電極ＵＥの材料としては、電気抵抗の比較的高い材料、例えばメタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらに、ＴｉＣＮなどの材料を好ましく用いることができる。また、上部電極ＴＥの材料としては、電気抵抗の比較的低い金属材料を用いることが好ましい。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、あるいは、これらの窒化物、シリサイドなどを好ましく用いることができる。

以上説明したように、本実施形態による半導体装置１では、第２及び第３の拡散領域１６，１７が半導体基板１０の法線方向（Ｚ方向）に並ぶことから、ビット線方向（Ｘ方向）についての選択素子２１の長さは、３Ｆ（Ｆは最小加工寸法）で足りることになる。したがって、選択素子２１のビット線方向（Ｘ方向）の長さを背景技術に比べて短縮することが可能になっている。

また、上述したように、本実施形態による半導体装置１では、ワード線ＷＬと第１及び第２の拡散領域１５，１６とがゲート絶縁膜１４を挟んで隣接することにより生じ得る寄生トランジスタの形成が防止されている。

また、ワード線ＷＬ間の領域が、誘電体ではなくＰ型の半導体基板１０で埋められることから、ワード線ＷＬ間の容量結合が軽減され、この容量結合により生ずるカップリングノイズが低減される。

図８は、本発明の好ましい第２の実施形態による半導体装置１の平面図である。同図は、第１の実施形態において示した図２に対応している。また、図９（ａ）〜（ｃ）はそれぞれ、図８に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置１の断面図である。

図８及び図９に示すように、本実施形態による半導体装置１は、素子分離領域１３（第２，第３の素子分離領域）が追加され、ダミーワード線ＤＷＬ及びダミーワード線ＤＷＬ上の絶縁膜領域１１が削除されている点で、第１の実施形態による半導体装置１と相違している。

素子分離領域１３は、図８及び図９（ａ）（ｂ）に示すように、第１の実施形態におけるダミーワード線ＤＷＬ及びダミーワード線ＤＷＬ上を置き換えるものである。つまり、素子分離領域１３は、２本のワード線ＷＬを挟むように配置されている。

素子分離領域１３を設けたことで、ダミーワード線ＤＷＬを用いなくても、第１の実施形態と同様の活性領域Ｋを区画することが可能になる。また、ダミーワード線ＤＷＬを用いないことから、ダミーワード線ＤＷＬとワード線ＷＬの間の容量結合をなくすことが可能になる。

図１０及び図１１は、本発明の好ましい第３の実施形態による半導体装置１の平面図である。図１０及び図１１はそれぞれ、第１の実施形態において示した図１及び図２に対応している。また、図１２（ａ）〜（ｃ）はそれぞれ、図１０及び図１１に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置１の断面図である。

図１０〜図１２に示すように、本実施形態による半導体装置１は、素子分離領域１２、第１の拡散領域１５、及びコンタクト導体３１がそれぞれ素子分離領域１２ａ、第１の拡散領域１５ａ、及びコンタクト導体３１ａに置き換わり、スリット状のコンタクト導体（スリットコン）３４が追加されている点で、第１の実施形態による半導体装置１と相違している。その他の点は、第１の実施形態による半導体装置１と同様である。

素子分離領域１２ａは、図１１及び図１２（ｂ）に示すように、メモリマットの端から端まで途切れることなく、スリットコン３４の下側をくぐってＹ方向に延伸している。素子分離領域１２ａをこのように構成したことにより、第１の拡散領域１５ａは、素子分離領域１２ａによって分断されている。

このように分断された第１の拡散領域１５ａをグランド配線ＶＳＳに接続するために、本実施形態では、図１０及び図１２（ａ）（ｂ）に示すように、Ｘ方向に並ぶ第１の拡散領域１５ａを相互に接続するスリットコン３４を、半導体基板１０の表面に形成している。そして、コンタクト導体３１ａは、このスリットコン３４とグランド配線ＶＳＳとを接続している。

本実施形態による半導体装置１によれば、素子分離領域１２ａがメモリマットの端から端まで途切れず延伸するので、素子分離領域１２ａの形成時に使用するマスクパターンの作成が容易になる。

図１３は、本発明の好ましい第４の実施形態による半導体装置１の平面図である。同図は、第１の実施形態において示した図１に対応している。また、図１４（ａ）〜（ｃ）はそれぞれ、図１３に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面、Ｃ−Ｃ’線断面に対応する半導体装置１の断面図である。

図１３及び図１４に示すように、本実施形態による半導体装置１は、第１の拡散領域１５が第１の拡散領域１５ｂに置き換わっている点で、第１の実施形態による半導体装置１と相違している。その他の点は、第１の実施形態による半導体装置１と同様である。

第１の拡散領域１５ｂは、第１の拡散領域１５にサリサイド処理を施したものである。サリサイド処理は、半導体基板１０の表面にＮ型不純物を注入して第１の拡散領域１５を形成した後、Ｔｉ又はＣｏ等の金属をスパッタリング法により数１０ｎｍ堆積し、アニールにより金属とシリコンとを反応させて、表面にシリサイド１８を形成することによって行う。

このようにサリサイド処理を施した第１の拡散領域１５ｂを用いることにより、第１の拡散領域１５ｂとコンタクト導体３１の間の接触抵抗を低減することが可能になる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本発明の基本的技術思想は、例えば、上記実施形態で説明したＰＣ−ＲＡＭ以外にもＲＥ−ＲＡＭ(Resistance Random Access Memory)等に適用できる。さらに、メモリセルに比較的大きな電流を流す記憶素子に関するＩＧＢＴ，ＦＥＴに適用可能であり、記憶素子の種類は不揮発性メモリ素子に限られない。

また、本発明の基本的技術思想は、様々な半導体装置に適用することができる。例えば、それぞれ記憶機能を有するＣＰＵ(Central Processing Unit)、ＭＣＵ(Micro Control Unit)、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ(Application Specific Integrated Circuit)、ＡＳＳＰ(Application Specific Standard Circuit)、メモリ(Memory)等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、上記実施形態においては選択素子がＭＯＳトランジスタを有する例を取り上げたが、本発明はＭＯＳトランジスタに限られるものではなく、電界効果トランジスタ(Field Effect Transistor; FET)であればよい。つまり、ＭＯＳ(Metal Oxide Semiconductor)以外にもＭＩＳ(Metal-Insulator Semiconductor)、TFT(Thin Film Transistor)等の様々なＦＥＴに本発明は適用できる。

さらに、上記実施形態では、Ｐ型及びＮ型をそれぞれ第１導電型及び第２導電型としたが、この関係は逆でもよい。すなわち、Ｎ型及びＰ型をそれぞれ第１導電型及び第２導電型としてもよい。この場合、半導体基板１０としてはＮ型のものを用い、第１及び第３の拡散領域１５〜１７はそれぞれ、Ｐ型、Ｐ型、Ｎ型となる。したがって、バイポーラトランジスタ２２はＮＰＮ型、ＭＯＳトランジスタ２３はＰチャンネル型となる。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 半導体装置
１０ 半導体基板
１１ キャップ絶縁膜領域
１１ａ，１１ｂ キャップ絶縁膜領域のビット線方向の側面
１１ｃ キャップ絶縁膜領域の下面
１２，１２ａ 第１の素子分離領域
１３ 第２，第３の素子分離領域
１４ ゲート絶縁膜
１５，１５ａ，１５ｂ 第１の拡散領域
１６ 第２の拡散領域
１７ 第３の拡散領域
１８ シリサイド
２０ 記憶素子
２１ 選択素子
２２ バイポーラトランジスタ
２３ ＭＯＳトランジスタ
３０，３１，３１ａ，３２，３３ コンタクト導体
３４ スリットコン
ＢＬ ビット線
ＢＮ ベース節点
ＤＷＬ ダミーワード線
ＥＮ エミッタ節点
ＧＳＴ 相変化記憶素子
Ｋ 活性領域
ＭＣ メモリセル
ＴＥ 上部電極
ＵＥ 下部電極
ＶＳＳ グランド配線
ＷＬ ワード線

Claims (27)

1. 第１導電型の半導体基板、
   前記半導体基板に形成された溝の底面及びその溝の内壁の一部に形成されるゲート絶縁膜、
   前記ゲート絶縁膜を覆うように前記溝の中に埋設されたゲート電極、
   前記ゲート電極を覆うように前記溝を埋めるキャップ絶縁膜領域、
   前記キャップ絶縁膜領域の第１の側面及び前記第１の側面に対向する第２の側面にそれぞれ形成され、前記ゲート電極と共に電界効果トランジスタを構成する第１及び第２の拡散領域、及び
   前記キャップ絶縁膜領域の前記第２の側面及び前記半導体基板の上面と前記第２の拡散領域の上面との間に形成され、前記基板及び前記第２の拡散領域と共にバイポーラトランジスタを構成する第３の拡散領域、を備え、
   前記電界効果トランジスタ及び前記バイポーラトランジスタによって第１の選択素子を構成し、
   前記第１及び第２の拡散領域は第２導電型の拡散領域であり、
   前記第３の拡散領域は前記第１導電型の拡散領域である、ことを特徴とする半導体装置。
2. 第１導電型の半導体基板と、
   前記半導体基板に埋設され、前記半導体基板の上面に垂直な第１の側面、前記第１の側面に対向する第２の側面、及び前記半導体基板の上面に対向する下面を有するキャップ絶縁膜領域と、
   前記半導体基板の中にボディのすべてが埋設され、前記キャップ絶縁膜領域の下面を覆うゲート電極、
   前記半導体基板の中にボディのすべてが埋設され、前記ゲート電極と前記半導体基板の間に形成されるゲート絶縁膜、
   前記キャップ絶縁膜領域の前記第１の側面を覆う第１の拡散領域、
   前記キャップ絶縁膜領域の前記第２の側面を覆う第２の拡散領域、及び
   前記キャップ絶縁膜領域の前記第２の側面及び前記第２の拡散領域の上面を覆い、前記半導体基板の上面に接する第３の拡散領域を有する第１の選択素子、とを備え、
   前記ゲート電極、前記第１及び第２の拡散領域で電界効果トランジスタを構成し、
   前記基板及び前記第２及び第３の拡散領域でバイポーラトランジスタを構成し、
   前記電界効果トランジスタ及び前記バイポーラトランジスタによって第１の選択素子を構成し、
   前記第１及び第２の拡散領域は第２導電型の拡散領域であり、
   前記第３の拡散領域は前記第１導電型の拡散領域である、ことを特徴とする半導体装置。
3. 前記基板の上面側である前記ゲート電極の上面は、それぞれが前記半導体基板の上面に対向する前記第１の拡散領域の下面及び前記第２の拡散領域の下面より低い位置にある、ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記半導体基板の上面に垂直な方向を基準として、前記第２の拡散領域の垂直方向長さと前記第３の拡散領域の垂直方向長さとの合計は、前記第１の拡散領域の垂直方向長さと略同一である、ことを特徴とする請求項１又は２に記載の半導体装置。
5. 更に、前記第１の拡散領域、前記ゲート電極、及び前記第２の拡散領域の配列方向に、前記キャップ絶縁膜領域との間に前記第２と第３の拡散領域を挟むように形成される第２の前記キャップ絶縁膜領域を備える、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 更に、前記第２の前記キャップ絶縁膜の下面を覆う第２のゲート電極を備える、ことを特徴とする請求項５に記載の半導体装置。
7. 更に、前記第２のゲート電極には、前記第２と第３の拡散領域との間に前記第２のキャップ絶縁膜を挟むように形成される領域及び前記第２の拡散領域との間が電気的に導通しない電位が供給される、ことを特徴とする請求項６に記載の半導体装置。
8. 更に、前記第３の拡散領域と電気的に接続する記憶素子を備える、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記記憶素子は相変化記憶素子を含む、ことを特徴とする請求項８に記載の半導体装置。
10. 前記第１の拡散領域には、前記電界効果トランジスタが導通することによって前記バイポーラトランジスタが導通する電位が供給される、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
11. 更に、前記第３の拡散領域と電気的に接続する記憶素子を備え、
    前記半導体基板には、前記バイポーラトランジスタが導通することによって、前記記憶素子に電子を流す電位が供給される、ことを特徴とする請求項１０に記載の半導体装置。
12. 更に、前記第１の拡散領域を共有し、かつ該第１の拡散領域を軸として前記第１の選択素子と対称な構造を有する前記電界効果トランジスタ及び前記バイポーラトランジスタで構成する第２の選択素子を備える、ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
13. 第１導電型の半導体基板、
    前記半導体基板に形成され、第１の方向に延伸する溝の底面及びそれらの溝の内壁の一部に形成されるゲート絶縁膜、
    前記ゲート絶縁膜を覆うように前記溝の中に埋設され、前記第１の方向に延伸するワード線であるゲート電極、
    前記ゲート電極を覆うように前記溝を埋め、前記第１の方向に延伸するキャップ絶縁膜領域、
    前記第１の方向と直交する第２の方向である前記キャップ絶縁膜領域の第１の側面の一部及び前記第１の側面の一部に対向する第２の側面の一部にそれぞれ形成され、対応する前記ゲート電極と共に電界効果トランジスタを構成する第２導電型の第１の拡散領域と第２導電型の第２の拡散領域、
    前記第２の方向である前記キャップ絶縁膜領域の前記第２の側面の一部及び前記半導体基板の上面と前記第２の拡散領域の上面との間に形成され、前記基板及び対応する前記第２の拡散領域と共にバイポーラトランジスタを構成する前記第１導電型の第３の拡散領域、
    前記第２の方向にそれぞれ延伸する複数のビット線、
    前記ビット線間に形成された第１の素子分離領域によって、少なくとも前記ビット線の下方の領域の一部に区画化された一つの活性領域、
    一つの前記ビット線及びそれぞれ異なる前記ワード線に関連する複数の前記第３の拡散領域とのそれぞれの交点にそれぞれ対応し、前記一つの活性領域の内にそれぞれ含まれる前記複数の第３の拡散領域とそれぞれ接続する複数の記憶素子と、を備え、
    前記一つの活性領域の内にそれぞれ含まれ、複数の前記電界効果トランジスタ及び前記複数の電界効果トランジスタにそれぞれ対応する複数の前記バイポーラトランジスタによって複数の選択素子を構成し、
    前記複数の記憶素子及び前記複数の記憶素子にそれぞれ対応する前記複数の選択素子によって複数のメモリセルを構成する、ことを特徴とする半導体装置。
14. 前記複数のメモリセルは、それぞれ前記第１の拡散領域を共有すると共に該第１の拡散領域を軸として互いに対称な構造を有する前記第２の方向に隣り合う第１のメモリセルと第２のメモリセルを含む、ことを特徴とする請求項１３に記載の半導体装置。
15. それぞれ第１の方向にそれぞれ延伸する前記複数のワード線は前記第２の方向に等間隔に展開して配置されると共に、それぞれ前記第１及び第２のメモリセルに関連する２本の前記ワード線を一つのグループとし、２つの前記グループ間に配置される前記ワード線をそれ自身が有する電界効果トランジスタを導通させないダミーワード線を、更に含む、ことを特徴とする請求項１４に記載の半導体装置。
16. 前記一つの活性領域は、更に、２本の前記ダミーワード線の間により区画される、ことを特徴とする請求項１５に記載の半導体装置。
17. 前記第２の方向に隣り合う前記２つのグループは、前記ダミーワード線を軸として互いに対称な構造を有する、ことを特徴とする請求項１５又は１６に記載の半導体装置。
18. 更に、前記第１の素子分離領域を軸として、前記第２の方向に複数の前記一つの活性領域及び前記複数の活性領域がそれぞれ含む前記第１と第２のメモリセルを含む、ことを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。
19. 更に、前記第１の方向に延伸し、前記第１のメモリセルに関連する前記ワード線との間に前記第１のメモリセルを挟むように形成される第２の素子分離領域と、
    前記第１の方向に延伸し、前記第２のメモリセルに関連する前記ワード線との間に前記第２のメモリセルを挟むように形成される第３の素子分離領域と、を備え、
    前記一つの活性領域は、前記第２の方向の視点における前記第２及び第３の素子分離領域によって、更に定義され、
    前記第１及び第２のメモリセルは、前記更に定義された一つの活性領域に含まれる、ことを特徴とする請求項１４に記載の半導体装置。
20. 前記基板の上面側である前記ワード線の上面は、それぞれが前記半導体基板の上面に対向する前記第１の拡散領域の下面及び前記第２の拡散領域の下面より低い位置にある、ことを特徴とする請求項１３乃至１９のいずれか一項に記載の半導体装置。
21. 前記半導体基板の上面に垂直な方向を基準として、前記第２の拡散領域の垂直方向の第１の長さと前記第３の拡散領域の垂直方向の第２の長さとの合計は、前記第１の拡散領域の垂直方向の第３の長さと略同一である、ことを特徴とする請求項１３乃至２０のいずれか一項に記載の半導体装置。
22. 前記記憶素子は相変化記憶素子を含む、ことを特徴とする請求項１３乃至２１のいずれか一項に記載の半導体装置。
23. 前記第１の拡散領域には、前記電界効果トランジスタが導通することによって前記バイポーラトランジスタが導通する電位が供給される、ことを特徴とする請求項１３乃至２２のいずれか一項に記載の半導体装置。
24. 更に、前記第１の方向に延伸し、前記第１の方向にそれぞれ展開して形成される複数の前記第１の拡散領域の上方に形成され、前記複数の第１の拡散領域とそれぞれ接続する一つのスリット状のコンタクト導体を備える、ことを特徴とする請求項１３乃至２３のいずれか一項に記載の半導体装置。
25. 前記第１の素子分離領域は、前記スリット状のコンタクト導体の下側を前記第２の方向に延伸し、前記スリット状のコンタクト導体と交差する、ことを特徴とする請求項２４に記載の半導体装置。
26. 前記第１の素子分離領域は、前記第２の方向にそれぞれ形成される複数の前記活性領域に対応して、一つの前記第１の素子分離領域である、ことを特徴とする請求項２４又は２５に記載の半導体装置。
27. 前記第１の拡散領域は、サリサイドの構造を含む、ことを特徴とする請求項１３乃至２６のいずれか一項に記載の半導体装置。

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