WO2007023947A1 - 半導体装置の製造方法および半導体装置 - Google Patents

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semiconductor
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Toshio Saito
Goichi Yokoyama
Tsuyoshi Fujiwara
Hidenori Sato
Nobuaki Miyakawa
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Hitachi, Ltd.
Honda Motor Co., Ltd.
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device and a semiconductor device technology, and more particularly to a technique effective when applied to a method for manufacturing a semiconductor device having a three-dimensional structure and the semiconductor device technology.
  • a semiconductor device having a three-dimensional structure is formed by integrating semiconductor elements in a three-dimensional structure in a structure in which semiconductor active layers are stacked in multiple layers. It is attracting attention as a promising structure that maintains the improvement of the degree of integration by avoiding the limitations of the above, the saturation tendency of the operation speed due to the increase in wiring resistance and parasitic effects, the high electric field effect due to the miniaturization of the element dimensions, and the like.
  • a semiconductor device having a three-dimensional structure is described in, for example, Japanese Patent Application Laid-Open No. 11-261000 (Patent Document 1) or Japanese Patent Application Laid-Open No. 2002-334967 (Patent Document 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-261000
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2002-334967
  • a method for manufacturing a three-dimensional semiconductor device by bonding substrates together is disclosed.
  • a through electrode called a vertical interconnector or a buried connection electrode is formed in a groove penetrating between the main back surfaces of a desired semiconductor substrate so that the main back surface of the semiconductor substrate can be electrically connected.
  • the structure to make is disclosed.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-261000
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-334967
  • a method for reducing the electrical resistance of a connection hole that electrically connects a lower layer wiring and an upper layer wiring (or a wiring and a semiconductor substrate) is a small diameter.
  • a method of arranging a large number of square connection holes close to each other is employed.
  • an object of the present invention is to provide a technique capable of improving element characteristics of a three-dimensional semiconductor device.
  • the present invention provides a first separation portion that extends in a thickness direction of a semiconductor wafer on a first surface of a semiconductor wafer, and a position deeper than the first separation portion in the thickness direction of the semiconductor wafer from the first surface.
  • the method includes: forming a first groove having a structure having a second separation portion extending, and having an upper surface force of the first separation portion extending in a thickness direction of the semiconductor wafer.
  • first insulating film Forming a first insulating film on the inner surface of one groove by a thermal oxidation method, filling the first groove with a buried film via the first insulating film, and in the first groove Removing the upper portion of the buried film such that the upper surface of the buried film is recessed lower than the upper surface of the first separation portion, and a second portion in the depression formed by removing the upper portion of the buried film. And a process of embedding an insulating film.
  • the present invention provides an element that is formed on a first surface of a desired semiconductor substrate and constitutes an integrated circuit
  • a through electrode provided through the first surface of the desired semiconductor substrate from the first surface to electrically connect the integrated circuits of the plurality of semiconductor substrates, and a surface of the first surface of the desired semiconductor substrate And a through-separation portion provided so as to surround the through-electrode at a position spaced from the through-electrode and penetrating the first surface force and the second surface of the desired semiconductor substrate. Then, the region where the through electrode is disposed is the active region. It is what has been.
  • the element characteristics of the semiconductor device having a three-dimensional structure can be improved.
  • FIG. 1 is an overall perspective view of each of a plurality of semiconductor wafers during a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a principal part of each semiconductor chip of the plurality of semiconductor wafers in FIG.
  • FIG. 3 is a flowchart of a semiconductor chip formation process of the semiconductor wafer of FIG. 1.
  • FIG. 4 is a plan view of the main part of the main surface of the semiconductor wafer after the separation part forming step.
  • FIG. 5 is a sectional view taken along line XI—XI in FIG.
  • FIG. 6 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 4 of the semiconductor wafer in the manufacturing process subsequent to FIG.
  • FIG. 7 is a plan view of the principal part of the main surface of the semiconductor wafer after the separation groove forming step following FIG. 6.
  • FIG. 8 is a sectional view taken along line XI—XI in FIG.
  • FIG. 9 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 7 of the semiconductor wafer after the thermal oxide film forming step following FIG. 8.
  • FIG. 10 is a cross-sectional view of a portion corresponding to the XI-XI line of FIG. 7 of the semiconductor wafer after the embedded film deposition step following FIG. 9.
  • FIG. 11 is a cross-sectional view of a portion corresponding to the XI-XI line of FIG. 7 of the semiconductor wafer after the embedded film etch-back process following FIG.
  • FIG. 12 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 7 of the semiconductor wafer after the cap insulating film deposition step subsequent to FIG.
  • FIG. 13 is a cross-sectional view of a portion corresponding to the line XI-XI in FIG. 7 of the semiconductor wafer after the cap insulating film formation step following FIG.
  • FIG. 14 is a cross-sectional view of a portion corresponding to the XI-XI line of FIG. 7 of the semiconductor wafer after the cap insulating film formation step following FIG.
  • FIG. 15 is a substantial part plan view of the semiconductor wafer after the insulating trench part forming step continued from FIG. 14;
  • FIG. 16 is a sectional view taken along line XI—XI in FIG.
  • FIG. 17 is a cross-sectional view of a portion corresponding to the XI-XI line of FIG. 15 of the semiconductor wafer after the well formation process following FIG.
  • FIG. 18 is a plan view of a principal part of the main surface of the semiconductor wafer after the step of forming the gate insulating film and the gate electrode following FIG.
  • FIG. 19 is a sectional view taken along line XI—XI in FIG.
  • FIG. 20 is a cross-sectional view taken along the line XI—XI of FIG. 18 of the semiconductor wafer after the source and drain forming step following FIG.
  • FIG. 21 is a cross-sectional view of a portion corresponding to the XI—XI line of FIG. 18 of the semiconductor wafer after the interlayer insulating film deposition step subsequent to FIG.
  • FIG. 22 is a cross-sectional view of a portion corresponding to the XI-XI line of FIG. 18 of the semiconductor wafer in the conductive groove forming step subsequent to FIG.
  • FIG. 23 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 18 of the semiconductor wafer after the conductive groove forming step subsequent to FIG.
  • FIG. 24 is a cross-sectional view of the semiconductor wafer after the conductor film deposition step subsequent to FIG. 23, at a location corresponding to the line XI-XI in FIG.
  • FIG. 25 is a substantial part plan view of the main surface of the semiconductor wafer after the conductive trench formation step following FIG. 24;
  • FIG. 26 is a sectional view taken along line XI—XI in FIG.
  • FIG. 27 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 25 of the semiconductor wafer in the plug formation step subsequent to FIG.
  • FIG. 28 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 25 of the semiconductor wafer in the plug formation step subsequent to FIG. 27.
  • FIG. 29 is a cross-sectional view of a portion of the semiconductor wafer corresponding to the XI-XI line in FIG. 25 of the semiconductor wafer in the plug formation step that follows FIG. 28.
  • FIG. 30 is a substantial part plan view of the main surface of the semiconductor wafer after the plug formation step following FIG. 29;
  • FIG. 31 is a sectional view taken along line XI—XI in FIG. 32 is an enlarged plan view of the conductive trench portion of FIG. 30.
  • FIG. 33 is an enlarged cross-sectional view of an essential part taken along line X 2 -X 2 in FIG. 32.
  • FIG. 34 is a cross-sectional view of a portion corresponding to the XI-XI line of FIG. 30 of the semiconductor wafer in the wiring layer formation step subsequent to FIG.
  • FIG. 35 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 30 of the semiconductor wafer in the wiring layer formation step subsequent to FIG. 34.
  • FIG. 36 is a cross-sectional view of a portion corresponding to the XI-XI line of FIG. 30 of the semiconductor wafer in the wiring layer formation step subsequent to FIG. 35.
  • FIG. 1 is an overall perspective view of each of a plurality of semiconductor wafers during the manufacturing process of the semiconductor device of the present embodiment
  • FIG. 2 is a view of a desired semiconductor wafer among the plurality of semiconductor wafers of FIG. The main part sectional view of a semiconductor chip is shown.
  • a plurality of semiconductor wafers (hereinafter simply referred to as wafers) having a main surface (first surface) and a back surface (second surface) located on opposite sides in the thickness direction.
  • a plurality of semiconductor chips (hereinafter simply referred to as chips) 1CA, 1CB, 1CC are formed on the main surface of each wafer 1WA, 1WB, 1WC.
  • chips semiconductor chips
  • Each of the wafers 1WA, 1WB, and 1WC is made of a substantially planar semiconductor thin plate made of, for example, silicon (Si) single crystal as a main material.
  • a semiconductor device having a three-dimensional structure is realized by bonding the plurality of wafers 1WA, 1WB, 1WC as described later.
  • Wafer 1WA represents the uppermost wafer
  • Ueno 1WB represents the middle wafer
  • Ueno 1WC represents the lowermost wafer.
  • the plurality of chips 1CA, 1CB, 1CC are regularly arranged in a matrix along the left-right vertical direction in the main surfaces of Ueno, 1WA, 1WB, 1WC.
  • An integrated circuit such as a logic circuit or a memory circuit is formed on each chip 1CA, 1CB, 1CC of each wafer 1WA, 1WB, 1WC through a wafer process.
  • the wafer process is also called the previous process, and includes a film forming process, a lithographic process, an etching process, an impurity adding process, and the like.
  • the chips 1CA, 1CB, and 1CC of each Ueno, 1WA, 1WB, and 1WC are formed so that the dimensions, shapes, and arrangement coordinates of the planes are the same.
  • Each wafer 1WA, 1WB, 1WC has a semiconductor substrate (hereinafter simply referred to as a substrate) 1S as shown in FIG.
  • This substrate 1S also has, for example, a p-type silicon single crystal force, and has principal surfaces located opposite to each other along the thickness direction (that is, the principal surface and the first surface of wafers 1WA, 1WB, 1W C) and It has a back side (that is, the back side of Ueno, 1WA, 1WB, 1WC, the second side).
  • a trench type isolation portion (trench isolation portion) 2 called STI (Shallow Trenc Isolation) or SGI (Shallow Groove Isolation) 2 is formed on the main surface of each substrate 1S of each wafer 1WA, 1WB, 1WC.
  • STI shallow Trenc Isolation
  • SGI Silicon Groove Isolation
  • the groove-shaped separation portion 2 is formed by embedding an insulating film such as silicon oxide in a groove dug in the main surface of each substrate 1S.
  • An active region L and a dummy active region DL are defined on the main surface of the substrate 1S.
  • Integrated circuit elements constituting the integrated circuit are formed in the active region L surrounded by the separation part 2 on the main surface of each substrate IS of the wafers 1WA, 1WB, and 1WC. ing.
  • a MIS ′ FET Metal Insulator Semiconductor Field Effect Transistor
  • Examples of this element include active elements such as a neuropolar transistor and a diode in addition to MIS 'FET.
  • other examples of the above elements include resistors (diffusion resistors formed by adding impurities to the substrate 1S and resistors composed of a polycrystalline silicon pattern formed on the substrate 1S), capacitors And passive elements such as inductors.
  • the MIS FETQ has a semiconductor region 3 for source and drain, a gate insulating film 4, and a gate electrode 5.
  • the semiconductor region 3 for the source and drain is the desired impurity (if it is an n-channel MIS 'FETQ, for example, phosphorus (P) or arsenic (As), p-channel MIS' FETQ Boron (B)) is formed by adding it! .
  • the gate insulating film 4 also has, for example, an oxide silicon force, and is formed on the main surface of each substrate 1S.
  • the gate electrode 5 is also formed on the gate insulating film 4 by, for example, a low resistance polycrystalline silicon force. On the side surface of the gate electrode 5, for example, a side 6 made of silicon oxide is formed.
  • a CMIS (Complimentary MIS) circuit may be formed by forming an n-channel MIS 'FET and a p-channel MIS' FET.
  • the separation portion 2 is not disposed in the region where the through electrode 8 is disposed. The reason is that if the separation portion 2 is provided in the region where the through electrode 8 is disposed, the separation portion 2 having a large area is formed in the region.
  • CMP chemical mechanical polishing method
  • the substrate 1S is depressed from its surroundings by a substantially central force of the plane of the large-area separation portion 2 so-called erosion. This is because the flatness of the main surface of the glass is impaired.
  • the separation part 2 exists in the formation region of the through electrode 8, a part of the separation part 2 must be etched away when the through hole 9 is formed, and the hole forming process is difficult.
  • Such a through electrode 8 covers, for example, the main conductor film (conductor portion) and its side and bottom surfaces. And a barrier conductor film (conductor portion) formed as described above.
  • the main conductor film is made of a refractory metal film such as tandasten ( W ), and the barrier conductor film is made of titanium nitride (Ti
  • the barrier conductor film is in direct contact with the substrates ISA and 1SB through the inner wall surface of the through hole 9.
  • the barrier conductor film has a function to suppress the reaction between the material of the main conductor film and the Si of the substrate 1S at the contact portion between the through electrode 8 and the substrate 1S and the diffusion of the silicon of the substrate 1S to the main conductor film side.
  • the reason why the through-isolation portion 10 is not disposed in the active region L is that when the through-isolation portion 10 is formed in the active region, cleaning is performed during the manufacturing process of the semiconductor device due to the material difference between the through-isolation portion 10 and the substrate 1S. As a result of the main surface force of the substrate 1S protruding or recessed at the top of the through-separation part 10 due to the processing or etching process, the flatness of the main surface of the substrate 1S is impaired.
  • Such a through-separation part 10 includes a buried film 12, an insulating film 13 formed so as to cover a side surface and a bottom surface thereof, and a cap insulation formed so as to cover the upper surface of the buried film 12. And a membrane 14.
  • the buried film 12 is made of an intrinsic semiconductor film such as polycrystalline silicon to which impurities are not intentionally added.
  • the thickness (volume) of the buried film 12 is thicker (larger) than that of the insulating film 13. If the inside of the through hole 11 is filled with only the thermal oxide film, the center of the through separation part 10 (the joint of the thermal oxide film grown from the inner periphery of the through hole 11 toward the center) is formed. As a result of the formation of “s”, the flatness of the main surface of the substrate 1S may be impaired. Further, even when the through-hole 11 is embedded with the CVD oxide film after the formation of the thermal oxide film, it is caused by the difference in thermal expansion coefficient between the insulating film embedded in the through-hole 11 and the substrate 1S.
  • a polycrystalline silicon film having a good step coverage is embedded in the through hole 11 after the formation of the thermal oxide film by the CVD method or the like.
  • the thermal expansion coefficient between the buried film 12 and the substrate 1S can be made equal or substantially equal. The Can be reduced.
  • the insulating film 13 is made of, for example, silicon oxide (SiO 2) or the like and formed by a thermal oxidation method or the like.
  • the insulating film 13 has been. That is, by forming the insulating film 13 with a thermal oxide film having fewer defects than the CVD oxide film and having a high insulating property, it is possible to improve the separation capability of the through separation portion 10. That is, the ability to separate the through electrode 8 from the surrounding substrate 1S partial force can be improved.
  • the insulating film 13 may be formed of a laminated film of a thermal oxide film and a CVD oxide film. Thereby, the coverage of the insulating film 13 in the through hole 11 can be improved.
  • the cap insulating film 14 is a member that covers the upper surface of the buried film 12.
  • the upper surface of the cap insulating film 14 forms the upper surface of the through-isolation portion 10, and coincides with or substantially coincides with the upper surface of the groove type separation portion 2.
  • the cap insulating film 14 also has, for example, an oxide silicon force, and is formed of an insulating material having an etching rate in the same or substantially the same range as that of the insulating film constituting the isolation portion 2. Thereby, the flatness of the main surface of the substrate 1S can be ensured.
  • the height of the upper surface of the cap insulating film 14 may be higher or lower than the height of the upper surface of the separation portion 2, and irregularities may be formed on the main surface of the substrate 1S. If there are irregularities on the main surface of the substrate 1S, the wiring formed in the upper layer may be disconnected, exposure failure may occur when transferring the desired pattern, and the electrical characteristics of the wiring may change. May cause problems.
  • the etching rate of the insulating film constituting the separation portion 2 and the cap insulating film 14 is set to the same or substantially the same range, so that the semiconductor device manufacturing process can be performed. Since the separation portion 2 and the cap insulating film 14 can be etched by the same amount or substantially the same amount during the cleaning process or the etching process, the flatness of the upper surface of the separation section 2 can be ensured. In other words, since the flatness of the main surface of the substrate 1S can be ensured, various problems such as poor wiring disconnection, poor exposure, or fluctuations in the electrical characteristics of the wiring layer can be suppressed or prevented. can do.
  • the through electrode 8 and the through separation portion 10 can be separately formed as described later.
  • the through electrode 8 and the through separation portion 10 can be formed in a process suitable for each.
  • a wiring layer is formed on the main surface of each substrate 1S of each of the above Ueno, IWA, 1WB, 1WC.
  • the force illustrated in the case where each Ueno, IWA, 1WB, 1WC is formed with a three-layer wiring configuration is not limited to this.
  • one-layer wiring configuration, two-layer wiring configuration, 4 A layer wiring structure or a wiring structure of four or more layers may be formed.
  • the number of wiring layers may be different for each wafer IWA, 1WB, 1WC.
  • the wiring layers of each Ueno, IWA, 1WB, 1WC have interlayer insulating films 7a-7d, plugs 18a-18d, wirings 19a-19c, and a protective film 20.
  • the interlayer insulating films 7a to 7d are made of, for example, silicon oxide, and the plugs 18a to 18d and the wirings 19a to 19c are made of, for example, a metal film such as tungsten, aluminum (A1), or copper (Cu).
  • a first layer wiring 19a is formed on the interlayer insulating film 7b.
  • the first layer wiring 19a is electrically connected to the MIS 'FETQ through the plug 18a (here, the wiring 19a is electrically connected to the gate electrode 5 of the MIS ⁇ FETQ.
  • the first layer wiring 19a is electrically connected to the through electrode 8 through a plug 18b.
  • the plug 18b is arranged so as to avoid the center of the upper surface of the through electrode 8 (the seam portion, the joint of the conductor film for forming the plug). This is to improve the connectivity between the through electrode 8 and the plug 18b. This will be described later.
  • wafers IWA, 1WB, and 1WC for example, the following is performed.
  • bump electrodes are formed at the end portions of the through electrodes 8 on the back surface of the wafer 1WA.
  • Wafers 1WA and 1WB are bonded together by connecting 1WA and wafer 1WB via bump electrodes on the back side of wafer 1WA. By repeating this procedure, multiple wafers 1WA, 1WB, 1WC are stacked.
  • FIG. 4 is a plan view of the main part of the main surface of the wafer 1WB after the step of forming the groove-type separation part 2, and FIG.
  • a node insulating film 35 having an oxide silicon force is formed by a thermal acid method or the like. Subsequently, an insulating film made of, for example, silicon nitride (SiN, etc.) is formed on the insulating film 35.
  • photolithography a series of processes
  • photoresist pattern a photoresist pattern
  • the resist film is used as an etching mask, and the exposed insulating film portion is removed by using the resist pattern as an etching mask.
  • the pattern of the insulating film 36 is formed so that the formation region of the isolation portion 2 is exposed and the formation region of the active region L and the dummy active region DL is covered.
  • the substrate 1S where the force is exposed is etched to form the separation groove 2a on the main surface of the substrate 1S.
  • the separation groove 2a is formed so as to extend from the main surface of the substrate 1S to a first position in the middle of the thickness direction of the substrate 1S (direction orthogonal to the main surface of the substrate 1S).
  • a mixture of, for example, ozone (O 2) and TEOS (Tetra Ethyl Ortho Silicate) gas is formed on the main surface of the wafer 1 WB so as to fill the separation groove 2a.
  • An insulating film made of, for example, silicon oxide is deposited by a CVD method using a mixed gas, and then the insulating film is polished by a CMP method or the like. In this polishing process, the excess insulating film outside the separation groove 2a is removed, and the insulating film 2b is embedded only in the separation groove 2a. As a result, a groove-shaped isolation portion 2 is formed, and the active region L and the dashes defined by the isolation portion 2 are formed. Mie active region DL is formed. Thereafter, the insulating film 36 is removed by etching.
  • the active region L is a region where the element and the through electrode 8 are disposed.
  • the dummy active region D L is provided in order to reduce the plane area of the separation portion 2 that is not provided for disposing the element and the through electrode 8. That is, the dummy active region DL has a so-called center force on the upper surface of the separation portion 2 (insulating film 2b) when the separation portion 2 having a large plane area is present during the CMP process for forming the separation portion 2. Since it becomes depressed by erosion, it is provided to suppress or prevent it. Therefore, the dummy active region DL is provided at a location where the plane area of the isolation portion 2 becomes large. This ensures the flatness of the main surface of the substrate 1S at this stage.
  • the through-separation part 10 is provided around the through-electrode 8 as described above.
  • the plane area of the separation part 2 around the through-electrode 8 is large. It is easy to dent. Therefore, in the present embodiment, the periphery of the through electrode 8 (or between adjacent active regions in which different through electrodes 8 are arranged) or between the active region L in which the through electrodes 8 are arranged and the active region L in which elements are arranged are provided.
  • a plurality of dummy active regions DL are arranged. Thereby, it is possible to suppress or prevent a depression from occurring on the upper surface of the separation part 2 around the through electrode 8.
  • the plane pattern of each dummy active region DL is a plane rectangular pattern smaller than the active region L.
  • FIGS. Fig. 6 is a cross-sectional view of the wafer 1WB in the manufacturing process following Fig. 5, corresponding to the XI-XI line in Fig. 4, and Fig. 7 is the main surface of the wafer 1WB after the separation groove forming process following Fig. 6.
  • Fig. 8 shows a cross-sectional view taken along line XI-XI in Fig. 7.
  • a resist pattern 39a is formed on the insulating film 38 by photolithography. Form by technology.
  • the resist pattern 39a is patterned so that the formation region of the insulating trench portion (penetration separation portion 10) is exposed and the other region is covered.
  • the insulating film 38 exposed from the etching pattern, the insulating film 2b of the separation portion 2, and the substrate 1S are sequentially etched.
  • a separation groove (first groove) 11a is formed on the main surface of the substrate IS.
  • the separation groove 1 la is a groove that forms the through-hole 11, and the main surface force of the substrate 1 S is also a position in the middle of the thickness direction of the substrate 1 S and the first position (the depth of the separation groove 2 a It is formed to extend to the second position deeper than
  • the resist pattern 39a may be removed, and the isolation groove 11a may be formed using the remaining insulating film 38 as an etching mask.
  • FIG. 9 is a cross-sectional view of the portion corresponding to the XI-XI line in FIG. 7 of the wafer 1WB after the thermal oxide film forming process subsequent to FIG. 8, and FIG. 10 is a buried film deposition process subsequent to FIG.
  • Cross-sectional view of the subsequent wafer 1WB corresponding to the XI-XI line in FIG. 7, FIG. 11 corresponds to the XI-XI line in FIG. 7 of the wafer 1WB after the embedded film etch back process following FIG. Shows a cross-sectional view of the location
  • the substrate 1S of Ueno and 1WB is subjected to thermal oxidation treatment, so that the separation grooves 11a are formed as shown in FIG. Insulation made of silicon dioxide (SiO, etc.) on the exposed surface of the substrate 1S on the inner surface (side and bottom)
  • a film (first insulating film) 13 is formed by a thermal oxidation method.
  • the insulating film 13 by forming the insulating film 13 with a thermal oxide film having fewer defects than the CVD oxide film and having a high insulating property, it is possible to improve the insulation separation capability of the through-separation portion 10.
  • the impurities in the semiconductor region constituting the element diffuse due to the heat treatment at the time of forming the insulating film 13. Therefore, there is no problem that the electrical characteristics (threshold voltage, etc.) of the device fluctuate. Therefore, the electrical characteristics of the element can be improved.
  • an embedded film 12 is deposited on the main surface of the substrate 1SB of the wafer 1WB by the CVD method or the like so as to fill the separation groove 11a.
  • the buried film 12 is made of an intrinsic semiconductor such as polycrystalline silicon to which impurities are not intentionally added, and is formed thicker than the insulating film 13.
  • the thermal expansion coefficients of the buried film 12 and the substrate 1S can be made equal or substantially equal, so that the thermal stress generated in the separation groove 11a is reduced. Can be reduced. For this reason, since it is possible to suppress or prevent the occurrence of crystal defects or the like in the substrate 1SB at the portion of the separation groove 11a, it is possible to suppress or prevent deterioration of the electrical characteristics of the element formed on the substrate 1S. it can.
  • the embedded film 12 is etched back by anisotropic dry etching, thereby removing the excess embedded film 12 outside the isolation trench 11a as shown in FIG.
  • the buried film 12 is left only in the groove 11a.
  • the over-etching process is performed so that the upper surface force of the separation part 2 is about half the thickness D2 of the separation part 2 so that the depth D1 to the upper surface of the buried film 12 is about.
  • the upper surface of the buried film 12 is recessed by a depth D1 from the upper surface of the isolation part 2. Since the main surface of the substrate 1S is protected by the insulating film 38, it is not damaged.
  • FIG. 12 is Ueno after the cap insulating film deposition process following FIG. 11, cross-sectional view of the portion corresponding to the XI-XI line of FIG. 7 of 1WB
  • FIG. 13 is the cap insulating film forming process following FIG.
  • FIG. 14 illustrates the portion corresponding to the XI-XI line in FIG. 7 of the wafer 1WB after the cap insulating film forming process following FIG.
  • FIG. 15 is a cross-sectional view
  • FIG. 15 is a plan view of the main part of the wafer 1WB after the insulating trench formation process following FIG. 14
  • FIG. 16 is a cross-sectional view taken along the line XI-XI in FIG.
  • a cap insulating film made of, for example, silicon oxide is used so that the depression above the embedded film 12 is embedded on the main surface of the wafer 1WB. 14
  • the cap insulating film 14 is polished by the CMP method or the like, so that an extra cap insulating film outside the depression above the buried film 12 is obtained as shown in FIG. 14 is removed so that the cap insulating film 14 is left only in the recess above the buried film 12. In this way, the upper surface of the buried film 12 is covered with the cap insulating film 14.
  • the upper surface of the cap insulating film 14 at this stage coincides with the upper surface of the insulating film 38.
  • the upper portion of the cap insulating film 14 is selectively etched by wet etching until the upper surface of the cap insulating film 14 coincides with the upper surface of the separation portion 2.
  • the insulating film 38 and the underlying insulating film 35 are removed by a wet etching method, thereby forming an insulating trench portion (second separating portion) 10A as shown in FIGS.
  • the insulating trench portion 10A is a portion that forms the through separation portion 10, and the planar shape is a frame shape.
  • An active region L in which the through electrode 8 is disposed is disposed inside the insulating trench portion 10A.
  • the configuration of the insulating trench portion 10A is the same as that of the through isolation portion 10 except that it does not penetrate between the main back surfaces of the substrate 1S.
  • the insulating trench part 10A is arranged in the plane of the separating part 2.
  • the upper surface of the cap insulating film 14 of the insulating trench portion 10A coincides with or substantially coincides with the upper surface of the isolation portion 2.
  • the cap insulating film 14 is formed of an insulating material having an etching rate in the same or the same range as the insulating film 2b of the isolation portion 2, for example.
  • the amount of reduction due to the etching of the separation portion 2 and the cap insulating film 14 can be made the same or almost the same during the cleaning process or the etching process in the subsequent manufacturing process. Can be ensured. That is, since the flatness of the main surface of the substrate 1S can be ensured, it is possible to suppress or prevent the disconnection failure of the wiring, the exposure failure, or the fluctuation of the electrical characteristics of the wiring layer.
  • the insulating trench 10A is hatched to make the drawing easier to see. Further, the above elements are not formed on the wafer 1WB at this stage.
  • FIGS. 17 is a cross-sectional view of the portion corresponding to the XI-XI line in FIG. 15 of the wafer 1 WB after the well forming process following FIG. 16, and FIG. 18 is the wafer 1WB after the gate insulating film and gate electrode forming process following FIG. 19 is a cross-sectional view of the XI-XI line in FIG. 18, FIG. 20 is a Ueno after the source and drain formation process following FIG. 19, and FIG. 19 is a cross-sectional view of the XI-XI line in FIG. A cross-sectional view is shown.
  • a case where an n-channel type MIS'FET is formed as an element will be described.
  • a resist pattern for forming a well is formed on the main surface of the wafer 1WB by photolithography, and then using this as a mask, an element is formed on the substrate 1S that also exposes the resist pattern force.
  • an impurity such as boron (B) is introduced into the active region L for use by ion implantation or the like to form a p-type well PWL (Fig. Step 3 103).
  • a desired impurity is introduced into the p-type well PWL of the active region L for element formation of the substrate 1S exposed therefrom by an ion implantation method or the like.
  • This step is an impurity introduction step for forming the channel of the n-channel MIS 'FET, and this adjusts the threshold voltage of the n-channel MIS' FET (step of Fig. 3). 104).
  • the substrate 1S of the wafer 1WB is subjected to a thermal oxidation process, so that the active region of the substrate 1S is obtained as shown in FIG. 18 and FIG.
  • the gate insulating film 4 made of, for example, silicon oxide is formed on the main surfaces of the L and dummy active regions DL (step 105 in FIG. 3)
  • a low resistance multi-layer for example, is formed on the main surface of the wafer 1WB.
  • a crystalline silicon film is deposited by a CVD method or the like, and is patterned by a photolithography technique and an etching technique, thereby forming a gate electrode 5 on the gate insulating film 4 (step 106 in FIG. 3).
  • a resist pattern in which the MIS 'FET formation region is exposed is formed on the main surface of the wafer 1WB by photolithography, and phosphorus (P) or the like is formed using the resist pattern and the gate electrode 5 as a mask.
  • an impurity such as arsenic (As) into the p-type well PWL of the substrate 1S by ion implantation or the like, the resist pattern is removed.
  • an n_ type semiconductor region 3a for the source and drain of the MIS “FET” is formed in a self-aligned manner with respect to the gate electrode 5, as shown in FIG.
  • a resist pattern in which the MIS 'FET formation region is exposed on the main surface of 1WB is formed by photolithography, and the resist pattern, gate electrode 5 and side wall 6 are used as masks, for example.
  • the resist pattern is removed.
  • an n + type semiconductor region 3b for the source and drain of the MIS 'FET is formed in a self-aligned manner with respect to the gate electrode 5 and the sidewall 6 (step 107 in FIG. 3).
  • an n-channel MIS′FETQn is formed in the active region L on the main surface of the substrate IS.
  • the semiconductor region 3 for the source and drain of the n-channel MIS 'FETQn has an n_ type semiconductor region 3a and an n + type semiconductor region 3b having an impurity concentration higher than that of the ⁇ type semiconductor region. It is a so-called LDD (Lightly Doped Drain) configuration.
  • FIG. 21 is a cross-sectional view of a portion corresponding to the XI-XI line in FIG. 18 of the wafer 1WB after the interlayer insulating film deposition process following FIG. 20, and FIG. 22 is a cross-sectional view of the wafer 1WB in the conductive groove forming process following FIG.
  • FIG. 23 is a cross-sectional view of the portion corresponding to the XI-XI line of FIG. 18 of the wafer 1WB after the conductive groove forming step subsequent to FIG.
  • an interlayer insulating film (third insulating film) 7a made of, for example, silicon oxide is deposited on the entire main surface of the wafer 1WB by a CVD method or the like.
  • the gate insulating film 4 on the main surface of the MIS-FETQn, the insulating trench 10A, the isolation 2 and the substrate IS is covered with an interlayer insulating film 7a.
  • the upper surface of the interlayer insulating film 7a is formed flat.
  • a resist pattern 39b is formed on the interlayer insulating film 7a by a photolithography technique.
  • the resist pattern 39b is patterned so that the formation region of the conductive trench portion (through electrode 8) is exposed and the other region is covered.
  • the conduction groove 9a is a groove that forms the through-hole 9.
  • the upper surface force of the interlayer insulating film 7a on the main surface of the substrate 1S is also a position in the middle of the thickness direction of the substrate 1S. It is formed so as to extend to the third position deeper than the position (depth of the separation groove 2a).
  • FIG. 24 is a cross-sectional view of the portion corresponding to the XI-XI line in FIG. 18 of the wafer 1WB after the conductor film deposition step following FIG. 23, and FIG. 25 is the wafer after the conductive trench formation step following FIG. 1
  • the main part plan view of the main surface of the WB, Fig. 26 is a cross-sectional view taken along the line XI-XI in Fig. 25.
  • a barrier conductor film 8a having, for example, titanium nitride isotropic force is deposited on the main surface of the wafer 1WB by sputtering or the like, and then has, for example, tungsten isotropic force.
  • the main conductor film 8b is deposited by the CVD method or the like, and the conductive groove 9a is buried with the noria conductor film 8a and the main conductor film 8b.
  • the noria conductor film 8a is formed so as to cover the side surface and the bottom surface of the main conductor film 8b, and is in direct contact with the substrate 1S through the inner surface (side surface and bottom surface) of the conductive groove 9a.
  • the thickness of the noria conductor film 8a is thinner than the thickness of the main conductor film 8b.
  • the main conductor film 8b and the barrier conductor film 8a are polished by a CMP method or the like, so that the excess main conductor film 8b and the outside of the conductive groove 9a are removed as shown in FIGS.
  • the noria conductor film 8a is removed so that the main conductor film 8b and the barrier conductor film 8a remain only in the conductive groove 9a.
  • a conductive trench portion (conductor portion) 8C is formed in the conductive groove 9a.
  • the insulating trench 10A and the conductive trench 8C are hatched to make the drawing easier to see.
  • the conductive trench portion 8C is a portion where the through electrode 8 is formed.
  • the configuration of the conductive trench portion 8C is the same as that of the through electrode 8 except that it passes through the main back surface of the substrate 1S.
  • two conductive trench portions 8C are arranged in one active region L as shown in FIG.
  • the conductive trench portion 8C since the conductive trench portion 8C is formed as described above, the conductive trench portion 8C (that is, the conductive trench portion 8C (that is, compared with the case where the conductive trench portion 8C is formed of low-resistance polycrystalline silicon) (that is, The electrical resistance of the through electrode 8) can be greatly reduced.
  • each conductive trench portion 8C has a large planar shape (the length in the vertical direction perpendicular to the horizontal direction in FIG. 25 is longer than the length in the horizontal direction in FIG. 25). ing. As a result, a large volume of the conductive trench portion 8C can be secured, so that the electrical resistance of the conductive trench portion 8C can be further reduced.
  • the upper surface of the conductive trench portion 8C coincides with the upper surface of the interlayer insulating film 7a. Thereby, the flatness of the upper surface of the interlayer insulating film 7a is ensured.
  • the insulating trench portion 10A described above is disposed so as to surround the conductive trench portion 8C.
  • the conductive trench portion 8C and the insulating trench portion 10A are separated, the conductive trench portion 8C and the isolated trench portion 10A can be formed separately.
  • the conductive trench portion and the insulating trench portion must be formed in the same process. Therefore, in order to avoid fluctuations in element characteristics as described above, the insulating trench Part to element When formed before the formation, the conductive trench portion must also be formed before the element formation.
  • the conductive trench portion 8C and the insulating trench portion 10A can be formed separately as described above.
  • the conductive trench portion 8C can be formed after the element (MIS′F ETQn) and the interlayer insulating film 7a are formed as described above. This can further reduce the possibility of causing deterioration of device characteristics and metal contamination. Therefore, the electrical characteristics of the element can be improved.
  • FIG. 27 is a cross-sectional view of the wafer 1WB in the plug forming process following Fig. 26, corresponding to the XI-XI line in Fig. 25.
  • Fig. 28 is a cross-sectional view of wafer 1WB in the plug forming process following Fig. 27. — Cross-sectional view of the part corresponding to the XI line, FIG. 29 is Ueno in the plug formation process following FIG. 28, 1WB of FIG. 25, the cross-sectional view of the part corresponding to the XI line, and FIG. 30 continues to FIG. FIG.
  • FIG. 31 is a cross-sectional view taken along the line XI—XI of FIG. 30,
  • FIG. 32 is an enlarged plan view of the conductive trench 8C of FIG. 30, and
  • FIG. This shows an enlarged cross-sectional view of the main part of the X2-X2 line.
  • an interlayer insulating film (fourth insulating film) 7b made of, for example, silicon oxide is deposited on the main surface of the wafer 1WB by a CVD method or the like, and then the interlayer insulating film 7b On top of this, a resist pattern 39c for forming a contact hole is formed by photolithography.
  • the resist pattern 39c is formed in a planar shape so that the contact hole formation region in the conductive trench portion 8C and the surrounding MIS′FETQn is exposed and the other regions are covered.
  • the interlayer insulating films 7b and 7a that are exposed to the resist pattern 39c are sequentially etched, thereby forming the MIS on the interlayer insulating films 7b and 7a as shown in FIG. 'A plurality of contact holes (first connection holes) CH1 where the upper surface of the n + type semiconductor region 3b for the source and drain of FETQn is exposed are formed, and the main conductor film of the conductive trench 8C is formed in the interlayer insulating film 7b.
  • a plurality of contact holes (second Connection hole) CH2 is formed.
  • a conductive film 18 made of a refractory metal such as tungsten is embedded in the contact holes CHI and CH2 on the main surface of the wafer 1WB. Deposited by CVD method.
  • the conductor film 18 is polished by a CMP method or the like to remove the excess conductor film 18 outside the contact holes CHI and CH2, as shown in FIGS. 30 to 33, and the contact hole.
  • the conductor film 18 is left only in CHI and CH2.
  • the plug (connection part) 18b is formed in the contact hole CH1
  • the plug (connection part) 18b is formed in the contact hole CH2.
  • the process can be simplified by simultaneously forming the plug 18a connected to the MIS'FETQn and the plug 18b connected to the conductive trench 8C.
  • the insulating trench 10A, the conductive trench 8C, and the plugs 18a and 18b are hatched to make the drawing easy to see.
  • the plug 18b is arranged so as to avoid the center of the upper surface of the main conductor film 8b of the conductive trench portion 8C. This is also due to the following reasons. That is, at the center of the upper surface of the main conductor film 8b, a joint (hereinafter referred to as a seam portion) 45 of the main conductor film 8b grown from the outer periphery of the conductive groove 9a when the main conductor film 8b is deposited is formed. .
  • the seam portion 45 is formed with “su”, and even if “su” is not formed, the film quality is inferior to that of other portions and the conductivity is low.
  • the plug 18b is disposed so as to avoid the seam portion 45 in the center of the upper surface of the main conductor film 8b of the conductive trench portion 8C, thereby improving the connectivity between the plug 18b and the main conductor film 8b. Since it can be improved, the contact resistance between the plug 18b and the main conductor film 8b can be reduced.
  • FIGS. 34 to 36 show cross-sectional views of a portion corresponding to the X 1 -XI line of FIG. 30 of the wafer 1WB in the wiring layer forming step subsequent to FIG.
  • a conductor film 19 having, for example, aluminum or aluminum alloy isotropic force is deposited on the interlayer insulating film 7b on the main surface of the wafer 1WB by sputtering or the like.
  • a resist pattern 39d for wiring formation is formed by photolithography. Form.
  • the conductor film 19 that exposes the resist pattern 39d is etched to form a first layer wiring 19a as shown in FIG. Thereafter, the resist pattern 39d is removed.
  • a wiring 19 that electrically connects the semiconductor region 3 for the source and drain of MIS′FETQn and the conductive trench portion 8C is illustrated.
  • the wiring 19a is electrically connected to one of the source and drain semiconductor regions 3 of the MIS'FETQn through the plug 18a and is electrically connected to the conductive trench portion 8C through the plug 18b.
  • a wiring layer having a three-layer wiring structure is formed as shown in FIG.
  • the protective film 20 is formed on the interlayer insulating film 7d so as to cover the uppermost wiring 19c of the wafer 1WB, for example, by depositing silicon oxide and silicon nitride sequentially from the lower layer by the CVD method or the like.
  • An opening 21b through which a part of the lower third-layer wiring 19c is exposed is formed in part by photolithography and etching techniques.
  • the present invention can be applied to the manufacturing industry of a semiconductor device having a three-dimensional structure.

Abstract

　複数枚の半導体基板を貼り合わせ、各々の半導体基板の半導体チップに形成された集積回路を互いに電気的に接続することで所望の集積回路を得る構成を備え、各半導体基板の主裏面間を貫通する貫通電極と、その貫通電極を分離する貫通分離部とを別々に分けて設けた。これにより、半導体基板に、貫通分離部形成用の絶縁トレンチ部を形成した後、ＭＩＳ・ＦＥＴを形成し、さらにその後、貫通電極形成用の導通トレンチ部を形成することができる。したがって、３次元構造の半導体装置の素子特性を向上させることができる。

Description

明 細 書
半導体装置の製造方法および半導体装置
技術分野
[0001] 本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、 3次元構 造の半導体装置の製造方法および半導体装置技術に適用して有効な技術に関する ものである。
背景技術
[0002] 3次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に 3次元的 に半導体素子を集積化することにより、 2次元構造の半導体装置が直面する種々の 障壁、例えばリソグラフィ技術の限界、配線抵抗の増大や寄生効果による動作速度 の飽和傾向、素子寸法の微細化による高電界効果等を回避し、集積度の向上を維 持する有力な構造として注目されて 、る。
[0003] 3次元構造の半導体装置については、例えば特開平 11— 261000号公報 (特許 文献 1)または特開 2002— 334967号公報 (特許文献 2)に記載があり、半導体素子 が形成された半導体基板を貼り合わせることにより 3次元構造の半導体装置を製造 する方法が開示されている。また、これらの文献には、所望の半導体基板の主裏面 間を貫通する溝内に垂直相互接続体または埋込接続電極と称する貫通電極を形成 し、半導体基板の主裏面間を導通可能なようにする構成が開示されている。
特許文献 1：特開平 11― 261000号公報
特許文献 2：特開 2002— 334967号公報
発明の開示
発明が解決しょうとする課題
[0004] 一般に、半導体装置の製造工程では、下層の配線と上層の配線 (または配線と半 導体基板)とを電気的に接続する接続孔の電気抵抗を低減する方法として、径の小 さな正方形の接続孔を近接して多数配置する方法が採用されている。
[0005] しかし、複数枚のチップあるいはウェハを積層して貼り合わせた 3次元構造の半導 体装置の製造工程では、ウェハにアスペクト比が 20〜30程度の深い導電溝を形成 してその内部に上下のチップ間を接続する導電膜を埋め込まなければならない。
[0006] このような深 、導電溝形成プロセスは、既存の LSIプロセスと融合させる場合、その 影響を小さくすることが必要である。その影響とは、 LS珈ェプロセス (平坦性、接続 孔 (Via)加工性等）とデバイスへの影響 (熱負荷、ストレス等)である。そのために、深 い導電溝の平面パターン及び断面構造の検討が最重要課題となる。
[0007] そこで、本発明の目的は、 3次元構造の半導体装置の素子特性を向上させることの できる技術を提供することにある。
[0008] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0009] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0010] 本発明は、半導体ウェハの第 1面に半導体ウェハの厚さ方向に延びる第 1分離部 と、前記第 1面から前記半導体ウェハの厚さ方向に前記第 1分離部より深い位置まで 延びる第 2分離部を有する構造を持ち、前記第 1分離部の上面力 前記半導体ゥェ ハの厚さ方向に延びる第 1溝を形成する工程を有する半導体装置の製造方法にお いて、前記第 1溝の内面に熱酸ィ匕法により第 1絶縁膜を形成する工程と、前記第 1溝 の内部に前記第 1絶縁膜を介して埋込膜を充填する工程と、前記第 1溝内の前記埋 込膜の上面が前記第 1分離部の上面よりも低く窪むように前記埋込膜の上部を除去 する工程と、前記埋込膜の上部を除去することで形成された窪みに第 2絶縁膜を埋 め込む工程とを有するものである。
[0011] また、本発明は、所望の半導体基板の第 1面に形成され、集積回路を構成する素 子と、
前記所望の半導体基板の第 1面から第 2面に貫通して設けられ、複数枚の半導体 基板の集積回路同士を電気的に接続する貫通電極と、前記所望の半導体基板の第 1面の面内において、前記貫通電極から離間した位置に前記貫通電極を取り囲むよ うに設けられ、前記所望の半導体基板の第 1面力 第 2面に貫通して設けられた貫通 分離部とを有するパターンにお!ヽて、前記貫通電極が配置される領域が活性領域と されているものである。
発明の効果
[0012] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0013] すなわち、 3次元構造の半導体装置の素子特性を向上させることができる。
図面の簡単な説明
[0014] [図 1]本発明の一実施の形態である半導体装置の製造工程中における複数枚の半 導体ウェハの各々の全体斜視図である。
[図 2]図 1の複数枚の半導体ウェハの各々の半導体チップの要部断面図である。
[図 3]図 1の半導体ウェハの半導体チップの形成工程のフロー図である。
[図 4]分離部形成工程後の半導体ウェハの主面の要部平面図である。
[図 5]図 4の XI— XI線の断面図である。
[図 6]図 5に続く製造工程中の半導体ウェハの図 4の XI— XI線に相当する箇所の断 面図である。
[図 7]図 6に続く分離溝形成工程後の半導体ウェハの主面の要部平面図である。
[図 8]図 7の XI— XI線の断面図である。
[図 9]図 8に続く熱酸ィ匕膜形成工程後の半導体ウェハの図 7の XI— XI線に相当す る箇所の断面図である。
[図 10]図 9に続く埋込膜の堆積工程後の半導体ウェハの図 7の XI— XI線に相当す る箇所の断面図である。
[図 11]図 10に続く埋込膜のエッチバック工程後の半導体ウェハの図 7の XI— XI線 に相当する箇所の断面図である。
[図 12]図 11に続くキャップ絶縁膜堆積工程後の半導体ウェハの図 7の XI— XI線に 相当する箇所の断面図である。
[図 13]図 12に続くキャップ絶縁膜形成工程後の半導体ウェハの図 7の XI— XI線に 相当する箇所の断面図である。
[図 14]図 13に続くキャップ絶縁膜形成工程後の半導体ウェハの図 7の XI— XI線に 相当する箇所の断面図である。 [図 15]図 14に続く絶縁トレンチ部形成工程後の半導体ウェハの要部平面図である。
[図 16]図 15の XI— XI線の断面図である。
[図 17]図 16に続くゥエル形成工程後の半導体ウェハの図 15の XI— XI線に相当す る箇所の断面図である。
圆 18]図 17に続くゲート絶縁膜およびゲート電極形成工程後の半導体ウェハの主面 の要部平面図である。
[図 19]図 18の XI— XI線の断面図である。
[図 20]図 19に続くソース'ドレイン形成工程後の半導体ウェハの図 18の XI— XI線 の断面図である。
[図 21]図 20に続く層間絶縁膜堆積工程後の半導体ウェハの図 18の XI— XI線に相 当する箇所の断面図である。
[図 22]図 21に続く導通溝形成工程中の半導体ウェハの図 18の XI— XI線に相当す る箇所の断面図である。
[図 23]図 22に続く導通溝形成工程後の半導体ウェハの図 18の XI— XI線に相当す る箇所の断面図である。
圆 24]図 23に続く導体膜堆積工程後の半導体ウェハの図 18の XI— XI線に相当す る箇所の断面図である。
[図 25]図 24に続く導通トレンチ形成工程後の半導体ウェハの主面の要部平面図で ある。
[図 26]図 25の XI— XI線の断面図である。
[図 27]図 26に続くプラグ形成工程中の半導体ウェハの図 25の XI— XI線に相当す る箇所の断面図である。
[図 28]図 27に続くプラグ形成工程中の半導体ウェハの図 25の XI— XI線に相当す る箇所の断面図である。
[図 29]図 28に続くプラグ形成工程中の半導体ウェハの図 25の XI— XI線に相当す る箇所の断面図である。
[図 30]図 29に続くプラグ形成工程後の半導体ウェハの主面の要部平面図である。
[図 31]図 30の XI— XI線の断面図である。 [図 32]図 30の導通トレンチ部の拡大平面図である。
[図 33]図 32の X2— X2線の要部拡大断面図である。
[図 34]図 31に続く配線層形成工程中の半導体ウェハの図 30の XI— XI線に相当す る箇所の断面図である。
[図 35]図 34に続く配線層形成工程中の半導体ウェハの図 30の XI— XI線に相当す る箇所の断面図である。
[図 36]図 35に続く配線層形成工程中の半導体ウェハの図 30の XI— XI線に相当す る箇所の断面図である。
発明を実施するための最良の形態
[0015] 以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等 の関係にある。また、以下の実施の形態において、要素の数等 (個数、数値、量、範 囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数 に限定される場合等を除き、その特定の数に限定されるものではなぐ特定の数以上 でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステツ プ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる 場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実 施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示し た場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその 形状等に近似または類似するもの等を含むものとする。このことは、上記数値および 範囲についても同様である。また、本実施の形態を説明するための全図において同 一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り 省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明 する。
[0016] 本実施の形態の半導体装置の製造方法を図 1および図 2によって説明する。図 1は 本実施の形態の半導体装置の製造工程中における複数枚の半導体ウェハの各々 の全体斜視図、図 2は図 1の複数枚の半導体ウェハのうちの所望の半導体ウェハの 半導体チップの要部断面図を示して 、る。
[0017] まず、図 1に示すように、厚さ方向に沿って互いに反対側に位置する主面 (第 1面） および裏面 (第 2面）を有する複数枚の半導体ウェハ（以下、単にウェハという） 1WA , 1WB, 1WCを用意する。続いて、各ウェハ 1WA, 1WB, 1WCの主面に複数の半 導体チップ（以下、単にチップという） 1CA, 1CB, 1CCを形成する。各ウェハ 1WA , 1WB, 1WCは、例えばシリコン (Si)単結晶を主材料とする平面略円形状の半導 体薄板からなる。本実施の形態では、これら複数枚のウェハ 1WA, 1WB, 1WCを 後述するように貼り合わせることで 3次元構造の半導体装置を実現する。ウェハ 1WA は最上段のウェハを、ウエノヽ 1WBは中段のウェハを、ウエノヽ 1WCは最下段のゥェ ハをそれぞれ示している。
[0018] 上記複数のチップ 1CA, 1CB, 1CCは、ウエノ、 1WA, 1WB, 1WCの主面内に左 右上下方向に沿って行列状に規則的に並んで配置されている。各ウェハ 1WA, 1W B, 1WCの各チップ 1CA, 1CB, 1CCには、ウェハプロセスを経ることで、例えば論 理回路やメモリ回路等のような集積回路が形成されている。ウェハプロセスは、前ェ 程とも呼ばれ、成膜工程、リソグラフイエ程、エッチング工程および不純物添加工程 等を有している。各ウエノ、 1WA, 1WB, 1WCのチップ 1CA, 1CB, 1CCは、その平 面の寸法、形状および配置座標が互いに同一になるように形成されて 、る。
[0019] 各ウェハ 1WA, 1WB, 1WCは、図 2に示すように、半導体基板（以下、単に基板と いう） 1Sを有している。この基板 1Sは、例えば p型のシリコン単結晶力もなり、その厚 さ方向に沿って互いに反対側に位置する主面（すなわち、ウェハ 1WA, 1WB, 1W Cの主面であり第 1面）および裏面（すなわち、ウエノ、 1WA, 1WB, 1WCの裏面であ り第 2面)を有している。
[0020] 各ウェハ 1WA, 1WB, 1WCの各基板 1Sの主面には、例えば STI (Shallow Trenc h Isolation)または SGI (Shallow Groove Isolation)と称する溝型の分離部（トレンチア イソレーシヨン部） 2が形成されている。この溝型の分離部 2は、各基板 1Sの主面に掘 られた溝内に、例えば酸ィ匕シリコン等のような絶縁膜が埋め込まれることで形成され ており、この分離部 2によって各基板 1Sの主面に活性領域 Lおよびダミー活性領域 DLが規定されている。 [0021] ウェハ 1WA, 1WB, 1WCの各基板 ISの主面において上記分離部 2に囲まれた 活性領域 Lには、上記集積回路を構成する集積回路素子 (以下、単に素子という）が 形成されている。ここでは、素子として、例えば MIS ' FET (Metal Insulator Semicond uctor Field Effect Transistor) Qが例示されている。この素子の例としては、 MIS 'FE Tの他に、ノイポーラトランジスタゃダイオード等のような能動素子がある。また、上記 素子の他の例としては、抵抗 (基板 1Sに不純物が添加されることで形成される拡散 抵抗や基板 1S上に形成された多結晶シリコンのパターンで構成される抵抗）、キャパ シタおよびインダクタ等のような受動素子がある。
[0022] 上記 MIS .FETQは、ソースおよびドレイン用の半導体領域 3と、ゲート絶縁膜 4と、 ゲート電極 5とを有している。ソースおよびドレイン用の半導体領域 3は、基板 1Sに所 望の不純物（nチャネル型の MIS 'FETQであれば、例えばリン（P)またはヒ素（As) 、 pチャネル型の MIS 'FETQであればホウ素（B) )が添カ卩されることで形成されて！、 る。ゲート絶縁膜 4は、例えば酸ィ匕シリコン力もなり、各基板 1Sの主面上に形成され ている。ゲート電極 5は、例えば低抵抗な多結晶シリコン力もなり、ゲート絶縁膜 4上 に形成されている。ゲート電極 5の側面には、例えば酸ィ匕シリコン力 なるサイドゥォ ール 6が形成されている。この MIS 'FETQは、各基板 ISの主面上に堆積された層 間絶縁膜 7aによって覆われている。なお、 nチャネル型の MIS ' FETと pチャネル型 の MIS 'FETとを形成することで CMIS (Complimentary MIS)回路を形成しても良い
[0023] また、素子が形成されて!、な 、他の活性領域 Lには貫通電極 8が配置されて 、る。
貫通電極 8の配置領域に分離部 2を配置しな 、理由は、貫通電極 8の配置領域に分 離部 2を設けると、その領域に大面積の分離部 2が形成される結果、分離部 2を化学 的機械的研磨法（Chemical Mechanical Polishing:以下、単に CMPという）で开成す る際に、上記大面積の分離部 2の平面のほぼ中央力 いわゆるエロージョンにより周 囲よりも窪み、基板 1Sの主面の平坦性が損なわれてしまうからである。また、貫通電 極 8の形成領域に分離部 2が存在すると貫通孔 9の形成時に分離部 2の一部もエツ チング除去しなければならず孔開け処理が難しいからである。
[0024] このような貫通電極 8は、例えば主導体膜 (導体部）と、その側面および底面を覆う ように形成されたバリア導体膜 (導体部）とを有している。主導体膜は、例えばタンダ ステン (W)等のような高融点金属膜からなり、バリア導体膜は、例えば窒化チタン (Ti
N)等のような高融点金属窒化膜からなる。バリア導体膜は、上記貫通孔 9の内壁面 を通じて基板 ISA, 1SBに直接接触されている。バリア導体膜は、貫通電極 8と基板 1Sとの接触部における主導体膜の材料と基板 1Sの Siとの反応や基板 1Sのシリコン が主導体膜側に拡散してしまうのを抑制する機能を有している。
[0025] 貫通分離部 10を活性領域 Lに配置しない理由は、貫通分離部 10を活性領域 こ 形成すると、貫通分離部 10と基板 1Sとの材料の違いにより、半導体装置の製造工程 中の洗浄処理やエッチング処理により貫通分離部 10の上部が基板 1Sの主面力も突 出してしまったり、窪んでしまったりする結果、基板 1Sの主面の平坦性が損なわれる 力 である。
[0026] このような貫通分離部 10は、埋込膜 12と、その側面および底面を覆うように形成さ れた絶縁膜 13と、埋込膜 12の上面を覆うように形成されたキャップ絶縁膜 14とを有 している。
[0027] 埋込膜 12は、例えば意図的には不純物が添加されていない多結晶シリコン等のよ うな真性半導体膜からなる。埋込膜 12の厚さ (体積)は絶縁膜 13よりも厚く（大きく）な つている。貫通孔 11内を熱酸ィ匕膜のみで埋め尽くそうとすると、貫通分離部 10の中 央 (貫通孔 11の内周から中央に向力つて成長した熱酸ィ匕膜の合わせ目）に「す」が 形成される結果、基板 1Sの主面の平坦性を損なう場合がある。また、上記熱酸化膜 の形成後に CVD酸ィ匕膜で貫通孔 11を埋め込むようにした場合でも、貫通孔 11内に 埋め込まれた絶縁膜と基板 1Sとの熱膨張係数の差に起因して貫通分離部 10部分 に応力が加わり、基板 1Sに微細な結晶欠陥等が生じる結果、基板 1Sに形成された 上記素子の電気的特性が劣化する場合がある。そこで、本実施の形態では、熱酸ィ匕 膜形成後の貫通孔 11内に、段差被覆性の良い多結晶シリコン膜を CVD法等により 埋め込む。これにより、貫通分離部 10の中央に「す」が形成されるのを抑制または防 止することができるので、基板 1Sの主面の平坦性を確保できる。また、埋込膜 12を 基板 1Sと同じシリコンによって形成することにより、埋込膜 12と基板 1Sとの熱膨張係 数を等しくまたはほぼ等しくすることができるので、貫通分離部 10で生じる熱応力を 低減することができる。これにより、貫通分離部 10の部分で基板 1Sに結晶欠陥等が 生じるのを抑制または防止することができるので、基板 1Sに形成された上記素子の 電気的特性の劣化を抑制または防止することができる。
[0028] 上記絶縁膜 13は、例えば酸ィ匕シリコン (SiO )等からなり熱酸化法等によって形成
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されている。すなわち、絶縁膜 13を CVD酸ィ匕膜よりも欠陥が少なくて絶縁性の高い 熱酸化膜によって形成することにより、貫通分離部 10の分離能力を向上させることが できる。すなわち、貫通電極 8を周囲の基板 1S部分力も分離する能力を向上させる ことができる。ただし、絶縁膜 13を熱酸ィ匕膜と CVD酸ィ匕膜との積層膜で形成しても 良い。これにより、貫通孔 11内における絶縁膜 13の被覆性を向上させることができる
[0029] 上記キャップ絶縁膜 14は、上記埋込膜 12の上面を覆う部材である。キャップ絶縁 膜 14の上面は、貫通分離部 10の上面を形成しており、上記溝型の分離部 2の上面 と一致またはほぼ一致している。キャップ絶縁膜 14は、例えば酸ィ匕シリコン力もなり、 特に分離部 2を構成する絶縁膜と同一またはほぼ同一範囲のエッチングレートを持 つ絶縁材料によって形成されている。これにより、基板 1Sの主面の平坦性を確保す ることができる。すなわち、分離部 2とキャップ絶縁膜 14とのエッチングレートの差が 大きいと、半導体装置の製造工程中の洗浄処理やエッチング処理時に分離部 2とキ ヤップ絶縁膜 14とでエッチング量に差が生じる結果、キャップ絶縁膜 14の上面高さ が分離部 2の上面高さよりも高くまたは低くなり、基板 1Sの主面に凹凸が形成されて しまう場合がある。基板 1Sの主面上に凹凸があるとその上層に形成される配線が断 線したり、所望のパターンの転写時に露光不良が生じたり、配線の電気的特性が変 動したりする等、種々の不具合が生じる場合がある。これに対して、本実施の形態の ように、分離部 2を構成する絶縁膜とキャップ絶縁膜 14とのエッチングレートを同一ま たはほぼ同一範囲とすることにより、半導体装置の製造工程中の洗浄処理やエッチ ング処理時に分離部 2とキャップ絶縁膜 14とが同じ量またはほぼ同じ量だけエツチン グされるようにすることができるので、分離部 2の上面の平坦性を確保できる。すなわ ち、基板 1Sの主面の平坦性を確保することができるので、配線の断線不良、露光不 良あるいは配線層の電気的特性の変動等のような種々の不具合を抑制または防止 することができる。
[0030] このように本実施の形態では、貫通電極 8と貫通分離部 10とを分離したことにより、 後述のように貫通電極 8と貫通分離部 10とを別々に形成することができる。これ〖こより 、後述のように貫通電極 8と貫通分離部 10とを各々に適した工程において形成する ことができる。また、貫通電極 8と貫通分離部 10とを分けたことにより、貫通電極 8およ び貫通分離部 10に要求される各々の機能がより発揮されるように各々を形成するこ とがでさる。
[0031] 上記各ウエノ、 IWA, 1WB, 1WCの各基板 1Sの主面上には、配線層が形成され ている。ここでは、各ウエノ、 IWA, 1WB, 1WCに 3層配線構成が形成されている場 合が例示されている力 これに限定されるものではなぐ例えば 1層配線構成、 2層配 線構成、 4層配線構成あるいは 4層以上の配線構成が形成されていても良い。また、 各ウェハ IWA, 1WB, 1WC毎に配線層数が異なるようにしても良い。
[0032] 各ウエノ、 IWA, 1WB, 1WCの配線層は、層間絶縁膜 7a〜7dと、プラグ 18a〜18 dと、配線 19a〜19cと、保護膜 20とを有している。層間絶縁膜 7a〜7dは、例えば酸 化シリコンからなり、上記プラグ 18a〜18dおよび上記配線 19a〜19cは、例えばタン ダステン、アルミニウム (A1)または銅 (Cu)等のような金属膜からなる。
[0033] 各ウエノ、 IWA, 1WB, 1WCにおいて層間絶縁膜 7b上には、第 1層目の配線 19a が形成されている。各ウエノ、 IWA, 1WB, 1WCにおいて第 1層目の配線 19aはプラ グ 18aを通じて上記 MIS 'FETQに電気的に接続されている（ここでは配線 19aが M IS · FETQのゲート電極 5に電気的に接続されて!、る場合が例示されて 、る）。また、 最上段および中段のウェハ IWA, 1WBにおいて第 1層目の配線 19aはプラグ 18b を通じて上記貫通電極 8に電気的に接続されている。このプラグ 18bは、貫通電極 8 の上面中央 (シーム部、プラグ形成用の導体膜の合わせ目）を避けて配置されて 、る 。これは、貫通電極 8とプラグ 18bとの接続性を向上させるためである。これについて は後述する。
[0034] このようなウェハ IWA, 1WB, 1WCの貼り合わせ工程では、例えば次のようにする 。まず、ウェハ 1WAの裏面の上記貫通電極 8の端部にバンプ電極を形成する。続い て、ウエノ、 1WAと、その下層に張り合わされるウエノ、 1WBとの位置を合わせ、ウェハ 1WAとウェハ 1WBとをウェハ 1WAの裏面のバンプ電極を介して接続することにより ウェハ 1WA, 1WBを貼り合わせる。このような手順を繰り返すことにより、複数枚のゥ ェハ 1WA, 1WB, 1WCを積み重ねる。
[0035] 次に、上記各ウェハ 1WA, 1WB, 1WCのチップ 1CA, 1CB, 1CCの形成方法を 図 3の工程フローに沿って説明する。なお、ここでは中段のウエノ、 1WBのチップ 1C
Bの形成方法を例示する。
[0036] まず、ウェハ 1WBの主面に上記溝型の分離部（第 1分離部） 2を形成する（図 3の 工程 101)。図 4は溝型の分離部 2の形成工程後のウェハ 1WBの主面の要部平面 図、図 5は図 4の XI— XI線の断面図を示している。
[0037] ここでは、まず、例えば p型のシリコン（Si)単結晶力もなる基板 1Sを持つウェハ 1W
Bの主面上に、例えば酸ィ匕シリコン力もなるノ ッド絶縁膜 35を熱酸ィ匕法等によって形 成する。続いて、その絶縁膜 35上に、例えば窒化シリコン (Si N等)からなる絶縁膜
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を CVD法等によって堆積した後、その上に、フォトレジスト膜の塗布、露光および現 像等のような一連の処理 (以下、フォトリソグラフィと 、う）を施してフォトレジストパター ン（以下、単にレジストパターンという）を形成し、さらにそのレジストパターンをエッチ ングマスクとしてそこから露出する絶縁膜部分を除去することにより上記窒化シリコン 等力もなる絶縁膜 36のパターンを形成する。絶縁膜 36のパターンは、分離部 2の形 成領域が露出され、活性領域 Lおよびダミー活性領域 DLの形成領域が覆われるよう に形成されている。
[0038] 次いで、上記絶縁膜 36をエッチングマスクとして、そこ力も露出される基板 1Sをェ ツチングすることにより基板 1Sの主面に分離溝 2aを形成する。分離溝 2aは、基板 1S の主面から基板 1Sの厚さ方向（基板 1Sの主面に直交する方向）の途中の第 1位置 まで延びるように形成されている。続いて、上記分離溝 2aを埋め込むように、ウェハ 1 WBの主面上に、例えばオゾン（O )と TEOS (Tetra Ethyl Ortho Silicate)ガスとの混
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合ガスを用いた CVD法によって、例えば酸ィ匕シリコンカゝらなる絶縁膜を堆積した後、 その絶縁膜を CMP法等によって研磨する。この研磨処理では、分離溝 2aの外部の 余分な絶縁膜を除去し、分離溝 2a内のみに絶縁膜 2bを埋め込む。これにより、溝型 の分離部 2を形成するとともに、この分離部 2によって規定される活性領域 Lおよびダ ミー活性領域 DLを形成する。その後、絶縁膜 36をエッチング除去する。
[0039] 活性領域 Lは、上記素子や貫通電極 8が配置される領域である。ダミー活性領域 D Lは、素子や貫通電極 8を配置するために設けられているわけではなぐ分離部 2の 平面積を低減するために設けられている。すなわち、ダミー活性領域 DLは、上記分 離部 2の形成のための上記 CMP処理の際に、平面積が広い分離部 2が存在すると、 その分離部 2 (絶縁膜 2b)の上面中央力 いわゆるエロージョンにより窪んでしまうの で、それを抑制または防止するために設けられている。したがって、ダミー活性領域 DLは、分離部 2の平面積が広くなつてしまう箇所に設けられている。これにより、この 段階での基板 1Sの主面の平坦性を確保できる。特に本実施の形態では、上記のよ うに貫通電極 8の周囲に貫通分離部 10を設けるが、上記貫通分離部 10の配置を考 慮すると貫通電極 8の周囲の分離部 2の平面積が広くなり窪み易い。そこで、本実施 の形態では、貫通電極 8の周囲（あるいは異なる貫通電極 8を配置する活性領域 の 隣接間)や貫通電極 8を配置する活性領域 Lと素子を配置する活性領域 Lとの間に 複数のダミー活性領域 DLが配置されている。これにより、貫通電極 8の周囲で分離 部 2の上面に窪みが生じるのを抑制または防止できる。なお、個々のダミー活性領域 DLの平面パターンは、活性領域 Lよりも小さな平面矩形状のパターンとされて 、る。
[0040] 次に、絶縁トレンチ部の形成工程に移行する（図 3の工程 102)。以下、この絶縁ト レンチ部の形成方法を図 6〜図 16により説明する。図 6は図 5に続く製造工程中のゥ ェハ 1WBの図 4の XI— XI線に相当する箇所の断面図、図 7は図 6に続く分離溝形 成工程後のウェハ 1WBの主面の要部平面図、図 8は図 7の XI— XI線の断面図を 示している。
[0041] まず、図 6に示すように、ウェハ 1WBの主面上に、例えば窒化シリコン力 なる絶縁 膜 38を CVD法等によって堆積した後、その絶縁膜 38上にレジストパターン 39aをフ オトリソグラフィ技術により形成する。レジストパターン 39aは、絶縁トレンチ部（貫通分 離部 10)の形成領域が露出され、それ以外の領域が覆われるようにパターン形成さ れている。
[0042] 続いて、図 7および図 8に示すように、レジストパターン 39aをエッチングマスクとして 、そこから露出する絶縁膜 38、分離部 2の絶縁膜 2bおよび基板 1Sを順にエッチング 除去することにより、基板 ISの主面に分離溝 (第 1溝) 11aを形成する。この分離溝 1 laは、上記貫通孔 11を形成することになる溝であり、基板 1Sの主面力も基板 1Sの 厚さ方向の途中の位置であって上記第 1位置 (分離溝 2aの深さ)よりも深い第 2位置 まで延びるように形成されている。
[0043] なお、レジストパターン 39aで絶縁膜 38をエッチング除去した後、レジストパターン 3 9aを除去し、残された絶縁膜 38をエッチングマスクとして、上記分離溝 11aを形成し ても良い。
[0044] 次いで、図 9は図 8に続く熱酸化膜形成工程後のウェハ 1WBの図 7の XI— XI線 に相当する箇所の断面図、図 10は図 9に続く埋込膜の堆積工程後のウェハ 1WBの 図 7の XI—XI線に相当する箇所の断面図、図 11は図 10に続く埋込膜のエッチバ ック工程後のウェハ 1WBの図 7の XI— XI線に相当する箇所の断面図を示している
[0045] ここでは、まず、図 8で示したレジストパターン 39aを除去した後、ウエノ、 1WBの基 板 1Sに対して熱酸化処理を施すことにより、図 9に示すように、分離溝 11aの内面（ 側面および底面）の基板 1Sの露出面に、例えば酸ィ匕シリコン (SiO等)からなる絶縁
2
膜 (第 1絶縁膜） 13を熱酸化法によって形成する。このように絶縁膜 13を CVD酸ィ匕 膜よりも欠陥が少なくて絶縁性の高い熱酸ィ匕膜によって形成することにより、貫通分 離部 10の絶縁分離能力を向上させることができる。また、この段階ではウェハ 1WB の主面に上記素子が形成されていないので、素子を構成する半導体領域中の不純 物が上記絶縁膜 13形成時の熱処理に起因して拡散してしまうような不具合が生じな いので、素子の電気的特性 (しきい値電圧等）が変動するというような不具合も生じな い。したがって、素子の電気的特性を向上させることができる。
[0046] 続いて、図 10に示すように、ウェハ 1WBの基板 1SBの主面上に、上記分離溝 11a が充填されるように埋込膜 12を CVD法等によって堆積する。この埋込膜 12は、例え ば意図的には不純物が添加されていない多結晶シリコン等のような真性半導体から なり、その厚さは絶縁膜 13よりも厚く形成されている。分離溝 11aを埋込膜 12で充填 することにより、分離溝 11aの中央に「す」が形成されるのを抑制または防止すること ができ、分離溝 11aの上面側に「す」による凹凸が形成されるのを抑制または防止で きるので、基板 ISの主面の平坦性を確保できる。また、埋込膜 12を基板 1Sと同じシ リコンによって形成することにより、埋込膜 12と基板 1Sとの熱膨張係数を等しくまたは ほぼ等しくすることができるので、分離溝 11aで生じる熱応力を低減することができる 。このため、分離溝 11aの部分で基板 1SBに結晶欠陥等が生じるのを抑制または防 止することができるので、基板 1Sに形成された上記素子の電気的特性の劣化を抑制 または防止することができる。
[0047] その後、埋込膜 12を異方性のドライエッチング法によってエッチバックすることによ り、図 11に示すように、分離溝 11aの外部の余分な埋込膜 12を除去し、分離溝 11a 内のみに埋込膜 12が残されるようにする。この時、分離部 2の上面力も埋込膜 12の 上面までの深さ D1が、分離部 2の厚さ D2の半分程度になるようにオーバーエツチン グ処理を施す。これにより、埋込膜 12の上面は分離部 2の上面よりも深さ D1分だけ 窪んでいる。なお、基板 1Sの主面は絶縁膜 38により保護されているのでダメージを 受けることも無い。
[0048] 次いで、図 12は図 11に続くキャップ絶縁膜堆積工程後のウエノ、 1WBの図 7の XI —XI線に相当する箇所の断面図、図 13は図 12に続くキャップ絶縁膜形成工程後 のウェハ 1WBの図 7の XI— XI線に相当する箇所の断面図、図 14は図 13に続くキ ヤップ絶縁膜形成工程後のウェハ 1WBの図 7の XI— XI線に相当する箇所の断面 図、図 15は図 14に続く絶縁トレンチ部形成工程後のウェハ 1WBの要部平面図、図 16は図 15の XI—XI線の断面図を示している。
[0049] まず、図 12に示すように、ウェハ 1WBの主面上に、上記埋込膜 12の上部の窪み が埋め込まれるように、例えば酸ィ匕シリコン力 なるキャップ絶縁膜 (第 2絶縁膜） 14 を CVD法等により堆積した後、上記キャップ絶縁膜 14を CMP法等により研磨するこ とにより、図 13に示すように、埋込膜 12の上部の窪みの外部の余分なキャップ絶縁 膜 14を除去し、埋込膜 12の上部の窪み内のみにキャップ絶縁膜 14が残されるよう にする。このようにして埋込膜 12の上面をキャップ絶縁膜 14により覆う。この段階の キャップ絶縁膜 14の上面は絶縁膜 38の上面と一致している。
[0050] その後、図 14に示すように、キャップ絶縁膜 14の上面が分離部 2の上面と一致す る程度まで、キャップ絶縁膜 14の上部をウエットエッチング法によって選択的にエツ チングした後、絶縁膜 38およびその下層の絶縁膜 35をウエットエッチング法によって 除去することにより、図 15および図 16に示すように、絶縁トレンチ部（第 2分離部） 10 Aを形成する。絶縁トレンチ部 10Aは、上記貫通分離部 10を形成する部分であり、 平面形状は枠状とされている。この絶縁トレンチ部 10Aの内側には、上記貫通電極 8 が配置される活性領域 Lが配置されている。絶縁トレンチ部 10Aの構成は、基板 1S の主裏面間を貫通していないことを除いて、貫通分離部 10と同じである。絶縁トレン チ部 10Aは、分離部 2の平面内に配置されている。この段階の絶縁トレンチ部 10A のキャップ絶縁膜 14の上面は、分離部 2の上面と一致またはほぼ一致している。す なわち、分離部 2の面内の平坦性が確保されている。特に、本実施の形態では、キヤ ップ絶縁膜 14が、例えば分離部 2の絶縁膜 2bと同一または同一範囲のエッチングレ ートを持つ絶縁材料で形成されている。これにより、その後の製造工程中の洗浄処 理ゃエッチング処理に際して、分離部 2とキャップ絶縁膜 14とのエッチングによる目 減り量を同じ力またはほぼ同じにすることができるので、分離部 2の上面の平坦性を 確保できる。すなわち、基板 1Sの主面の平坦性を確保することができるので、配線の 断線不良、露光不良あるいは配線層の電気的特性の変動を抑制または防止すること ができる。なお、図 15には図面を見易くするために絶縁トレンチ部 10Aにハッチング を付した。また、この段階のウェハ 1WBには上記素子は形成されていない。
[0051] 次に、素子形成工程に移行する（図 3の工程 103〜107)。以下、この素子形成ェ 程を図 17〜図 20により説明する。図 17は図 16に続くゥエル形成工程後のウェハ 1 WBの図 15の XI—XI線に相当する箇所の断面図、図 18は図 17に続くゲート絶縁 膜およびゲート電極形成工程後のウェハ 1WBの主面の要部平面図、図 19は図 18 の XI— XI線の断面図、図 20は図 19に続くソース'ドレイン形成工程後のウエノ、 1W Bの図 18の XI— XI線の断面図を示している。なお、ここでは素子として、例えば nチ ャネル型の MIS 'FETを形成する場合にっ 、て説明する。
[0052] まず、図 17に示すように、ウェハ 1WBの主面上にゥエル形成用のレジストパターン をフォトリソグラフィ技術により形成した後、これをマスクとして、上記レジストパターン 力も露出する基板 1Sの素子形成用の活性領域 Lに、例えばホウ素（B)等のような不 純物をイオン注入法等によって導入することにより、 p型のゥエル PWLを形成する（図 3の工程 103)。
[0053] 続いて、上記レジストパターンをマスクとして、そこから露出する基板 1Sの素子形成 用の活性領域 Lの p型のゥエル PWLに所望の不純物をイオン注入法等によって導 入する。この工程は、上記 nチャネル型の MIS ' FETのチャネル形成のための不純 物導入工程であり、これにより nチャネル型の MIS 'FETのしきい値電圧等の調整が 行われる（図 3の工程 104)。
[0054] その後、ゥエルおよびチャネル形成用のレジストパターンを除去した後、ウェハ 1W Bの基板 1Sに対して熱酸化処理を施すことにより、図 18および図 19に示すように、 基板 1Sの活性領域 Lおよびダミー活性領域 DLの主面上に、例えば酸ィ匕シリコンか らなるゲート絶縁膜 4を形成した後（図 3の工程 105)、ウェハ 1WBの主面上に、例え ば低抵抗な多結晶シリコン膜を CVD法等によって堆積し、これをフォトリソグラフィ技 術およびエッチング技術によりパターユングすることにより、ゲート絶縁膜 4上にゲート 電極 5を形成する（図 3の工程 106)。
[0055] 次いで、ウェハ 1WBの主面上に MIS 'FET形成領域が露出されるレジストパター ンをフォトリソグラフィ技術により形成し、そのレジストパターンとゲート電極 5とをマスク として、例えばリン (P)またはヒ素 (As)等のような不純物を基板 1Sの p型のゥエル P WLにイオン注入法等によって導入した後、そのレジストパターンを除去する。これに より、図 20に示すように、 MIS 'FETのソース'ドレイン用の n_型の半導体領域 3aを ゲート電極 5に対して自己整合的に形成する。
[0056] 続いて、ウェハ 1WBの主面上に、例えば酸ィ匕シリコン力 なる絶縁膜を CVD法等 によって堆積し、さらにその絶縁膜を異方性ドライエッチング法等によってエッチバッ クすることにより、ゲート電極 5の側面にサイドウォール 6を形成する。
[0057] その後、ウエノ、 1WBの主面上に MIS 'FET形成領域が露出されるレジストパター ンをフォトリソグラフィ技術により形成し、そのレジストパターン、ゲート電極 5およびサ イドウォール 6をマスクとして、例えばリンまたはヒ素等のような不純物を基板 1Sの p型 のゥエル PWLにイオン注入法等によって導入した後、そのレジストパターンを除去す る。これにより、 MIS 'FETのソース'ドレイン用の n+型の半導体領域 3bをゲート電極 5およびサイドウォール 6に対して自己整合的に形成する（図 3の工程 107)。 [0058] このようにして、基板 ISの主面の活性領域 Lに、 nチャネル型の MIS 'FETQnを形 成する。 nチャネル型の MIS 'FETQnのソースおよびドレイン用の半導体領域 3は、 n_型の半導体領域 3aと、その ι 型の半導体領域よりも不純物濃度の高い n+型の半 導体領域 3bとを有する、いわゆる LDD (Lightly Doped Drain)構成とされている。
[0059] 次に、導通トレンチ部の形成工程に移行する（図 3の工程 108)。以下、この導通ト レンチ部の形成工程を図 21〜図 26により説明する。図 21は図 20に続く層間絶縁膜 堆積工程後のウェハ 1WBの図 18の XI— XI線に相当する箇所の断面図、図 22は 図 21に続く導通溝形成工程中のウェハ 1WBの図 18の XI— XI線に相当する箇所 の断面図、図 23は図 22に続く導通溝形成工程後のウェハ 1WBの図 18の XI— XI 線に相当する箇所の断面図を示している。
[0060] まず、図 21に示すように、ウェハ 1WBの主面上全面に、例えば酸化シリコンからな る層間絶縁膜 (第 3絶縁膜) 7aを CVD法等によって堆積する。 MIS -FETQn,絶縁 トレンチ部 10A、分離部 2および基板 ISの主面上のゲート絶縁膜 4は、層間絶縁膜 7aにより覆われて 、る。層間絶縁膜 7aの上面は平坦に形成されて 、る。
[0061] 続いて、図 22に示すように、層間絶縁膜 7a上にレジストパターン 39bをフォトリソグ ラフィ技術により形成する。レジストパターン 39bは、導通トレンチ部（貫通電極 8)の 形成領域が露出され、それ以外の領域が覆われるようにパターン形成されて!、る。
[0062] その後、図 23に示すように、レジストパターン 39bをエッチングマスクとして、そこか ら露出する層間絶縁膜 7a、ゲート絶縁膜 4および基板 1SBを順にエッチング除去す る。これにより、基板 1Sの主面に導通溝 (第 2溝） 9aを形成した後、レジストパターン 3 9bを除去する。この導通溝 9aは、上記貫通孔 9を形成することになる溝であり、基板 1Sの主面の層間絶縁膜 7aの上面力も基板 1Sの厚さ方向の途中の位置であって上 記第 1位置 (分離溝 2aの深さ)よりも深 、第 3位置まで延びるように形成されて!、る。
[0063] 次いで、図 24は図 23に続く導体膜堆積工程後のウェハ 1WBの図 18の XI— XI 線に相当する箇所の断面図、図 25は図 24に続く導通トレンチ形成工程後のウェハ 1 WBの主面の要部平面図、図 26は図 25の XI— XI線の断面図を示して 、る。
[0064] まず、図 24に示すように、ウェハ 1WBの主面上に、例えば窒化チタン等力 なるバ リア導体膜 8aをスパッタリング法等によって堆積した後、例えばタングステン等力もな る主導体膜 8bを CVD法等によって堆積し、ノリア導体膜 8aおよび主導体膜 8bによ り導通溝 9aを埋め込む。ノリア導体膜 8aは、主導体膜 8bの側面および底面を覆うよ うに形成されており、導通溝 9aの内面 (側面および底面）を通じて基板 1Sと直接接し て 、る。ノリア導体膜 8aの厚さは主導体膜 8bの厚さよりも薄 、。
[0065] 続いて、上記主導体膜 8bおよびバリア導体膜 8aを CMP法等により研磨することに より、図 25および図 26に示すように、導通溝 9aの外部の余分な主導体膜 8bおよび ノリア導体膜 8aを除去し、導通溝 9a内のみに主導体膜 8bおよびバリア導体膜 8aが 残されるようにする。このようにして導通溝 9a内に導通トレンチ部（導体部） 8Cを形成 する。なお、図 25には図面を見易くするために絶縁トレンチ部 10Aおよび導通トレン チ部 8Cにハッチングを付した。
[0066] 導通トレンチ部 8Cは、上記貫通電極 8を形成する部分である。この導通トレンチ部 8Cの構成は、基板 1Sの主裏面間を貫通して ヽな 、ことを除 、て上記貫通電極 8と 同じである。ここでは、導通トレンチ部 8Cが、図 25に示すように、 1つの活性領域 L内 に 2つ配置されている。本実施の形態では、上記のように導通トレンチ部 8Cカ タル で形成されて ヽるので、導通トレンチ部 8Cを低抵抗な多結晶シリコンで形成した場 合に比べて、導通トレンチ部 8C (すなわち、貫通電極 8)の電気抵抗を大幅に下げる ことができる。特に、本実施の形態では、各導通トレンチ部 8Cの平面形状が大きな長 方形状（図 25の左右方向の長さよりもこれに直交する上下方向の長さの方が長 、形 状）とされている。これにより、導通トレンチ部 8Cの体積を大きく確保できるので、導 通トレンチ部 8Cの電気抵抗をさらに下げることができる。また、導通トレンチ部 8Cの 上面は、層間絶縁膜 7aの上面と一致している。これにより、層間絶縁膜 7aの上面の 平坦性が確保されている。
[0067] この導通トレンチ部 8C力 離れた位置には、導通トレンチ部 8Cを取り囲むように上 記した絶縁トレンチ部 10Aが配置されている。このように本実施の形態では、導通ト レンチ部 8Cと絶縁トレンチ部 10Aとが分離されているので、導通トレンチ部 8Cと絶 縁トレンチ部 10Aとを別々に形成することができる。導通トレンチ部と絶縁トレンチ部 とが一体の場合、導通トレンチ部と絶縁トレンチ部とを同一工程で形成しなければな らな 、ので、上記のように素子特性の変動を回避するために絶縁トレンチ部を素子 形成の前に形成する場合、導通トレンチ部も素子形成の前に形成しなければならな くなる。しかし、導通トレンチ部を素子形成の前に形成すると、導通トレンチ部形成用 の導体膜 (バリア導体膜および主導体膜)が基板 isに極めて近い層に堆積されるこ とになるので、素子特性の劣化や金属汚染を引き起こす可能性が高い、という問題 が生じる。これに対して、本実施の形態では、上記のように導通トレンチ部 8Cと絶縁ト レンチ部 10Aとを別々に形成することができる。ここでは、上記のように素子（MIS 'F ETQn)および層間絶縁膜 7aを形成した後に導通トレンチ部 8Cを形成することがで きる。これにより、素子特性の劣化や金属汚染を引き起こす可能性をより低減すること ができる。したがって、素子の電気的特性を向上させることができる。
[0068] 次に、配線層の形成工程に移行する（図 3の工程 109)。以下、この配線層の形成 工程を図 27〜図 36により説明する。図 27は図 26に続くプラグ形成工程中のウェハ 1WBの図 25の XI— XI線に相当する箇所の断面図、図 28は図 27に続くプラグ形 成工程中のウェハ 1WBの図 25の XI— XI線に相当する箇所の断面図、図 29は図 28に続くプラグ形成工程中のウエノ、 1WBの図 25の XI— XI線に相当する箇所の断 面図、図 30は図 29に続くプラグ形成工程後のウェハ 1WBの主面の要部平面図、図 31は図 30の XI— XI線の断面図、図 32は図 30の導通トレンチ部 8Cの拡大平面図 、図 33は図 32の X2—X2線の要部拡大断面図を示している。
[0069] まず、図 27に示すように、ウェハ 1WBの主面上に、例えば酸化シリコンからなる層 間絶縁膜 (第 4絶縁膜) 7bを CVD法等により堆積した後、その層間絶縁膜 7b上に、 コンタクトホール形成用のレジストパターン 39cをフォトリソグラフィ技術により形成する 。レジストパターン 39cは、導通トレンチ部 8Cおよびその周辺の MIS 'FETQnにお けるコンタクトホールの形成領域が露出され、それ以外の領域を覆うような平面形状 に形成されている。
[0070] 続!、て、上記レジストパターン 39cをエッチングマスクとして、そこ力 露出する層間 絶縁膜 7b, 7aを順にエッチングすることにより、図 28に示すように、層間絶縁膜 7b, 7aに、 MIS 'FETQnのソース、ドレイン用の n+型の半導体領域 3bの上面が露出さ れる複数のコンタクトホール (第 1接続孔) CH1を形成するとともに、層間絶縁膜 7bに 、導通トレンチ部 8Cの主導体膜 8bの上面が露出される複数のコンタクトホール (第 2 接続孔) CH2を形成する。その後、上記レジストパターン 39cを除去した後、図 29に 示すように、ウェハ 1WBの主面上に、例えばタングステン等のような高融点金属から なる導体膜 18をコンタクトホール CHI, CH2を埋め込むように CVD法等により堆積 する。
[0071] 次いで、上記導体膜 18を CMP法等により研磨することにより、図 30〜図 33に示す ように、コンタクトホール CHI, CH2の外部の余分な導体膜 18を除去し、コンタクトホ ール CHI, CH2内のみに導体膜 18が残されるようにする。このようにしてコンタクトホ ール CH1内にプラグ (接続部） 18bを形成し、コンタクトホール CH2内にプラグ (接続 部） 18bを形成する。このように、 MIS 'FETQnに接続されるプラグ 18aと、導通トレン チ部 8Cに接続されるプラグ 18bとを同時に形成することにより、工程の簡略ィ匕が可能 となる。なお、図 30および図 32には図面を見易くするために絶縁トレンチ部 10A、導 通トレンチ部 8Cおよびプラグ 18a, 18bにハッチングを付した。
[0072] ここで、本実施の形態では、プラグ 18bが導通トレンチ部 8Cの主導体膜 8bの上面 中央を避けるように配置されている。これは、次のような理由力もである。すなわち、 主導体膜 8bの上面中央には、主導体膜 8bの堆積の際に導通溝 9aの外周から成長 してきた主導体膜 8bの合わせ目（以下、シーム部という） 45が形成されている。この シーム部 45は、「す」が形成されていたり、「す」が形成されていないとしても他の部分 より膜質が劣り導電性が低力つたりする。このため、このシーム部 45上にプラグ 18bを 配置すると、主導体膜 8bとプラグ 18bとの接触抵抗が大きくなるという問題が生じる。 そこで、本実施の形態では、プラグ 18bを導通トレンチ部 8Cの主導体膜 8bの上面中 央のシーム部 45を避けるように配置することにより、プラグ 18bと主導体膜 8bとの接 続性を向上させることができるので、プラグ 18bと主導体膜 8bとの接触抵抗を低減で きる。
[0073] 次いで、図 34〜図 36は図 31に続く配線層形成工程中のウェハ 1WBの図 30の X 1— XI線に相当する箇所の断面図を示している。
[0074] まず、図 34に示すように、ウェハ 1WBの主面の層間絶縁膜 7b上に、例えばアルミ -ゥムまたはアルミニウム合金等力もなる導体膜 19をスパッタリング法等によって堆 積した後、その上に、配線形成用のレジストパターン 39dをフォトリソグラフィ技術によ り形成する。続いて、レジストパターン 39dをエッチングマスクとして、そこ力も露出す る導体膜 19をエッチングすることにより、図 35に示すように、第 1層目の配線 19aを 形成する。その後、レジストパターン 39dを除去する。ここでは、 MIS 'FETQnのソー ス、ドレイン用の半導体領域 3と、導通トレンチ部 8Cとを電気的に接続する配線 19が 例示されている。この配線 19aは、プラグ 18aを通じて MIS 'FETQnのソース、ドレイ ン用の一方の半導体領域 3と電気的に接続されているとともに、プラグ 18bを通じて 導通トレンチ部 8Cと電気的に接続されている。
[0075] 続いて、上記と同様にプラグおよび配線の形成工程を繰り返すことにより、図 36に 示すように、 3層配線構成の配線層を形成する。その後、ウェハ 1WBの最上の配線 19cを覆うように層間絶縁膜 7d上に、例えば酸ィ匕シリコンと窒化シリコンとを下層から 順に CVD法等によって堆積することによって保護膜 20を形成した後、その一部にフ オトリソグラフィ技術およびエッチング技術により、下層の第 3層配線 19cの一部が露 出される開口部 21bを形成する。
産業上の利用可能性
[0076] 本発明は、 3次元構造を有する半導体装置の製造業に適用できる。

Claims

請求の範囲
[1] 半導体ウェハの第 1面に半導体ウェハの厚さ方向に延びる第 1分離部と、前記第 1 面力 前記半導体ウェハの厚さ方向に前記第 1分離部より深い位置まで延びる第 2 分離部を有する構造を持ち、前記第 1分離部の上面力 前記半導体ウェハの厚さ方 向に延びる第 1溝を形成する工程を有する半導体装置の製造方法において、前記 第 1溝の内面に熱酸化法により第 1絶縁膜を形成する工程と、前記第 1溝の内部に 前記第 1絶縁膜を介して埋込膜を充填する工程と、前記第 1溝内の前記埋込膜の上 面が前記第 1分離部の上面よりも低く窪むように前記埋込膜の上部を除去する工程 と、前記埋込膜の上部を除去することで形成された窪みに第 2絶縁膜を埋め込むェ 程とを有することを特徴とする半導体装置の製造方法。
[2] 請求項 1記載の半導体装置の製造方法において、前記第 2絶縁膜は、前記第 1分 離部を形成する絶縁膜と同一のエッチングレートを持つ絶縁材料カゝらなることを特徴 とする半導体装置の製造方法。
[3] 所望の半導体基板の第 1面に形成され、集積回路を構成する素子と、
前記所望の半導体基板の第 1面から第 2面に貫通して設けられ、複数枚の半導体 基板の集積回路同士を電気的に接続する貫通電極と、
前記所望の半導体基板の第 1面の面内において、前記貫通電極から離間した位 置に前記貫通電極を取り囲むように設けられ、前記所望の半導体基板の第 1面から 第 2面に貫通して設けられた貫通分離部とを有するパターンにおいて、前記貫通電 極が配置される領域が活性領域であることを特徴とする半導体装置。
[4] 請求項 3記載の半導体装置において、前記貫通電極の周囲にはダミー活性領域 が配置されていることを特徴とする半導体装置。
[5] 請求項 3記載の半導体装置において、
前記活性領域を規定する分離部は、前記所望の半導体基板の第 1面に掘られた 溝内に絶縁膜を埋め込むことで形成されており、
前記貫通分離部は、前記所望の半導体基板の第 1面の前記分離部の上面から前 記所望の半導体基板の第 2面に貫通する孔内の埋込膜と前記埋込膜の外周を覆う ように熱酸化法によって形成された第 1絶縁膜とを有することを特徴とする半導体装 置。
[6] 請求項 5記載の半導体装置にお ヽて、前記埋込膜は半導体膜からなることを特徴 とする半導体装置。
[7] 請求項 5記載の半導体装置において、前記貫通分離部は、さらに、前記埋込膜の 上面上に設けられた第 2絶縁膜を有していることを特徴とする半導体装置。
[8] 請求項 7記載の半導体装置にぉ 、て、前記第 2絶縁膜は、前記分離部を形成する 絶縁膜と同一のエッチングレートを持つ絶縁材料力 なることを特徴とする半導体装 置。
[9] 請求項 3記載の半導体装置において、前記所望の半導体基板の第 1面上には第 3 絶縁膜が堆積されており、前記第 3絶縁膜上には配線層が形成されており、前記配 線層は前記貫通電極と電気的に接続されており、前記配線層と前記貫通電極とを接 続する接続部は、前記貫通電極を構成する導体部の上面内において前記導体部を 形成する膜の合わせ目を避けて配置されて!ヽることを特徴とする半導体装置。
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