JP2003023071A - 半導体装置製造方法および半導体装置 - Google Patents
半導体装置製造方法および半導体装置Info
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Abstract
(57)【要約】
【課題】 高集積半導体装置の製造に費やす時間を短縮
し、トランジスタ特性に影響を及ぼすことなく、ＤＲＡ
Ｍを混載可能とする。 【解決手段】 まず、多層配線ブロック２０を形成す
る。次に、トランジスタ素子ブロック２１を形成する。
そして、トランジスタ素子ブロック２１上に、多層配線
ブロック２０を張り合わせる。このとき、例えば、配線
が形成されない領域に薄く無機ＳＯＧを塗布し、張り合
わせた後に４００℃から５００℃程度の熱処理を行な
い、両ブロックの層間絶縁膜を接着するとともに、多層
配線ブロック２０の配線ａとトランジスタ素子ブロック
２１のタングステン１９とをシリサイド化反応させて電
気的に接合させる。
し、トランジスタ特性に影響を及ぼすことなく、ＤＲＡ
Ｍを混載可能とする。 【解決手段】 まず、多層配線ブロック２０を形成す
る。次に、トランジスタ素子ブロック２１を形成する。
そして、トランジスタ素子ブロック２１上に、多層配線
ブロック２０を張り合わせる。このとき、例えば、配線
が形成されない領域に薄く無機ＳＯＧを塗布し、張り合
わせた後に４００℃から５００℃程度の熱処理を行な
い、両ブロックの層間絶縁膜を接着するとともに、多層
配線ブロック２０の配線ａとトランジスタ素子ブロック
２１のタングステン１９とをシリサイド化反応させて電
気的に接合させる。
Description
【０００１】
【発明の属する技術分野】本発明は、特に、工程数の多
い高集積半導体装置やＤＲＡＭとロジックとを混載する
高集積半導体装置などを製造する半導体装置製造方法お
よび半導体装置に関する。
い高集積半導体装置やＤＲＡＭとロジックとを混載する
高集積半導体装置などを製造する半導体装置製造方法お
よび半導体装置に関する。
【０００２】
【従来の技術】半導体装置を製造する場合、ピュアロジ
ックでは、シリコンウエハー基板上に素子分離形成、ト
ランジスタ素子形成、多層配線形成という工程を経て、
さらに、ＤＲＡＭを混載するときは、例えばスタック型
キャパシタを用いる場合には、トランジスタ形成工程と
配線形成工程との間にキャパシタ形成工程が加わる。そ
して、これらの工程は、下層から順番に施される。
ックでは、シリコンウエハー基板上に素子分離形成、ト
ランジスタ素子形成、多層配線形成という工程を経て、
さらに、ＤＲＡＭを混載するときは、例えばスタック型
キャパシタを用いる場合には、トランジスタ形成工程と
配線形成工程との間にキャパシタ形成工程が加わる。そ
して、これらの工程は、下層から順番に施される。
【０００３】
【発明が解決しようとする課題】ところで、半導体集積
回路においては、集積度が向上し、搭載する素子数が増
大することに伴い、製造工程が増加し、また、素子の微
細化対応のために工程数の増加が必要となっており、製
造に費やす時間が大幅に伸びている。例えば、０．１８
μｍ世代のＤＲＡＭ混載ロジックにおいては総工程数が
約２００であり、ウエハー投入から最終工程まで数ヶ月
の期間を要するという問題がある。
回路においては、集積度が向上し、搭載する素子数が増
大することに伴い、製造工程が増加し、また、素子の微
細化対応のために工程数の増加が必要となっており、製
造に費やす時間が大幅に伸びている。例えば、０．１８
μｍ世代のＤＲＡＭ混載ロジックにおいては総工程数が
約２００であり、ウエハー投入から最終工程まで数ヶ月
の期間を要するという問題がある。
【０００４】また、高速動作を要求されるＬＳＩにおい
ては、同層の配線間容量および層間の配線間容量を低減
させたり、配線の抵抗を低くしたりする必要がある。こ
の場合、配線間のスペースを広くしたり、配線の幅を広
くしたりすることが必要であるが、チップ面積を増加さ
せることなく、これに対応するには、配線層の数を増や
す必要がある。このため、このようなＬＳＩにおいて
は、さらに工程数が増大し、製造期間が長くなるという
問題がある。
ては、同層の配線間容量および層間の配線間容量を低減
させたり、配線の抵抗を低くしたりする必要がある。こ
の場合、配線間のスペースを広くしたり、配線の幅を広
くしたりすることが必要であるが、チップ面積を増加さ
せることなく、これに対応するには、配線層の数を増や
す必要がある。このため、このようなＬＳＩにおいて
は、さらに工程数が増大し、製造期間が長くなるという
問題がある。
【０００５】さらに、ＤＲＡＭを混載する場合には、ト
ランジスタ素子を形成した後に、キャパシタ形成を行な
うため、その分、工程数が増加し、さらに、製造期間が
長くなるという問題がある。また、キャパシタ形成時に
必要な熱処理により下地のトランジスタ性能の低下を招
くという問題もある。例えば、低電圧化および微細化に
対応する表面チャネル型ＰＭＯＳは、Ｐ型ゲート電極と
Ｐ型基板とで形成されるが、ゲート電極をＰ型にするた
めにボロンをゲート電極に注入している。ＤＲＡＭキャ
パシタ形成工程のキャパシタ用誘電膜の膜質を確保する
ために高温の熱処理が必要であるが、この熱でゲート中
のボロンが基板に達し、トランジスタ特性の変動をもた
らす。そこで、ゲート酸化膜に窒素を含有する窒化酸化
膜を用いて、ボロンが基板まで拡散することを抑制する
技術が知られているが、この場合、電圧が印加された状
況下でのトランジスタ特性の経時変化を招くという問題
が生じる。
ランジスタ素子を形成した後に、キャパシタ形成を行な
うため、その分、工程数が増加し、さらに、製造期間が
長くなるという問題がある。また、キャパシタ形成時に
必要な熱処理により下地のトランジスタ性能の低下を招
くという問題もある。例えば、低電圧化および微細化に
対応する表面チャネル型ＰＭＯＳは、Ｐ型ゲート電極と
Ｐ型基板とで形成されるが、ゲート電極をＰ型にするた
めにボロンをゲート電極に注入している。ＤＲＡＭキャ
パシタ形成工程のキャパシタ用誘電膜の膜質を確保する
ために高温の熱処理が必要であるが、この熱でゲート中
のボロンが基板に達し、トランジスタ特性の変動をもた
らす。そこで、ゲート酸化膜に窒素を含有する窒化酸化
膜を用いて、ボロンが基板まで拡散することを抑制する
技術が知られているが、この場合、電圧が印加された状
況下でのトランジスタ特性の経時変化を招くという問題
が生じる。
【０００６】そこで本発明は、高集積半導体装置の製造
に費やす時間を短縮することができ、トランジスタ特性
に影響を及ぼすことなく、ＤＲＡＭを混載することがで
きる半導体装置製造方法および半導体装置を提供するこ
とを目的とする。
に費やす時間を短縮することができ、トランジスタ特性
に影響を及ぼすことなく、ＤＲＡＭを混載することがで
きる半導体装置製造方法および半導体装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明による半導体装置製造方法は、下層か
ら上層までを下層から順次形成していく半導体装置製造
方法において、半導体装置の層方向に分割された複数の
パーツを、それぞれのパーツ毎に形成するパーツ形成工
程と、前記パーツ形成工程で作成された複数のパーツ同
士を張り合わせる接合工程とを有することを特徴とす
る。
求項１記載の発明による半導体装置製造方法は、下層か
ら上層までを下層から順次形成していく半導体装置製造
方法において、半導体装置の層方向に分割された複数の
パーツを、それぞれのパーツ毎に形成するパーツ形成工
程と、前記パーツ形成工程で作成された複数のパーツ同
士を張り合わせる接合工程とを有することを特徴とす
る。
【０００８】また、好ましい態様として、例えば請求項
２記載のように、請求項１記載の半導体装置製造方法に
おいて、前記パーツ形成工程は、半導体基板上にトラン
ジスタ素子を含む第１のパーツを形成する工程と、前記
トランジスタ素子同士を接続する配線を含む第２のパー
ツを形成する工程とを有するようにしてもよい。
２記載のように、請求項１記載の半導体装置製造方法に
おいて、前記パーツ形成工程は、半導体基板上にトラン
ジスタ素子を含む第１のパーツを形成する工程と、前記
トランジスタ素子同士を接続する配線を含む第２のパー
ツを形成する工程とを有するようにしてもよい。
【０００９】また、好ましい態様として、例えば請求項
３記載のように、請求項１記載の半導体装置製造方法に
おいて、前記パーツ形成工程は、半導体基板上にトラン
ジスタ素子を含む第１のパーツを形成する工程と、前記
トランジスタ素子同士を接続する配線を含む第２のパー
ツを形成する工程と、前記第１のパーツと前記第２のパ
ーツとの間に配置される、容量素子を含む第３のパーツ
を形成する工程とを有するようにしてもよい。
３記載のように、請求項１記載の半導体装置製造方法に
おいて、前記パーツ形成工程は、半導体基板上にトラン
ジスタ素子を含む第１のパーツを形成する工程と、前記
トランジスタ素子同士を接続する配線を含む第２のパー
ツを形成する工程と、前記第１のパーツと前記第２のパ
ーツとの間に配置される、容量素子を含む第３のパーツ
を形成する工程とを有するようにしてもよい。
【００１０】また、上記目的達成のため、請求項４記載
の発明による半導体装置は、下層から上層まで多層構造
を有する半導体装置において、独立した工程で形成され
た複数のパーツを張り合わせることにより構成された多
層構造を有することを特徴とする。
の発明による半導体装置は、下層から上層まで多層構造
を有する半導体装置において、独立した工程で形成され
た複数のパーツを張り合わせることにより構成された多
層構造を有することを特徴とする。
【００１１】また、好ましい態様として、例えば請求項
５記載のように、請求項４記載の半導体装置において、
前記複数のパーツは、半導体基板上にトランジスタ素子
を含む第１のパーツと、前記トランジスタ素子同士を接
続する配線を含む第２のパーツとを有するようにしても
よい。
５記載のように、請求項４記載の半導体装置において、
前記複数のパーツは、半導体基板上にトランジスタ素子
を含む第１のパーツと、前記トランジスタ素子同士を接
続する配線を含む第２のパーツとを有するようにしても
よい。
【００１２】また、好ましい態様として、例えば請求項
６記載のように、請求項４記載の半導体装置において、
前記複数のパーツは、半導体基板上にトランジスタ素子
を含む第１のパーツと、前記トランジスタ素子同士を接
続する配線を含む第２のパーツと、前記第１のパーツと
前記第２のパーツとの間に配置される、容量素子を含む
第３のパーツと有するようにしてもよい。を有する
６記載のように、請求項４記載の半導体装置において、
前記複数のパーツは、半導体基板上にトランジスタ素子
を含む第１のパーツと、前記トランジスタ素子同士を接
続する配線を含む第２のパーツと、前記第１のパーツと
前記第２のパーツとの間に配置される、容量素子を含む
第３のパーツと有するようにしてもよい。を有する
【００１３】この発明では、半導体装置の層方向に分割
された複数のパーツを、パーツ形成工程により、それぞ
れのパーツ毎に形成し、前記パーツ形成工程で作成され
た複数のパーツ同士を接合工程により張り合わせて半導
体装置を製造する。したがって、高集積半導体装置の製
造に費やす時間を短縮することが可能となり、トランジ
スタ特性に影響を及ぼすことなく、ＤＲＡＭを混載する
ことが可能となる。
された複数のパーツを、パーツ形成工程により、それぞ
れのパーツ毎に形成し、前記パーツ形成工程で作成され
た複数のパーツ同士を接合工程により張り合わせて半導
体装置を製造する。したがって、高集積半導体装置の製
造に費やす時間を短縮することが可能となり、トランジ
スタ特性に影響を及ぼすことなく、ＤＲＡＭを混載する
ことが可能となる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。 Ａ．第１実施形態 本第１実施形態では、半導体基板上にトランジスタ素子
を形成したパーツ上に多層配線層パーツを張り合わせる
工程の例について説明する。まず、多層配線パーツの形
成について説明する。ここで、図１は、本発明の第１実
施形態による多層配線パーツの形成工程を示す模式図で
ある。
面を参照して説明する。 Ａ．第１実施形態 本第１実施形態では、半導体基板上にトランジスタ素子
を形成したパーツ上に多層配線層パーツを張り合わせる
工程の例について説明する。まず、多層配線パーツの形
成について説明する。ここで、図１は、本発明の第１実
施形態による多層配線パーツの形成工程を示す模式図で
ある。
【００１５】まず、図１（ａ）に示すように、シリコン
基板１上にシリコン窒化膜２をＣＶＤ法（ＬＰ ＣＶＤ
装置、ガスＳｉＨ２Ｃｌ２／ＮＨ３／Ｎ２＝５０／２０
０／２００ｓｃｃｍ、圧力７０Ｐａ、基板温度７６０
℃）によって成膜し、その上にスパッタ法（スパッタ装
置、ＡｌＣｕスパッタターゲット、ガス Ａｒ＝１００
ｓｃｃｍ、圧力０．４Ｐａ、ＤＣ電力５ｋＷ、基板加熱
装置１５０℃）によってＡｌＣｕ３を成膜する。その上
に配線パターン形成のため、図１（ａ）に示すように、
フォトレジスト４をパターニングする。
基板１上にシリコン窒化膜２をＣＶＤ法（ＬＰ ＣＶＤ
装置、ガスＳｉＨ２Ｃｌ２／ＮＨ３／Ｎ２＝５０／２０
０／２００ｓｃｃｍ、圧力７０Ｐａ、基板温度７６０
℃）によって成膜し、その上にスパッタ法（スパッタ装
置、ＡｌＣｕスパッタターゲット、ガス Ａｒ＝１００
ｓｃｃｍ、圧力０．４Ｐａ、ＤＣ電力５ｋＷ、基板加熱
装置１５０℃）によってＡｌＣｕ３を成膜する。その上
に配線パターン形成のため、図１（ａ）に示すように、
フォトレジスト４をパターニングする。
【００１６】次に、図１（ｂ）に示すように、ＡｌＣｕ
３のエッチング（マイクロ波エッチャ、ガスＢＣｌ３／
Ｃｌ２＝６０／９０ｓｃｃｍ、圧力１Ｐａ、電力１２０
０Ｗ）を行ない、ＡｌＣｕ３をパターニングする。次
に、フォトレジスト４を除去し、図１（ｂ）に示すよう
に、高密度プラズマＣＶＤ法（ＳｉＨ４／Ｏ２／Ａｒ＝
６０／６６／１００ｓｃｃｍ、圧力０．２Ｐａ、マイク
ロ波＝２０００Ｗ、温度３００℃）によってシリコン酸
化膜６を成膜し、次に、ＣＭＰ（化学機械研磨：研磨プ
レート回転数２０ｒｐｍ、ウエハー保持試料台回転数２
０ｒｐｍ、研磨圧力５００ｇｆ／ｃｍ２、研磨液 シリ
カ粒子（１４ｗｔ％）＋ＫＯＨ水溶液）によって平坦化
を行なう。
３のエッチング（マイクロ波エッチャ、ガスＢＣｌ３／
Ｃｌ２＝６０／９０ｓｃｃｍ、圧力１Ｐａ、電力１２０
０Ｗ）を行ない、ＡｌＣｕ３をパターニングする。次
に、フォトレジスト４を除去し、図１（ｂ）に示すよう
に、高密度プラズマＣＶＤ法（ＳｉＨ４／Ｏ２／Ａｒ＝
６０／６６／１００ｓｃｃｍ、圧力０．２Ｐａ、マイク
ロ波＝２０００Ｗ、温度３００℃）によってシリコン酸
化膜６を成膜し、次に、ＣＭＰ（化学機械研磨：研磨プ
レート回転数２０ｒｐｍ、ウエハー保持試料台回転数２
０ｒｐｍ、研磨圧力５００ｇｆ／ｃｍ２、研磨液 シリ
カ粒子（１４ｗｔ％）＋ＫＯＨ水溶液）によって平坦化
を行なう。
【００１７】次に、図１（ｃ）に示すように、接続口を
開口するためのフォトレジスト７のパターニングを行な
った後、ドライエッチング（マイクロ波エッチャ、ガス
Ｃ４Ｆ８＝５０ｓｃｃｍ、圧力１Ｐａ、ＲＦ電力１２０
０Ｗ）によって接続口８，８を開口する。
開口するためのフォトレジスト７のパターニングを行な
った後、ドライエッチング（マイクロ波エッチャ、ガス
Ｃ４Ｆ８＝５０ｓｃｃｍ、圧力１Ｐａ、ＲＦ電力１２０
０Ｗ）によって接続口８，８を開口する。
【００１８】次に、図１（ｄ）に示すように、フォトレ
ジスト７の除去を行ない、ＣＶＤ法（ＬＰＣＶＤ、ガス
ＷＦ６／Ｈ２／Ａｒ＝７５／５００／２８００ｓｃｃ
ｍ、圧力１０６４０Ｐａ、成膜温度４５０℃）によって
タングステンを成膜し、ＣＭＰによって接続口内のみに
タングステン９，９を残し、それ以外のタングステンを
除去（研磨プレート回転数５０ｒｐｍ、ウエハー保持試
料台回転数４０ｒｐｍ、研磨圧力５００ｇｆ／ｃｍ２、
研磨液 硝酸第二鉄系スラリー、ＰＡＤｓｕｂａ−４０
０、２５℃）する。
ジスト７の除去を行ない、ＣＶＤ法（ＬＰＣＶＤ、ガス
ＷＦ６／Ｈ２／Ａｒ＝７５／５００／２８００ｓｃｃ
ｍ、圧力１０６４０Ｐａ、成膜温度４５０℃）によって
タングステンを成膜し、ＣＭＰによって接続口内のみに
タングステン９，９を残し、それ以外のタングステンを
除去（研磨プレート回転数５０ｒｐｍ、ウエハー保持試
料台回転数４０ｒｐｍ、研磨圧力５００ｇｆ／ｃｍ２、
研磨液 硝酸第二鉄系スラリー、ＰＡＤｓｕｂａ−４０
０、２５℃）する。
【００１９】以降、上述した図１（ａ）〜図１（ｄ）に
示す工程を繰り返し、図２（ａ）に示す多層配線を形成
する。本実施形態では、図２（ａ）に示すように、５層
構造とする。図において、ａ，ｃ，ｅ，ｇ，ｉはメタル
配線であり、ｂ，ｄ，ｆ，ｈはメタル配線同士の接続口
である。次に、図２（ａ）に示す多層配線ブロックを、
図２（ｂ）に示すように上下逆さまにする。
示す工程を繰り返し、図２（ａ）に示す多層配線を形成
する。本実施形態では、図２（ａ）に示すように、５層
構造とする。図において、ａ，ｃ，ｅ，ｇ，ｉはメタル
配線であり、ｂ，ｄ，ｆ，ｈはメタル配線同士の接続口
である。次に、図２（ａ）に示す多層配線ブロックを、
図２（ｂ）に示すように上下逆さまにする。
【００２０】上述した多層配線ブロックと並行して下地
のトランジスタ素子ブロックを形成する。この形成は、
従来の製造プロセスと同じである。図３は、トランジス
タ素子ブロックの形成方法を説明するための断面図であ
る。
のトランジスタ素子ブロックを形成する。この形成は、
従来の製造プロセスと同じである。図３は、トランジス
タ素子ブロックの形成方法を説明するための断面図であ
る。
【００２１】まず、Ｐ型のシリコン基板１０に溝を掘
り、ＣＶＤシリコン酸化膜を埋め込み、ＣＭＰによって
溝内のみにシリコン酸化膜を残すことで、素子分離（シ
ャロートレンチアイソレーション）１１，１１を形成す
る。図示しないが、フォトレジストパターニング工程と
イオン注入にてＮ Ｗｅｌｌ層１２を形成する。同時
に、トランジスタＴｒの閾値電圧調整イオン注入を行な
う。図示しないが、ゲート酸化膜を形成し、ゲート電極
となるポリシリコンを成膜し、フォトレジストパターニ
ングとドライエッチング工程とによってゲート電極加工
を行なう。
り、ＣＶＤシリコン酸化膜を埋め込み、ＣＭＰによって
溝内のみにシリコン酸化膜を残すことで、素子分離（シ
ャロートレンチアイソレーション）１１，１１を形成す
る。図示しないが、フォトレジストパターニング工程と
イオン注入にてＮ Ｗｅｌｌ層１２を形成する。同時
に、トランジスタＴｒの閾値電圧調整イオン注入を行な
う。図示しないが、ゲート酸化膜を形成し、ゲート電極
となるポリシリコンを成膜し、フォトレジストパターニ
ングとドライエッチング工程とによってゲート電極加工
を行なう。
【００２２】また、図示しないが、フォトレジストパタ
ーニングとＬＤＤイオン注入とを行ない、ゲート電極側
面にＣＶＤとエッチバックとにより、絶縁膜のサイドウ
ォールスペーサを形成した後、Ｎ型トランジスタ領域に
は、Ｎ型となるイオン注入を、Ｐ型トランジスタ領域に
は、Ｐ型となるイオン注入を行なう。これにより、Ｎ型
ポリシリコン（ゲート電極）１３、Ｐ型ポリシリコン
（ゲート電極）１４、Ｎ型拡散層１５、Ｐ型拡散層１６
が形成される。
ーニングとＬＤＤイオン注入とを行ない、ゲート電極側
面にＣＶＤとエッチバックとにより、絶縁膜のサイドウ
ォールスペーサを形成した後、Ｎ型トランジスタ領域に
は、Ｎ型となるイオン注入を、Ｐ型トランジスタ領域に
は、Ｐ型となるイオン注入を行なう。これにより、Ｎ型
ポリシリコン（ゲート電極）１３、Ｐ型ポリシリコン
（ゲート電極）１４、Ｎ型拡散層１５、Ｐ型拡散層１６
が形成される。
【００２３】また、高温短時間熱処理を施した後、コバ
ルトの成膜と熱処理とによって、コンバルトシリサイド
１７を形成し、未反応のコバルトをウエットエッチング
によって除去した後、層間絶縁膜１８としてシリコン酸
化膜をＣＶＤ法によって成膜し、ＣＭＰ法によって平坦
化を行なう。次に、フォトレジストパターニングとドラ
イエッチングとによって接続口を開口し、レジスト除去
後にタングステンを成膜し、ＣＭＰによって接続口内の
みにタングステン１９を残す。
ルトの成膜と熱処理とによって、コンバルトシリサイド
１７を形成し、未反応のコバルトをウエットエッチング
によって除去した後、層間絶縁膜１８としてシリコン酸
化膜をＣＶＤ法によって成膜し、ＣＭＰ法によって平坦
化を行なう。次に、フォトレジストパターニングとドラ
イエッチングとによって接続口を開口し、レジスト除去
後にタングステンを成膜し、ＣＭＰによって接続口内の
みにタングステン１９を残す。
【００２４】次に、図４に示すように、図３に示すトラ
ンジスタ素子ブロック２１上に、図２（ｂ）に示す多層
配線ブロック２０を張り合わせる。このとき、例えば、
配線が形成されない領域に薄く無機ＳＯＧを塗布し、張
り合わせた後に４００℃から５００℃程度の熱処理を行
ない、両ブロックの層間絶縁膜を接着するとともに、多
層配線ブロック２０の配線ａとトランジスタ素子ブロッ
ク２１のタングステン１９とをシリサイド化反応させて
電気的に接合させる。
ンジスタ素子ブロック２１上に、図２（ｂ）に示す多層
配線ブロック２０を張り合わせる。このとき、例えば、
配線が形成されない領域に薄く無機ＳＯＧを塗布し、張
り合わせた後に４００℃から５００℃程度の熱処理を行
ない、両ブロックの層間絶縁膜を接着するとともに、多
層配線ブロック２０の配線ａとトランジスタ素子ブロッ
ク２１のタングステン１９とをシリサイド化反応させて
電気的に接合させる。
【００２５】次に、多層配線ブロック２０のシリコン基
板１部分のみを露出させ、フッ素硝酸で、あるいはＣＭ
Ｐによってシリコン基板１を除去し、図５に示すよう
に、最上層にシリコン窒化膜２を露出させる。次に、図
６に示すように、最上層のシリコン窒化膜２にフォトレ
ジストパターニングとドライエッチングとによってパッ
ド部分を開口し、フォトレジストを除去する。
板１部分のみを露出させ、フッ素硝酸で、あるいはＣＭ
Ｐによってシリコン基板１を除去し、図５に示すよう
に、最上層にシリコン窒化膜２を露出させる。次に、図
６に示すように、最上層のシリコン窒化膜２にフォトレ
ジストパターニングとドライエッチングとによってパッ
ド部分を開口し、フォトレジストを除去する。
【００２６】Ｂ．第２実施形態
次に、本発明の第２実施形態について説明する。本第２
実施形態では、半導体基板上にトランジスタ素子を形成
したパーツ上にＤＲＡＭキャパシタと多層配線層パーツ
とを張り合わせ、ＤＲＡＭ混載ロジックを作成する例に
ついて説明する。ここで、図７は、本発明の第２実施形
態による半導体装置のキャパシタ部分の形成工程を示す
模式図である。
実施形態では、半導体基板上にトランジスタ素子を形成
したパーツ上にＤＲＡＭキャパシタと多層配線層パーツ
とを張り合わせ、ＤＲＡＭ混載ロジックを作成する例に
ついて説明する。ここで、図７は、本発明の第２実施形
態による半導体装置のキャパシタ部分の形成工程を示す
模式図である。
【００２７】まず、図７（ａ）に示すように、シリコン
基板３０上に第１のシリコン酸化膜３１をＣＶＤ法によ
って成膜し、次に、第２のシリコン酸化膜３２をＣＶＤ
法によって成膜する。次いで、フォトレジスト３３のパ
ターニングとドライエッチングとによってキャパシタの
プレート電極が形成される領域、第１の溝３４を浅くエ
ッチングする。次に、図７（ｂ）に示すように、キャパ
シタのノード電極形成部分を除去するように、フォトレ
ジスト３３のパターニングを行なう。
基板３０上に第１のシリコン酸化膜３１をＣＶＤ法によ
って成膜し、次に、第２のシリコン酸化膜３２をＣＶＤ
法によって成膜する。次いで、フォトレジスト３３のパ
ターニングとドライエッチングとによってキャパシタの
プレート電極が形成される領域、第１の溝３４を浅くエ
ッチングする。次に、図７（ｂ）に示すように、キャパ
シタのノード電極形成部分を除去するように、フォトレ
ジスト３３のパターニングを行なう。
【００２８】次に、図７（ｃ）に示すように、ドライエ
ッチングによってシリコン酸化膜３２をエッチングし、
溝３６を形成し、次に、フォトレジスト３５を除去す
る。次に、図７（ｄ）に示すように、窒化チタン３７を
成膜した後、図示しないが、高誘電膜として酸化タンタ
ルを成膜し、次に、酸化タンタルの膜質改善のために酸
素雰囲気で８００℃程度の熱処理を施す。次に、ルテニ
ウム３８を成膜する。次に、ＣＭＰによってキャパシタ
形成領域以外の窒化チタンと酸化タンタルとルテニウム
とを除去する。次に、図７（ｄ）までで形成したキャパ
シタ形成ブロックを、図７（ｅ）に示すように上下逆さ
まにする。
ッチングによってシリコン酸化膜３２をエッチングし、
溝３６を形成し、次に、フォトレジスト３５を除去す
る。次に、図７（ｄ）に示すように、窒化チタン３７を
成膜した後、図示しないが、高誘電膜として酸化タンタ
ルを成膜し、次に、酸化タンタルの膜質改善のために酸
素雰囲気で８００℃程度の熱処理を施す。次に、ルテニ
ウム３８を成膜する。次に、ＣＭＰによってキャパシタ
形成領域以外の窒化チタンと酸化タンタルとルテニウム
とを除去する。次に、図７（ｄ）までで形成したキャパ
シタ形成ブロックを、図７（ｅ）に示すように上下逆さ
まにする。
【００２９】一方、上述したキャパシタ形成ブロックと
並行して下地ブロック（トランジスタ素子およびキャパ
シタのビットラインと該キャパシタとに対する接続プラ
グの形成まで行なったブロック）の形成を行なう。ここ
で、図８は、下地ブロックの形成工程を説明するための
断面図である。
並行して下地ブロック（トランジスタ素子およびキャパ
シタのビットラインと該キャパシタとに対する接続プラ
グの形成まで行なったブロック）の形成を行なう。ここ
で、図８は、下地ブロックの形成工程を説明するための
断面図である。
【００３０】Ｐ型のシリコン基板４０にフォトレジスタ
パターニングとドライエッチングとシリコン酸化膜の成
膜とＣＭＰにより素子分離用シリコン酸化膜４１として
シャロートレンチアイソレーションを形成する。また、
Ｎ Ｗｅｌｌ４２，４３およびＰ Ｗｅｌｌ４４をフォ
トレジストパターニングとイオン注入とによって形成す
る。
パターニングとドライエッチングとシリコン酸化膜の成
膜とＣＭＰにより素子分離用シリコン酸化膜４１として
シャロートレンチアイソレーションを形成する。また、
Ｎ Ｗｅｌｌ４２，４３およびＰ Ｗｅｌｌ４４をフォ
トレジストパターニングとイオン注入とによって形成す
る。
【００３１】次に、ゲート酸化膜４６を形成し、次に、
ポリシリコンとタングステンシリサイドとを成膜し、次
に、オフセット絶縁膜４７としてシリコン酸化膜を成膜
し、フォトレジストパターニングとドライエッチングと
によってゲート電極（ワード線）４５の加工を行なう。
次に、ＬＤＤとソースドレインのイオン注入を行ない、
ロジック領域の拡散層のみシリサイドを形成した後、層
間絶縁膜４８を形成し、フォトレジストパターニングと
ドライエッチングとによってＤＲＡＭ領域内のコンタク
トを開口する。
ポリシリコンとタングステンシリサイドとを成膜し、次
に、オフセット絶縁膜４７としてシリコン酸化膜を成膜
し、フォトレジストパターニングとドライエッチングと
によってゲート電極（ワード線）４５の加工を行なう。
次に、ＬＤＤとソースドレインのイオン注入を行ない、
ロジック領域の拡散層のみシリサイドを形成した後、層
間絶縁膜４８を形成し、フォトレジストパターニングと
ドライエッチングとによってＤＲＡＭ領域内のコンタク
トを開口する。
【００３２】次に、ポリシリコンの成膜とＣＭＰとでポ
リプラグ４９を形成し、層間絶縁膜５０形成とＣＭＰに
よる平坦化後、フォトレジストパターニングとドライエ
ッチングによってコンタクトホール５１を開口し、タン
グステン５２を成膜する。そして、フォトレジストパタ
ーニングとドライエッチングとによってタングステン５
２によりビット線を形成する。
リプラグ４９を形成し、層間絶縁膜５０形成とＣＭＰに
よる平坦化後、フォトレジストパターニングとドライエ
ッチングによってコンタクトホール５１を開口し、タン
グステン５２を成膜する。そして、フォトレジストパタ
ーニングとドライエッチングとによってタングステン５
２によりビット線を形成する。
【００３３】次に、層間絶縁膜５３を形成し、ＣＭＰに
よる平坦化後、フォトレジストパターニングとドライエ
ッチングとによってコンタクトホールを開口し、ポリシ
リコンの成膜とＣＭＰによってポリプラグ５４を形成す
る。そして、図示しないが、高温短時間の熱処理を施
す。
よる平坦化後、フォトレジストパターニングとドライエ
ッチングとによってコンタクトホールを開口し、ポリシ
リコンの成膜とＣＭＰによってポリプラグ５４を形成す
る。そして、図示しないが、高温短時間の熱処理を施
す。
【００３４】次に、図９（ａ）に示すように、図８に示
す下地ブロック６１に対し、図７（ｅ）に示すキャパシ
タブロック６０を張り合わせる。このとき、図示しない
が、ポリフラグがない領域に薄く無機ＳＯＧを塗布し、
張り合わせた後、５００℃程度の熱処理を施し、キャパ
シタのノード電極であるルテニウム３８とポリプラグ５
４との接続界面を合金化させて電気的接続を行なう。次
に、キャパシタブロックを形成したシリコン基板部分の
みを露出させ、フッ素硝酸で、あるいはＣＭＰによって
シリコン基板３０を除去し、図９（ｂ）に示すように、
シリコン酸化膜３１を露出させる。
す下地ブロック６１に対し、図７（ｅ）に示すキャパシ
タブロック６０を張り合わせる。このとき、図示しない
が、ポリフラグがない領域に薄く無機ＳＯＧを塗布し、
張り合わせた後、５００℃程度の熱処理を施し、キャパ
シタのノード電極であるルテニウム３８とポリプラグ５
４との接続界面を合金化させて電気的接続を行なう。次
に、キャパシタブロックを形成したシリコン基板部分の
みを露出させ、フッ素硝酸で、あるいはＣＭＰによって
シリコン基板３０を除去し、図９（ｂ）に示すように、
シリコン酸化膜３１を露出させる。
【００３５】次に、フォトレジストパターニングとドラ
イエッチングとによって、拡散層、ゲート電極、ビット
線、プレート電極に対して接続口を形成した後、図１０
に示すように、張り合わせた、キャパシタブロック６０
と下地ブロック６１とに対し、タングステンの成膜とＣ
ＭＰとによって接続プラグ（タングステンプラグ）６
２，６２，６２を形成する。次に、図１０に示すよう
に、この下地ブロック６１上に、第１実施形態で説明し
たと同様の方法で作成した多層配線ブロック２０を張り
合わせる。そして、多層配線ブロック２０のシリコン基
板１部分のみを露出させ、フッ素硝酸で、あるいはＣＭ
Ｐによってシリコン基板１を除去し、最上層にシリコン
窒化膜２を露出させる。次に、図１１に示すように、最
上層のシリコン窒化膜２にフォトレジストパターニング
とドライエッチングとによってパッド部分を開口する。
イエッチングとによって、拡散層、ゲート電極、ビット
線、プレート電極に対して接続口を形成した後、図１０
に示すように、張り合わせた、キャパシタブロック６０
と下地ブロック６１とに対し、タングステンの成膜とＣ
ＭＰとによって接続プラグ（タングステンプラグ）６
２，６２，６２を形成する。次に、図１０に示すよう
に、この下地ブロック６１上に、第１実施形態で説明し
たと同様の方法で作成した多層配線ブロック２０を張り
合わせる。そして、多層配線ブロック２０のシリコン基
板１部分のみを露出させ、フッ素硝酸で、あるいはＣＭ
Ｐによってシリコン基板１を除去し、最上層にシリコン
窒化膜２を露出させる。次に、図１１に示すように、最
上層のシリコン窒化膜２にフォトレジストパターニング
とドライエッチングとによってパッド部分を開口する。
【００３６】
【発明の効果】請求項１記載の発明によれば、半導体装
置の層方向に分割された複数のパーツを、パーツ形成工
程により、それぞれのパーツ毎に形成し、前記パーツ形
成工程で作成された複数のパーツ同士を接合工程により
張り合わせて半導体装置を製造するようにしたので、高
集積半導体装置の製造に費やす時間を短縮することがで
き、トランジスタ特性に影響を及ぼすことなく、ＤＲＡ
Ｍを混載することができるという利点が得られる。
置の層方向に分割された複数のパーツを、パーツ形成工
程により、それぞれのパーツ毎に形成し、前記パーツ形
成工程で作成された複数のパーツ同士を接合工程により
張り合わせて半導体装置を製造するようにしたので、高
集積半導体装置の製造に費やす時間を短縮することがで
き、トランジスタ特性に影響を及ぼすことなく、ＤＲＡ
Ｍを混載することができるという利点が得られる。
【００３７】また、請求項２記載の発明によれば、前記
パーツ形成工程において、半導体基板上にトランジスタ
素子を含む第１のパーツを形成し、前記トランジスタ素
子同士を接続する配線を含む第２のパーツを形成するよ
うにしたので、高集積半導体装置の製造に費やす時間を
短縮することができ、トランジスタ特性に影響を及ぼす
ことなく、ＤＲＡＭを混載することができるという利点
が得られる。
パーツ形成工程において、半導体基板上にトランジスタ
素子を含む第１のパーツを形成し、前記トランジスタ素
子同士を接続する配線を含む第２のパーツを形成するよ
うにしたので、高集積半導体装置の製造に費やす時間を
短縮することができ、トランジスタ特性に影響を及ぼす
ことなく、ＤＲＡＭを混載することができるという利点
が得られる。
【００３８】また、請求項３記載の発明によれば、前記
パーツ形成工程において、半導体基板上にトランジスタ
素子を含む第１のパーツを形成し、前記トランジスタ素
子同士を接続する配線を含む第２のパーツを形成し、前
記第１のパーツと前記第２のパーツとの間に配置され
る、容量素子を含む第２のパーツを形成するようにした
ので、高集積半導体装置の製造に費やす時間を短縮する
ことができ、トランジスタ特性に影響を及ぼすことな
く、ＤＲＡＭを混載することができるという利点が得ら
れる。
パーツ形成工程において、半導体基板上にトランジスタ
素子を含む第１のパーツを形成し、前記トランジスタ素
子同士を接続する配線を含む第２のパーツを形成し、前
記第１のパーツと前記第２のパーツとの間に配置され
る、容量素子を含む第２のパーツを形成するようにした
ので、高集積半導体装置の製造に費やす時間を短縮する
ことができ、トランジスタ特性に影響を及ぼすことな
く、ＤＲＡＭを混載することができるという利点が得ら
れる。
【００３９】また、請求項４記載の発明によれば、独立
した工程で形成された複数のパーツを張り合わせること
により多層構造を構成するようにしたので、高集積半導
体装置の製造に費やす時間を短縮することができ、トラ
ンジスタ特性に影響を及ぼすことなく、ＤＲＡＭを混載
することができるという利点が得られる。
した工程で形成された複数のパーツを張り合わせること
により多層構造を構成するようにしたので、高集積半導
体装置の製造に費やす時間を短縮することができ、トラ
ンジスタ特性に影響を及ぼすことなく、ＤＲＡＭを混載
することができるという利点が得られる。
【００４０】また、請求項５記載の発明によれば、前記
複数のパーツを、半導体基板上にトランジスタ素子を含
む第１のパーツと、前記トランジスタ素子同士を接続す
る配線を含む第２のパーツとから構成するようにしたの
で、高集積半導体装置の製造に費やす時間を短縮するこ
とができ、トランジスタ特性に影響を及ぼすことなく、
ＤＲＡＭを混載することができるという利点が得られ
る。
複数のパーツを、半導体基板上にトランジスタ素子を含
む第１のパーツと、前記トランジスタ素子同士を接続す
る配線を含む第２のパーツとから構成するようにしたの
で、高集積半導体装置の製造に費やす時間を短縮するこ
とができ、トランジスタ特性に影響を及ぼすことなく、
ＤＲＡＭを混載することができるという利点が得られ
る。
【００４１】また、請求項６記載の発明によれば、前記
複数のパーツを、半導体基板上にトランジスタ素子を含
む第１のパーツと、前記トランジスタ素子同士を接続す
る配線を含む第３のパーツと、前記第１のパーツと前記
第２のパーツとの間に配置される、容量素子を含む第２
のパーツとからなるようにしたので、高集積半導体装置
の製造に費やす時間を短縮することができ、トランジス
タ特性に影響を及ぼすことなく、ＤＲＡＭを混載するこ
とができるという利点が得られる。
複数のパーツを、半導体基板上にトランジスタ素子を含
む第１のパーツと、前記トランジスタ素子同士を接続す
る配線を含む第３のパーツと、前記第１のパーツと前記
第２のパーツとの間に配置される、容量素子を含む第２
のパーツとからなるようにしたので、高集積半導体装置
の製造に費やす時間を短縮することができ、トランジス
タ特性に影響を及ぼすことなく、ＤＲＡＭを混載するこ
とができるという利点が得られる。
【図１】本発明の第１実施形態による半導体装置の製造
工程を示す模式図である。
工程を示す模式図である。
【図２】本第１実施形態により形成された多層配線ブロ
ックを示す断面図である。
ックを示す断面図である。
【図３】本第１実施形態における、トランジスタ素子ブ
ロックの形成方法を説明するための断面図である。
ロックの形成方法を説明するための断面図である。
【図４】本第１実施形態における、トランジスタ素子ブ
ロックと多層配線ブロックとを貼り合わせる際の状態を
示す模式図である。
ロックと多層配線ブロックとを貼り合わせる際の状態を
示す模式図である。
【図５】本第１実施形態における、トランジスタ素子ブ
ロックと張り合わされた多層配線ブロックに対する処理
を示す断面図である。
ロックと張り合わされた多層配線ブロックに対する処理
を示す断面図である。
【図６】本第１実施形態における、トランジスタ素子ブ
ロックと張り合わされた多層配線ブロックに対する処理
を示す断面図である。
ロックと張り合わされた多層配線ブロックに対する処理
を示す断面図である。
【図７】本発明の第２実施形態による半導体装置のキャ
パシタ部分の形成工程を示す模式図である。
パシタ部分の形成工程を示す模式図である。
【図８】本第２実施形態における下地ブロックの形成工
程を説明するための断面図である。
程を説明するための断面図である。
【図９】本第２実施形態における、下地ブロックとキャ
パシタブロックとを張り合わせる際の状態を示す断面図
である。
パシタブロックとを張り合わせる際の状態を示す断面図
である。
【図１０】本第２実施形態における、下地ブロックとキ
ャパシタブロックに、多層配線ブロックを張り合わせる
際の状態を示す断面図である。
ャパシタブロックに、多層配線ブロックを張り合わせる
際の状態を示す断面図である。
【図１１】本第２実施形態における、下地ブロックとキ
ャパシタブロックに張り合わされた多層配線ブロックに
対する処理を示す断面図である。
ャパシタブロックに張り合わされた多層配線ブロックに
対する処理を示す断面図である。
１……シリコン基板、２……シリコン窒化膜、３……Ａ
ｌＣｕ、４……フォトレジスト、６……シリコン酸化
膜、７……フォトレジスト、８……接続口、９……タン
グステン、１０……シリコン基板、１１……素子分離、
１２……Ｎ Ｗｅｌｌ、１３……Ｎ型ポリシリコン、１
４……Ｐ型ポリシリコン、１５……Ｎ型拡散層、１６…
…Ｐ型拡散層、１７……コバルトシリサイド、１８……
シリコン酸化膜、１９……タングステン、２０……多層
配線ブロック（複数のパーツ、第２のパーツ）、２１…
…トランジスタ素子ブロック（複数のパーツ、第１のパ
ーツ）、３０……シリコン基板、３１……シリコン酸化
膜、３２……シリコン酸化膜、３３……フォトレジス
ト、３４……第１の溝、３６……溝、３７……窒化チタ
ン、３８……ルテニウム、４０……シリコン基板、４１
……素子分離用シリコン酸化膜、４２……Ｎ Ｗｅｌ
ｌ、４３……Ｎ Ｗｅｌｌ、４４……Ｐ Ｗｅｌｌ、４
５……ワード線、４６……ゲート電極、４７……オフセ
ット電極、４８……層間絶縁膜、４９……ポリプラグ、
５０……層間絶縁膜、５１……コンタクトホール、５２
……タングステン、５３……層間絶縁膜、５４……ポリ
プラグ、６０……キャパシタブロック（複数のパーツ、
第３のパーツ）、６１……下地ブロック（複数のパー
ツ、第１のパーツ）、６２……接続プラグ
ｌＣｕ、４……フォトレジスト、６……シリコン酸化
膜、７……フォトレジスト、８……接続口、９……タン
グステン、１０……シリコン基板、１１……素子分離、
１２……Ｎ Ｗｅｌｌ、１３……Ｎ型ポリシリコン、１
４……Ｐ型ポリシリコン、１５……Ｎ型拡散層、１６…
…Ｐ型拡散層、１７……コバルトシリサイド、１８……
シリコン酸化膜、１９……タングステン、２０……多層
配線ブロック（複数のパーツ、第２のパーツ）、２１…
…トランジスタ素子ブロック（複数のパーツ、第１のパ
ーツ）、３０……シリコン基板、３１……シリコン酸化
膜、３２……シリコン酸化膜、３３……フォトレジス
ト、３４……第１の溝、３６……溝、３７……窒化チタ
ン、３８……ルテニウム、４０……シリコン基板、４１
……素子分離用シリコン酸化膜、４２……Ｎ Ｗｅｌ
ｌ、４３……Ｎ Ｗｅｌｌ、４４……Ｐ Ｗｅｌｌ、４
５……ワード線、４６……ゲート電極、４７……オフセ
ット電極、４８……層間絶縁膜、４９……ポリプラグ、
５０……層間絶縁膜、５１……コンタクトホール、５２
……タングステン、５３……層間絶縁膜、５４……ポリ
プラグ、６０……キャパシタブロック（複数のパーツ、
第３のパーツ）、６１……下地ブロック（複数のパー
ツ、第１のパーツ）、６２……接続プラグ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｋ
27/10 ４６１ ３２１Ｎ
27/108
Ｆターム(参考） 5F033 HH04 HH09 HH26 JJ19 KK01
KK09 KK26 MM07 PP09 PP15
QQ00 QQ09 QQ12 QQ37 QQ48
RR04 RR06 SS13 SS15 TT08
VV10 VV16 XX33
5F048 AA09 AB01 AB03 AC03 AC10
BA00 BB06 BB07 BB12 BB14
BC06 BE02 BE03 BF02 BF06
BF07 BG14 DA23
5F083 GA28 JA32 JA35 JA36 JA39
MA06 MA16 MA18 MA19 PR00
PR03 PR21 PR33 PR40 ZA12
Claims (6)
- 【請求項１】 下層から上層までを下層から順次形成し
ていく半導体装置製造方法において、 半導体装置の層方向に分割された複数のパーツを、それ
ぞれのパーツ毎に形成するパーツ形成工程と、 前記パーツ形成工程で作成された複数のパーツ同士を張
り合わせる接合工程とを有することを特徴とする半導体
装置製造方法。 - 【請求項２】 前記パーツ形成工程は、 半導体基板上にトランジスタ素子を含む第１のパーツを
形成する工程と、 前記トランジスタ素子同士を接続する配線を含む第２の
パーツを形成する工程とを有することを特徴とする請求
項１記載の半導体装置製造方法。 - 【請求項３】 前記パーツ形成工程は、 半導体基板上にトランジスタ素子を含む第１のパーツを
形成する工程と、 前記トランジスタ素子同士を接続する配線を含む第２の
パーツを形成する工程と、 前記第１のパーツと前記第２のパーツとの間に配置され
る、容量素子を含む第３のパーツを形成する工程とを有
することを特徴とする請求項１記載の半導体装置製造方
法。 - 【請求項４】 下層から上層まで多層構造を有する半導
体装置において、 独立した工程で形成された複数のパーツを張り合わせる
ことにより構成された多層構造を有することを特徴とす
る半導体装置。 - 【請求項５】 前記複数のパーツは、 半導体基板上にトランジスタ素子を含む第１のパーツ
と、 前記トランジスタ素子同士を接続する配線を含む第２の
パーツとを有することを特徴とする請求項４記載の半導
体装置。 - 【請求項６】 前記複数のパーツは、 半導体基板上にトランジスタ素子を含む第１のパーツ
と、 前記トランジスタ素子同士を接続する配線を含む第２の
パーツと、 前記第１のパーツと前記第２のパーツとの間に配置され
る、容量素子を含む第３のパーツとを有することを特徴
とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204269A JP2003023071A (ja) | 2001-07-05 | 2001-07-05 | 半導体装置製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204269A JP2003023071A (ja) | 2001-07-05 | 2001-07-05 | 半導体装置製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003023071A true JP2003023071A (ja) | 2003-01-24 |
Family
ID=19040766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001204269A Pending JP2003023071A (ja) | 2001-07-05 | 2001-07-05 | 半導体装置製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003023071A (ja) |
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2001
- 2001-07-05 JP JP2001204269A patent/JP2003023071A/ja active Pending
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