JPH0878622A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0878622A JPH0878622A JP6212461A JP21246194A JPH0878622A JP H0878622 A JPH0878622 A JP H0878622A JP 6212461 A JP6212461 A JP 6212461A JP 21246194 A JP21246194 A JP 21246194A JP H0878622 A JPH0878622 A JP H0878622A
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- Japan
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- substrate
- wiring
- wiring layer
- forming
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は多層の配線層を有する集積回路チッ
プを短工期で実現することが可能な半導体装置の製造方
法を提供する。 【構成】 本発明による半導体装置の製造方法は、半導
体基板上に、所望の集積回路チップを構成するためのＭ
ＩＳ型トランジスタ及び該ＭＩＳ型トランジスタに対す
る配線層の少くとも一部を形成する工程と、上記半導体
基板とは異なる別の基板上に上記集積回路チップを構成
する多層の配線層を、上記集積回路チップの最終的な形
態では上層となる配線層を逆さにして下層になるように
して形成する工程と、上記２つの基板上に各別に形成さ
れた上記ＭＩＳ型トランジスタの配線層及び上記多層の
配線層の最上面同士を接合する工程と、上記多層の配線
層が形成された基板部分を除去して一つの集積回路チッ
プを完成する工程とを具備したことを特徴とする。
プを短工期で実現することが可能な半導体装置の製造方
法を提供する。 【構成】 本発明による半導体装置の製造方法は、半導
体基板上に、所望の集積回路チップを構成するためのＭ
ＩＳ型トランジスタ及び該ＭＩＳ型トランジスタに対す
る配線層の少くとも一部を形成する工程と、上記半導体
基板とは異なる別の基板上に上記集積回路チップを構成
する多層の配線層を、上記集積回路チップの最終的な形
態では上層となる配線層を逆さにして下層になるように
して形成する工程と、上記２つの基板上に各別に形成さ
れた上記ＭＩＳ型トランジスタの配線層及び上記多層の
配線層の最上面同士を接合する工程と、上記多層の配線
層が形成された基板部分を除去して一つの集積回路チッ
プを完成する工程とを具備したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は多層の配線層を有する集
積回路チップのような半導体装置の製造方法に係り、特
に短工期で多層の配線層を有する集積回路チップを実現
するために使用される半導体装置の製造方法に関する。
積回路チップのような半導体装置の製造方法に係り、特
に短工期で多層の配線層を有する集積回路チップを実現
するために使用される半導体装置の製造方法に関する。
【０００２】
【従来の技術】周知のように、集積回路（ＩＣ、ＬＳ
Ｉ）チップを製造するときに、従来は、半導体基板上に
ＭＩＳ型トランジスタを作製した後に、その上層に引き
続き配線層を形成して集積回路チップを完成させてい
た。
Ｉ）チップを製造するときに、従来は、半導体基板上に
ＭＩＳ型トランジスタを作製した後に、その上層に引き
続き配線層を形成して集積回路チップを完成させてい
た。
【０００３】ところで、近時、ＬＳＩチップを構成する
配線層の数は、年々増大の一途にある。例えば、Ａｌ配
線の層数は１９７０年代には１層だったものが、８０年
代には２層、９０年代前半には３〜４層のＬＳＩチップ
が商品化され、またされつつある。
配線層の数は、年々増大の一途にある。例えば、Ａｌ配
線の層数は１９７０年代には１層だったものが、８０年
代には２層、９０年代前半には３〜４層のＬＳＩチップ
が商品化され、またされつつある。
【０００４】このようなＬＳＩチップを作製するとき
に、従来技術では、半導体基板に先ずＭＩＳ型トランジ
スタを作製し、その後、それに引き続いて、その上層に
配線層を一層ずつ重ねて作製することにより、ＬＳＩチ
ップを完成させていた。
に、従来技術では、半導体基板に先ずＭＩＳ型トランジ
スタを作製し、その後、それに引き続いて、その上層に
配線層を一層ずつ重ねて作製することにより、ＬＳＩチ
ップを完成させていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような従来技術では、年々配線層の数が増大するにつれ
て、それの製造に要する工期が長くなる傾向にあった。
この工期の増大は、ＬＳＩチップを試作し、評価して不
具合点を抽出し、修正し、再びＬＳＩチップを試作し、
評価してまた不具合点を抽出し、修正し、といった過程
の繰り返しの結果である。
ような従来技術では、年々配線層の数が増大するにつれ
て、それの製造に要する工期が長くなる傾向にあった。
この工期の増大は、ＬＳＩチップを試作し、評価して不
具合点を抽出し、修正し、再びＬＳＩチップを試作し、
評価してまた不具合点を抽出し、修正し、といった過程
の繰り返しの結果である。
【０００６】これは、新しいＬＳＩチップの開発期間を
非常に長くしていく結果につながる。そのために新規Ｌ
ＳＩチップをタイムリーに市場に出すことが困難になっ
ていくことが予想される。
非常に長くしていく結果につながる。そのために新規Ｌ
ＳＩチップをタイムリーに市場に出すことが困難になっ
ていくことが予想される。
【０００７】そこで、本発明は、以上のような点に鑑み
てなされたもので、従来技術に比べて所望の集積回路チ
ップを製造するための工期を半分近くに低減できる半導
体装置の製造方法を提供することを目的としている。
てなされたもので、従来技術に比べて所望の集積回路チ
ップを製造するための工期を半分近くに低減できる半導
体装置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明によると、上記課
題を解決するために、半導体基板上に、所望の集積回路
チップを構成するためのＭＩＳ型トランジスタ及び該Ｍ
ＩＳ型トランジスタに対する配線層の少くとも一部を形
成する工程と、上記半導体基板とは異なる別の基板上に
上記集積回路チップを構成する多層の配線層を、上記集
積回路チップの最終的な形態では上層となる配線層を逆
さにして下層になるようにして形成する工程と、上記２
つの基板上に各別に形成された上記ＭＩＳ型トランジス
タの配線層及び上記多層の配線層の最上面同士を接合す
る工程と、上記多層の配線層が形成された基板部分を除
去して一つの集積回路チップを完成する工程とを具備し
たことを特徴とする半導体装置の製造方法が提供され
る。
題を解決するために、半導体基板上に、所望の集積回路
チップを構成するためのＭＩＳ型トランジスタ及び該Ｍ
ＩＳ型トランジスタに対する配線層の少くとも一部を形
成する工程と、上記半導体基板とは異なる別の基板上に
上記集積回路チップを構成する多層の配線層を、上記集
積回路チップの最終的な形態では上層となる配線層を逆
さにして下層になるようにして形成する工程と、上記２
つの基板上に各別に形成された上記ＭＩＳ型トランジス
タの配線層及び上記多層の配線層の最上面同士を接合す
る工程と、上記多層の配線層が形成された基板部分を除
去して一つの集積回路チップを完成する工程とを具備し
たことを特徴とする半導体装置の製造方法が提供され
る。
【０００９】また、本発明によると、接合時点におい
て、上記半導体基板上には上記ＭＩＳ型トランジスタと
上記少なくとも一部の配線層としてのコンタクトとが形
成されており、上記別の基板上には、上記多層の配線層
が形成されていることを特徴とする半導体装置の製造方
法が提供される。
て、上記半導体基板上には上記ＭＩＳ型トランジスタと
上記少なくとも一部の配線層としてのコンタクトとが形
成されており、上記別の基板上には、上記多層の配線層
が形成されていることを特徴とする半導体装置の製造方
法が提供される。
【００１０】また、本発明によると、接合時点におい
て、上記半導体基板上には上記集積回路チップを構成す
るＭＩＳ型トランジスタと下層の配線層が形成されてお
り、上記別の基板上には、上記集積回路チップを構成す
る上層の配線層が形成されていることを特徴とする半導
体装置の製造方法が提供される。
て、上記半導体基板上には上記集積回路チップを構成す
るＭＩＳ型トランジスタと下層の配線層が形成されてお
り、上記別の基板上には、上記集積回路チップを構成す
る上層の配線層が形成されていることを特徴とする半導
体装置の製造方法が提供される。
【００１１】また、本発明によると、上記接合工程が、
一つの半導体基板上に上記集積回路チップを構成するＭ
ＩＳ型トランジスタから上層の配線まで形成したと仮定
するときの工期の略中間の工程になっていることを特徴
とする半導体装置の製造方法が提供される。
一つの半導体基板上に上記集積回路チップを構成するＭ
ＩＳ型トランジスタから上層の配線まで形成したと仮定
するときの工期の略中間の工程になっていることを特徴
とする半導体装置の製造方法が提供される。
【００１２】
【作用】本発明は、従来通り、ＭＩＳ型トランジスタな
どを含めて下層から半導体基板上にＬＳＩチップを作製
し始めると同時に、上層の配線層を上下入れ替えた形態
で、別の基板上に形成し、最終的に２つの基板の最上面
同士を接合して一つのＬＳＩチップを完成させることに
より、工期の短縮化をはかるものである。
どを含めて下層から半導体基板上にＬＳＩチップを作製
し始めると同時に、上層の配線層を上下入れ替えた形態
で、別の基板上に形成し、最終的に２つの基板の最上面
同士を接合して一つのＬＳＩチップを完成させることに
より、工期の短縮化をはかるものである。
【００１３】
【実施例】以下図面を参照して本発明の一実施例につき
詳細に説明する。すなわち、図１に示すように、例えば
ｎ型の半導体基板１に、よく知られた手法により、ＭＩ
Ｓトランジスタを形成するためのｐ−ウエル２、素子分
離用熱酸化膜３、ゲート酸化膜４、ゲート電極５、ソー
ス・ドレイン領域６，７、層間絶縁膜８を形成し、ポリ
ッシングにより上面が平坦になるようにする。
詳細に説明する。すなわち、図１に示すように、例えば
ｎ型の半導体基板１に、よく知られた手法により、ＭＩ
Ｓトランジスタを形成するためのｐ−ウエル２、素子分
離用熱酸化膜３、ゲート酸化膜４、ゲート電極５、ソー
ス・ドレイン領域６，７、層間絶縁膜８を形成し、ポリ
ッシングにより上面が平坦になるようにする。
【００１４】その後でコンタクト孔Ｈを開孔し、タング
ステン等の配線材９を全面にたい積してエッチングする
手法によりコンタクト孔Ｈ内にコンタクト孔Ｈの上面よ
り５００オングストロームほど凹むように埋め込む。
ステン等の配線材９を全面にたい積してエッチングする
手法によりコンタクト孔Ｈ内にコンタクト孔Ｈの上面よ
り５００オングストロームほど凹むように埋め込む。
【００１５】その後で、後述する配線層と接合するため
のコンタクト１０を形成する目的で、融点が２００〜３
００℃の合金、例えばＰｂ−Ｓｎ系合金を５００オング
ストロームたい積し、コンタクト孔Ｈ内の上部領域のみ
に残すようにパターニングするか、または全面エッチン
グしてコンタクト孔Ｈの上部のみに残すようにする。
のコンタクト１０を形成する目的で、融点が２００〜３
００℃の合金、例えばＰｂ−Ｓｎ系合金を５００オング
ストロームたい積し、コンタクト孔Ｈ内の上部領域のみ
に残すようにパターニングするか、または全面エッチン
グしてコンタクト孔Ｈの上部のみに残すようにする。
【００１６】一方、これと同時に、図２に示すように、
別の基板、例えば半導体基板１１に、パッシベーション
用の絶縁膜１２をたい積した後、絶縁膜１２中にパッド
（テストのときに針を当てたり、ボンディングワイヤー
を圧着したりする領域）のための窓Ｗを開孔し、窓１３
及びその上部に最終的なＬＳＩチップでは最上層（この
場合では第２層）の配線用のＡｌ層１３を６，０００オ
ングストロームたい積してパターニングする。
別の基板、例えば半導体基板１１に、パッシベーション
用の絶縁膜１２をたい積した後、絶縁膜１２中にパッド
（テストのときに針を当てたり、ボンディングワイヤー
を圧着したりする領域）のための窓Ｗを開孔し、窓１３
及びその上部に最終的なＬＳＩチップでは最上層（この
場合では第２層）の配線用のＡｌ層１３を６，０００オ
ングストロームたい積してパターニングする。
【００１７】その後に層間絶縁膜１４を１２，０００オ
ングストロームたい積し、ポリッシングにより上面を平
坦にする。その後、最終的なＬＳＩチップで下層（この
場合では第１層）の配線とのコンタクトをとる領域Ａを
開孔し、そこにタングステン等の配線材１５を埋め込
む。
ングストロームたい積し、ポリッシングにより上面を平
坦にする。その後、最終的なＬＳＩチップで下層（この
場合では第１層）の配線とのコンタクトをとる領域Ａを
開孔し、そこにタングステン等の配線材１５を埋め込
む。
【００１８】その後で下層の配線用のＡｌ層１６を６，
０００オングストロームたい積してパターニングする。
その後で層間絶縁膜１７を１２，０００オングストロー
ムたい積してポリッシングにより上面を平坦にする。
０００オングストロームたい積してパターニングする。
その後で層間絶縁膜１７を１２，０００オングストロー
ムたい積してポリッシングにより上面を平坦にする。
【００１９】その後、上記ｎ型半導体基板１に形成され
たコンタクト１０に接合すべきコンタクト領域Ｓを開孔
し、そこにタングステン等の配線材１８を上述と同様の
手法により、コンタクト領域Ｓの上面より５００オング
ストロームほど凹むようにうめこむ。
たコンタクト１０に接合すべきコンタクト領域Ｓを開孔
し、そこにタングステン等の配線材１８を上述と同様の
手法により、コンタクト領域Ｓの上面より５００オング
ストロームほど凹むようにうめこむ。
【００２０】その後で、上述のＭＩＳトランジスタ側と
同様の融点の低い合金を５００オングストロームたい積
し、コンタクト領域Ｓ′内の上部のみに残すようにパタ
ーニングか、または全面エッチングしてコンタクト領域
Ｓの上部のみに残すようにする。
同様の融点の低い合金を５００オングストロームたい積
し、コンタクト領域Ｓ′内の上部のみに残すようにパタ
ーニングか、または全面エッチングしてコンタクト領域
Ｓの上部のみに残すようにする。
【００２１】次に、これら２つの基板１，１１に対する
ＭＩＳトランジスタ及び多層の配線層が完成した時点
で、図３に示すように、それぞれの上面を接触するかた
ちで圧着する。
ＭＩＳトランジスタ及び多層の配線層が完成した時点
で、図３に示すように、それぞれの上面を接触するかた
ちで圧着する。
【００２２】その後、２００〜３００℃のアニールを行
なうことにより、双方のコンタクト部の上部に形成して
いたコンタクト１０，１９としての合金を溶融すること
により、２つの基板１，１１の電気的、機械的接触を完
全にして接合する。
なうことにより、双方のコンタクト部の上部に形成して
いたコンタクト１０，１９としての合金を溶融すること
により、２つの基板１，１１の電気的、機械的接触を完
全にして接合する。
【００２３】その後に、基板１１をエッチング又はポリ
ッシングで除去することにより、一つのＬＳＩチップを
完成させる。以上の実施例では、配線層にＡｌ、接着用
金属層にＰｂ−Ｓｎ系合金を用いたが、この材料は、配
線層の融点が接着用金属層の融点より高い組み合わせで
あればよく、例えば配線層にＣｕ、接着用金属層にＡｌ
を用いても良い。
ッシングで除去することにより、一つのＬＳＩチップを
完成させる。以上の実施例では、配線層にＡｌ、接着用
金属層にＰｂ−Ｓｎ系合金を用いたが、この材料は、配
線層の融点が接着用金属層の融点より高い組み合わせで
あればよく、例えば配線層にＣｕ、接着用金属層にＡｌ
を用いても良い。
【００２４】また、以上の実施例では、配線層を上下入
れ替えた形態で形成する基板１１に半導体基板を用いた
が、これは必ずしも半導体基板である必要はなく、配線
層を逆さに形成する工程のプロセス温度約４００℃にお
いて形状的、化学的に安定であるもので、かつ接着した
後で、該基板１１部を除去するのが容易な材質であれば
良い。
れ替えた形態で形成する基板１１に半導体基板を用いた
が、これは必ずしも半導体基板である必要はなく、配線
層を逆さに形成する工程のプロセス温度約４００℃にお
いて形状的、化学的に安定であるもので、かつ接着した
後で、該基板１１部を除去するのが容易な材質であれば
良い。
【００２５】また、以上の実施例では、２つの基板の接
点になるものが、ＭＩＳ型半導体装置を形成した直後の
コンタクトであったが、例えば配線層が将来的にもっと
多層に例えば７層なったときでも、一方の基板にＭＩＳ
型トランジスタと、下層の２層の配線を形成し、他方の
基板に上層の５層の配線を形成し、２層目と３層目のコ
ンタクトを接点にして、全体としての工期を短かくする
ことができる。
点になるものが、ＭＩＳ型半導体装置を形成した直後の
コンタクトであったが、例えば配線層が将来的にもっと
多層に例えば７層なったときでも、一方の基板にＭＩＳ
型トランジスタと、下層の２層の配線を形成し、他方の
基板に上層の５層の配線を形成し、２層目と３層目のコ
ンタクトを接点にして、全体としての工期を短かくする
ことができる。
【００２６】そのときの製造方法は本実施例とほぼ同様
の手法と工程を含む製造方法によって実現することがで
きる。つまり、この手法により、配線層の数に応じて工
期が最短になる接点を自由に選ぶことができる。
の手法と工程を含む製造方法によって実現することがで
きる。つまり、この手法により、配線層の数に応じて工
期が最短になる接点を自由に選ぶことができる。
【００２７】ところで、採用するプロセスの詳細にもよ
るが、信頼性の観点からコンタクトホールにタングステ
ンなどを埋めこむ微細なＬＳＩチップの製造方法では、
従来技術ではＭＩＳ型半導体装置を作るまでの工期を１
とすれば、ｎ層の配線層を形成する工期は０．２×ｎ程
度である。
るが、信頼性の観点からコンタクトホールにタングステ
ンなどを埋めこむ微細なＬＳＩチップの製造方法では、
従来技術ではＭＩＳ型半導体装置を作るまでの工期を１
とすれば、ｎ層の配線層を形成する工期は０．２×ｎ程
度である。
【００２８】このため、従来技術による全工期は１＋
０．２ｎで与えられるのでｎ＝１のときは１．２だが、
ｎ＝５及び７になるとそれぞれ２や２．４に膨れ上が
る。これに対し、上述したような本発明によると、ＭＩ
Ｓトランジスタを下側から第１の基板に形成し、同時に
多層の配線層を上側から第２の基板に形成した後で両者
を接合することにより、一つのＬＳＩチップを完成させ
る。
０．２ｎで与えられるのでｎ＝１のときは１．２だが、
ｎ＝５及び７になるとそれぞれ２や２．４に膨れ上が
る。これに対し、上述したような本発明によると、ＭＩ
Ｓトランジスタを下側から第１の基板に形成し、同時に
多層の配線層を上側から第２の基板に形成した後で両者
を接合することにより、一つのＬＳＩチップを完成させ
る。
【００２９】従って、本発明によると、２つの基板の接
合工程と、配線層の基板の除去工程とが新たに付加され
るものの、ｎの大きいときにはほぼ（１＋０．２ｎ）／
２の工期でＬＳＩチップを作製することが可能であるの
で、ｎ＝５及び７のときに１や１．２の工期で作製する
ことができる。これにより、本発明によると、従来の２
や２．４に比べて大幅な工期の短縮化を実現することが
できる。
合工程と、配線層の基板の除去工程とが新たに付加され
るものの、ｎの大きいときにはほぼ（１＋０．２ｎ）／
２の工期でＬＳＩチップを作製することが可能であるの
で、ｎ＝５及び７のときに１や１．２の工期で作製する
ことができる。これにより、本発明によると、従来の２
や２．４に比べて大幅な工期の短縮化を実現することが
できる。
【００３０】
【発明の効果】従って、以上詳述したように本発明によ
れば、従来技術に比べて所望の集積回路チップを製造す
るための工期を半分近くに低減できる半導体装置の製造
方法を提供することが可能となる。
れば、従来技術に比べて所望の集積回路チップを製造す
るための工期を半分近くに低減できる半導体装置の製造
方法を提供することが可能となる。
【図１】本発明の一実施例としてＭＩＳトランジスタ側
の形成工程を示す断面図。
の形成工程を示す断面図。
【図２】本発明の一実施例として多層の配線層側の形成
工程を示す断面図。
工程を示す断面図。
【図３】本発明の一実施例としてＭＩＳトランジスタ側
と多層の配線層側との接合工程を示す断面図。
と多層の配線層側との接合工程を示す断面図。
１…半導体基板、２…ｐ−ウエル、３…素子分離熱酸化
膜、４…ゲート絶縁膜、５…ゲート電極、６，７…ソー
ス・ドレイン、８，１４，１７…層間絶縁膜、９，１
５，１８…うめこみタングステン、１０，１９…低融点
合金、１１…基板、１２…パッシベーション用絶縁膜、
１３…２層目（最終的に上層となる）のＡｌ、１６…１
層目（最終的に下層となる）のＡｌ層。
膜、４…ゲート絶縁膜、５…ゲート電極、６，７…ソー
ス・ドレイン、８，１４，１７…層間絶縁膜、９，１
５，１８…うめこみタングステン、１０，１９…低融点
合金、１１…基板、１２…パッシベーション用絶縁膜、
１３…２層目（最終的に上層となる）のＡｌ、１６…１
層目（最終的に下層となる）のＡｌ層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】 半導体基板上に、所望の集積回路チップ
を構成するためのＭＩＳ型トランジスタ及び該ＭＩＳ型
トランジスタに対する配線層の少くとも一部を形成する
工程と、 上記半導体基板とは異なる別の基板上に上記集積回路チ
ップを構成する多層の配線層を、上記集積回路チップの
最終的な形態では上層となる配線層を逆さにして下層に
なるようにして形成する工程と、 上記２つの基板上に各別に形成された上記ＭＩＳ型トラ
ンジスタの配線層及び上記多層の配線層の最上面同士を
接合する工程と、 上記多層の配線層が形成された基板部分を除去して一つ
の集積回路チップを完成する工程とを具備したことを特
徴とする半導体装置の製造方法。 - 【請求項２】 接合時点において、上記半導体基板上に
は上記ＭＩＳ型トランジスタと上記少なくとも一部の配
線層としてのコンタクトとが形成されており、上記別の
基板上には、上記多層の配線層が形成されていることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 接合時点において、上記半導体基板上に
は上記集積回路チップを構成するＭＩＳ型トランジスタ
と下層の配線層が形成されており、上記別の基板上に
は、上記集積回路チップを構成する上層の配線層が形成
されていることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項４】 上記接合工程が、一つの半導体基板上に
上記集積回路チップを構成するＭＩＳ型トランジスタか
ら上層の配線まで形成したと仮定するときの工期の略中
間の工程になっていることを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212461A JPH0878622A (ja) | 1994-09-06 | 1994-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212461A JPH0878622A (ja) | 1994-09-06 | 1994-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878622A true JPH0878622A (ja) | 1996-03-22 |
Family
ID=16623025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6212461A Pending JPH0878622A (ja) | 1994-09-06 | 1994-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878622A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082367A1 (fr) * | 2000-04-20 | 2001-11-01 | Hitachi, Ltd. | Circuit integre et procede de fabrication |
| JP2003023071A (ja) * | 2001-07-05 | 2003-01-24 | Sony Corp | 半導体装置製造方法および半導体装置 |
| JP2005114916A (ja) * | 2003-10-06 | 2005-04-28 | Seiko Epson Corp | 基板接合体の製造方法、基板接合体、電気光学装置の製造方法、及び電気光学装置 |
| WO2007015507A1 (ja) * | 2005-08-02 | 2007-02-08 | Osaka University | 電子回路装置とその製造方法 |
-
1994
- 1994-09-06 JP JP6212461A patent/JPH0878622A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082367A1 (fr) * | 2000-04-20 | 2001-11-01 | Hitachi, Ltd. | Circuit integre et procede de fabrication |
| US6989600B2 (en) | 2000-04-20 | 2006-01-24 | Renesas Technology Corporation | Integrated circuit device having reduced substrate size and a method for manufacturing the same |
| JP2003023071A (ja) * | 2001-07-05 | 2003-01-24 | Sony Corp | 半導体装置製造方法および半導体装置 |
| JP2005114916A (ja) * | 2003-10-06 | 2005-04-28 | Seiko Epson Corp | 基板接合体の製造方法、基板接合体、電気光学装置の製造方法、及び電気光学装置 |
| US7354803B2 (en) | 2003-10-06 | 2008-04-08 | Seiko Epson Corporation | Method for manufacturing substrate conjugate, substrate conjugate, method for manufacturing electro-optical apparatus, and electro optical apparatus |
| WO2007015507A1 (ja) * | 2005-08-02 | 2007-02-08 | Osaka University | 電子回路装置とその製造方法 |
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