JPH097908A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH097908A JPH097908A JP14796595A JP14796595A JPH097908A JP H097908 A JPH097908 A JP H097908A JP 14796595 A JP14796595 A JP 14796595A JP 14796595 A JP14796595 A JP 14796595A JP H097908 A JPH097908 A JP H097908A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置の製造期間を短縮する。
【構成】 第１の半導体基板２上に半導体素子の拡散工
程を形成した後、酸化シリコン膜１３およびＢＰＳＧ膜
１４に開孔されたコンタクトホール１５内に金属膜１６
を埋め込み、次いで、第１の半導体基板２の表面を平坦
化することにより形成される第１の半導体ウエハ１と、
第２の半導体基板上に酸化シリコン膜１９を形成した
後、半導体素子の配線工程を形成し、次いで、酸化シリ
コン膜１９の一部が残るように第２の半導体基板を裏面
から除去することにより形成される第２の半導体ウエハ
１７を貼り合わせることによって、拡散工程および配線
工程から成る半導体素子を有する半導体集積回路装置を
製造する。
程を形成した後、酸化シリコン膜１３およびＢＰＳＧ膜
１４に開孔されたコンタクトホール１５内に金属膜１６
を埋め込み、次いで、第１の半導体基板２の表面を平坦
化することにより形成される第１の半導体ウエハ１と、
第２の半導体基板上に酸化シリコン膜１９を形成した
後、半導体素子の配線工程を形成し、次いで、酸化シリ
コン膜１９の一部が残るように第２の半導体基板を裏面
から除去することにより形成される第２の半導体ウエハ
１７を貼り合わせることによって、拡散工程および配線
工程から成る半導体素子を有する半導体集積回路装置を
製造する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、論理回路を搭載した半導体集積
回路装置に適用して有効な技術に関するものである。
製造技術に関し、特に、論理回路を搭載した半導体集積
回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ユーザの論理設計に応じて専用化された
半導体集積回路装置（Application Specific Integrate
d Circuit ：ＡＳＩＣ）のうち、短期間で開発する必要
があるものは、そのレイアウト設計にゲートアレイまた
はエンベッデドアレイが用いられる。
半導体集積回路装置（Application Specific Integrate
d Circuit ：ＡＳＩＣ）のうち、短期間で開発する必要
があるものは、そのレイアウト設計にゲートアレイまた
はエンベッデドアレイが用いられる。
【０００３】ゲートアレイは、トランジスタや抵抗など
の半導体素子が拡散工程まで形成されたマスタスライス
と呼ばれる半導体ウエハが準備されており、このマスタ
スライスの配線を設計することによってユーザの論理設
計に応じた回路を実現する方式である。
の半導体素子が拡散工程まで形成されたマスタスライス
と呼ばれる半導体ウエハが準備されており、このマスタ
スライスの配線を設計することによってユーザの論理設
計に応じた回路を実現する方式である。
【０００４】また、エンベッデドアレイは、拡散工程の
初めからトランジスタや抵抗などの半導体素子を設計す
る方式である。しかし、回路のレイアウト設計の完了を
待たずに半導体素子の製造を開始し、詳細設計と平行し
て半導体ウエハに半導体素子の拡散工程を形成する。そ
の後、詳細設計が完了した時点で、半導体素子の配線工
程の製造が開始される。
初めからトランジスタや抵抗などの半導体素子を設計す
る方式である。しかし、回路のレイアウト設計の完了を
待たずに半導体素子の製造を開始し、詳細設計と平行し
て半導体ウエハに半導体素子の拡散工程を形成する。そ
の後、詳細設計が完了した時点で、半導体素子の配線工
程の製造が開始される。
【０００５】なお、日経マグロウヒル社発行、１９９５
年１月号「日経マイクロデバイス」Ｐ１２０〜Ｐ１２２
にゲートアレイおよびエンベッデドアレイの特徴、用途
についての記載がある。
年１月号「日経マイクロデバイス」Ｐ１２０〜Ｐ１２２
にゲートアレイおよびエンベッデドアレイの特徴、用途
についての記載がある。
【０００６】
【発明が解決しようとする課題】ＡＳＩＣを搭載した製
品の多様化、ライフサイクルの短期化により、ＡＳＩＣ
の開発期間の短期化への市場要求はますます高くなって
いる。他方では、ＡＳＩＣを搭載したシステムの高性能
化を達成するため、ＡＳＩＣの高速化および高集積化が
追及されており、現在では、パターン最小加工寸法が0.
５μｍ以下のサブミクロン微細加工技術および３層以上
の配線を有する多層配線技術を用いて、ＡＳＩＣは開発
されている。
品の多様化、ライフサイクルの短期化により、ＡＳＩＣ
の開発期間の短期化への市場要求はますます高くなって
いる。他方では、ＡＳＩＣを搭載したシステムの高性能
化を達成するため、ＡＳＩＣの高速化および高集積化が
追及されており、現在では、パターン最小加工寸法が0.
５μｍ以下のサブミクロン微細加工技術および３層以上
の配線を有する多層配線技術を用いて、ＡＳＩＣは開発
されている。
【０００７】しかしながら、サブミクロン微細加工技術
および多層配線技術を用いて開発されるＡＳＩＣにおい
ては、製造技術の難しさあるいは製造工程数の増加か
ら、その製造に要する時間が長くなるという問題が生じ
ている。
および多層配線技術を用いて開発されるＡＳＩＣにおい
ては、製造技術の難しさあるいは製造工程数の増加か
ら、その製造に要する時間が長くなるという問題が生じ
ている。
【０００８】特に、ＡＳＩＣの高速化および高集積化の
ためには、多層配線技術は必須であり、パターン最小加
工寸法が0.５μｍ以下のＡＳＩＣでは、４層から６層の
配線層が必要と考えられている。
ためには、多層配線技術は必須であり、パターン最小加
工寸法が0.５μｍ以下のＡＳＩＣでは、４層から６層の
配線層が必要と考えられている。
【０００９】このため、ゲートアレイまたはエンベッデ
ドアレイを用いても半導体素子の配線工程の製造に費や
される時間は長くなり、半導体ウエハの加工処理時間を
短くしても配線工程の製造時間を大幅に短縮することは
難しく、高速化および高集積化が要求されるＡＳＩＣの
開発期間が長期化している。
ドアレイを用いても半導体素子の配線工程の製造に費や
される時間は長くなり、半導体ウエハの加工処理時間を
短くしても配線工程の製造時間を大幅に短縮することは
難しく、高速化および高集積化が要求されるＡＳＩＣの
開発期間が長期化している。
【００１０】本発明の目的は、半導体集積回路装置の製
造期間を短縮することにある。
造期間を短縮することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体素子の拡散工程が形成された第１の
半導体ウエハと前記半導体素子の配線工程が形成された
第２の半導体ウエハを貼り合わせることにより、前記拡
散工程および前記配線工程から成る半導体素子を有する
半導体集積回路装置を形成する。
製造方法は、半導体素子の拡散工程が形成された第１の
半導体ウエハと前記半導体素子の配線工程が形成された
第２の半導体ウエハを貼り合わせることにより、前記拡
散工程および前記配線工程から成る半導体素子を有する
半導体集積回路装置を形成する。
【００１４】
【作用】上記した手段によれば、半導体素子の拡散工程
と配線工程が異なる半導体ウエハに形成されるので、回
路のレイアウト設計の完了を待たずに、第１の半導体ウ
エハに半導体素子の拡散工程を形成し、同時に第２の半
導体ウエハに半導体素子の配線工程を形成することがで
きる。従って、半導体素子の配線工程の製造のみについ
やされる時間を短くすることができるので、半導体集積
回路装置の製造時間を短縮することができる。
と配線工程が異なる半導体ウエハに形成されるので、回
路のレイアウト設計の完了を待たずに、第１の半導体ウ
エハに半導体素子の拡散工程を形成し、同時に第２の半
導体ウエハに半導体素子の配線工程を形成することがで
きる。従って、半導体素子の配線工程の製造のみについ
やされる時間を短くすることができるので、半導体集積
回路装置の製造時間を短縮することができる。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１６】本発明の一実施例である相補型ＭＯＳＦＥ
Ｔ（Complementary Metal Oxide Semiconductor Field
Effect Transistor ：ＣＭＯＳＦＥＴ）を用いたＡＳＩ
Ｃの製造方法を図１〜図６を用いて説明する。なお、実
施例を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。
Ｔ（Complementary Metal Oxide Semiconductor Field
Effect Transistor ：ＣＭＯＳＦＥＴ）を用いたＡＳＩ
Ｃの製造方法を図１〜図６を用いて説明する。なお、実
施例を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。
【００１７】まず、半導体素子の拡散工程が形成される
第１の半導体ウエハ１の製造方法を説明する。
第１の半導体ウエハ１の製造方法を説明する。
【００１８】図１に示すように、ｎ型シリコン単結晶で
構成された第１の半導体基板２の主面に自己整合でｐ型
ウエル３とｎ型ウエル４を形成した後、ｐ型ウエル３と
ｎ型ウエル４の表面に素子分離用のフィールド絶縁膜５
を形成する。
構成された第１の半導体基板２の主面に自己整合でｐ型
ウエル３とｎ型ウエル４を形成した後、ｐ型ウエル３と
ｎ型ウエル４の表面に素子分離用のフィールド絶縁膜５
を形成する。
【００１９】次に、第１の半導体基板２の表面にゲート
絶縁膜６を形成した後、第１の半導体基板２上に化学気
相成長法（Chemical Vapor Deposition ：ＣＶＤ）法で
リンを添加した多結晶シリコン膜を堆積し、この多結晶
シリコン膜をエッチングしてゲート電極７を形成する。
絶縁膜６を形成した後、第１の半導体基板２上に化学気
相成長法（Chemical Vapor Deposition ：ＣＶＤ）法で
リンを添加した多結晶シリコン膜を堆積し、この多結晶
シリコン膜をエッチングしてゲート電極７を形成する。
【００２０】次に、ゲート電極７をマスクにしてｐ型ウ
エル３にｎ型不純物（Ｐ）をイオン注入し、ｎチャネル
型ＭＯＳＦＥＴの低濃度のソース領域、ドレイン領域を
構成するｎ- 型半導体領域８を形成する。同様に、ゲー
ト電極７をマスクにしてｎ型ウエル４にｐ型不純物（Ｂ
Ｆ2)をイオン注入し、ｐチャネル型ＭＯＳＦＥＴの低濃
度のソース領域、ドレイン領域を構成するｐ- 型半導体
領域９を形成する。
エル３にｎ型不純物（Ｐ）をイオン注入し、ｎチャネル
型ＭＯＳＦＥＴの低濃度のソース領域、ドレイン領域を
構成するｎ- 型半導体領域８を形成する。同様に、ゲー
ト電極７をマスクにしてｎ型ウエル４にｐ型不純物（Ｂ
Ｆ2)をイオン注入し、ｐチャネル型ＭＯＳＦＥＴの低濃
度のソース領域、ドレイン領域を構成するｐ- 型半導体
領域９を形成する。
【００２１】次に、第１の半導体基板２上にＣＶＤ法で
堆積した酸化シリコン膜をＲＩＥ（Reactive Ion Etchi
ng）法でエッチングして、ゲート電極７の側壁にサイド
ウォールスペーサ１０を形成する。
堆積した酸化シリコン膜をＲＩＥ（Reactive Ion Etchi
ng）法でエッチングして、ゲート電極７の側壁にサイド
ウォールスペーサ１０を形成する。
【００２２】次に、ゲート電極７とサイドウォールスペ
ーサ１０をマスクにして、ｐ型ウエル３にｎ型不純物
（Ａｓ）をイオン注入し、ｎチャネル型ＭＯＳＦＥＴの
高濃度のソース領域、ドレイン領域を構成するｎ+ 型半
導体領域１１を形成する。同様にゲート電極７とサイド
ウォールスペーサ１０をマスクにして、ｎ型ウエル４に
ｐ型不純物（ＢＦ2)をイオン注入し、ｐチャネル型ＭＯ
ＳＦＥＴの高濃度のソース領域、ドレイン領域を構成す
るｐ+ 型半導体領域１２を形成する。
ーサ１０をマスクにして、ｐ型ウエル３にｎ型不純物
（Ａｓ）をイオン注入し、ｎチャネル型ＭＯＳＦＥＴの
高濃度のソース領域、ドレイン領域を構成するｎ+ 型半
導体領域１１を形成する。同様にゲート電極７とサイド
ウォールスペーサ１０をマスクにして、ｎ型ウエル４に
ｐ型不純物（ＢＦ2)をイオン注入し、ｐチャネル型ＭＯ
ＳＦＥＴの高濃度のソース領域、ドレイン領域を構成す
るｐ+ 型半導体領域１２を形成する。
【００２３】その後、図２に示すように、第１の半導体
基板２上に酸化シリコン膜１３およびＢＰＳＧ（Boron-
doped Phospho Silicate Glass）膜１４をＣＶＤ法で順
次堆積した後、窒素ガス雰囲気中で８５０〜９５０℃の
熱処理を行い、ＢＰＳＧ膜１４の表面を平滑化する。
基板２上に酸化シリコン膜１３およびＢＰＳＧ（Boron-
doped Phospho Silicate Glass）膜１４をＣＶＤ法で順
次堆積した後、窒素ガス雰囲気中で８５０〜９５０℃の
熱処理を行い、ＢＰＳＧ膜１４の表面を平滑化する。
【００２４】次に、ＢＰＳＧ膜１４および酸化シリコン
膜１３をパターニングされたホトレジストをマスクにし
て順次エッチングして、ｎチャネル型ＭＯＳＦＥＴのｎ
+ 型半導体領域１１、ｐチャネル型ＭＯＳＦＥＴのｐ+
型半導体領域１２、およびゲート電極７に達するコンタ
クトホール１５を開孔する。
膜１３をパターニングされたホトレジストをマスクにし
て順次エッチングして、ｎチャネル型ＭＯＳＦＥＴのｎ
+ 型半導体領域１１、ｐチャネル型ＭＯＳＦＥＴのｐ+
型半導体領域１２、およびゲート電極７に達するコンタ
クトホール１５を開孔する。
【００２５】最後に、第１の半導体基板２上に金属膜
（アルミニウム合金膜またはタングステン膜）１６を堆
積した後、金属膜１６およびＢＰＳＧ膜１４の表面を化
学的機械研磨（Chemical Mechanical Polishing ：ＣＭ
Ｐ）法によって順次平坦化し、コンタクトホール１５内
のみに金属膜１６を残すことにより、第１の半導体ウエ
ハ１が形成される。
（アルミニウム合金膜またはタングステン膜）１６を堆
積した後、金属膜１６およびＢＰＳＧ膜１４の表面を化
学的機械研磨（Chemical Mechanical Polishing ：ＣＭ
Ｐ）法によって順次平坦化し、コンタクトホール１５内
のみに金属膜１６を残すことにより、第１の半導体ウエ
ハ１が形成される。
【００２６】次に、半導体素子の配線工程が形成される
第２の半導体ウエハ１７の製造方法を説明する。
第２の半導体ウエハ１７の製造方法を説明する。
【００２７】図３に示すように、支持基板となるシリコ
ン単結晶で構成された第２の半導体基板１８上に酸化シ
リコン膜１９を形成した後、金属膜（図示せず）をＣＶ
Ｄ法またはスパッタリング法で堆積する。その後、パタ
ーニングされたホトレジストをマスクにしてこの金属膜
をエッチングし、第１層配線２０を形成する。
ン単結晶で構成された第２の半導体基板１８上に酸化シ
リコン膜１９を形成した後、金属膜（図示せず）をＣＶ
Ｄ法またはスパッタリング法で堆積する。その後、パタ
ーニングされたホトレジストをマスクにしてこの金属膜
をエッチングし、第１層配線２０を形成する。
【００２８】次に、第２の半導体基板１８上にバイアス
スパッタリング法によって酸化シリコン膜２１を堆積し
た後、パターニングされたホトレジストをマスクにして
酸化シリコン膜２１をエッチングし、第１層配線２０と
後に形成される第２層配線２３を接続するためのスルー
ホール２２を形成する。
スパッタリング法によって酸化シリコン膜２１を堆積し
た後、パターニングされたホトレジストをマスクにして
酸化シリコン膜２１をエッチングし、第１層配線２０と
後に形成される第２層配線２３を接続するためのスルー
ホール２２を形成する。
【００２９】続いて、第２の半導体基板１８上に、金属
膜（図示せず）をＣＶＤ法またはスパッタリング法で堆
積する。その後、パターニングされたホトレジストをマ
スクにしてこの金属膜をエッチングし、第２層配線２３
を形成する。
膜（図示せず）をＣＶＤ法またはスパッタリング法で堆
積する。その後、パターニングされたホトレジストをマ
スクにしてこの金属膜をエッチングし、第２層配線２３
を形成する。
【００３０】次いで、第２の半導体基板１８上に、例え
ば、バイアススパッタリング法によって酸化シリコン膜
２４を堆積した後、パターニングされたホトレジストを
マスクにして酸化シリコン膜２４をエッチングし、第２
層配線２３と後に形成される第３層配線２６を接続する
ためのスルーホール２５を形成する。
ば、バイアススパッタリング法によって酸化シリコン膜
２４を堆積した後、パターニングされたホトレジストを
マスクにして酸化シリコン膜２４をエッチングし、第２
層配線２３と後に形成される第３層配線２６を接続する
ためのスルーホール２５を形成する。
【００３１】続いて、第２の半導体基板１８上に金属膜
（図示せず）をＣＶＤ法またはスパッタリング法で堆積
した後、パターニングされたホトレジストをマスクにし
てこの金属膜をエッチングし、第３層配線２６を形成す
る。その後、第２の半導体基板１８の表面をパッシベー
ション膜２７および厚いレジスト２８で覆う。
（図示せず）をＣＶＤ法またはスパッタリング法で堆積
した後、パターニングされたホトレジストをマスクにし
てこの金属膜をエッチングし、第３層配線２６を形成す
る。その後、第２の半導体基板１８の表面をパッシベー
ション膜２７および厚いレジスト２８で覆う。
【００３２】最後に、図４に示すように、第２の半導体
基板１８を裏面からＣＭＰ法、バックグラインド法また
はエッチバック法によって除去し、次いで、レジスト２
８を除去することにより、第２の半導体ウエハ１７が形
成される。この際、第１層配線２０が露出しないよう
に、酸化シリコン膜１９を薄く残して第２の半導体基板
１８は除去される。
基板１８を裏面からＣＭＰ法、バックグラインド法また
はエッチバック法によって除去し、次いで、レジスト２
８を除去することにより、第２の半導体ウエハ１７が形
成される。この際、第１層配線２０が露出しないよう
に、酸化シリコン膜１９を薄く残して第２の半導体基板
１８は除去される。
【００３３】次に、第１の半導体ウエハ１と第２の半導
体ウエハ１７の貼り合わせの方法について説明する。
体ウエハ１７の貼り合わせの方法について説明する。
【００３４】まず、図５に示すように、第１の半導体ウ
エハ１内の半導体チップ２９の内側に設けられたマーク
３０と第２の半導体ウエハ１７内の半導体チップ３１に
設けられたマーク３２の位置合わせを行う。
エハ１内の半導体チップ２９の内側に設けられたマーク
３０と第２の半導体ウエハ１７内の半導体チップ３１に
設けられたマーク３２の位置合わせを行う。
【００３５】マークの位置あわせは、第１の半導体ウエ
ハ１の上に第２の半導体ウエハ１７を配置した後、第２
の半導体ウエハ１７の上から光を照射することにより行
われる。なお、この際、第１の半導体ウエハ１と第２の
半導体ウエハ１７に設けられた同じ場所に位置する少な
くとも２ケ所のマークが用いられる。
ハ１の上に第２の半導体ウエハ１７を配置した後、第２
の半導体ウエハ１７の上から光を照射することにより行
われる。なお、この際、第１の半導体ウエハ１と第２の
半導体ウエハ１７に設けられた同じ場所に位置する少な
くとも２ケ所のマークが用いられる。
【００３６】位置合わせの後、第１の半導体ウエハ１と
第２の半導体ウエハ１７を重ね合わせる。次いで、例え
ば、温度４００℃、圧力７６０ｍｍＴｏｒｒ〜２Ｔｏｒ
ｒの条件で圧着することにより、第１の半導体ウエハ１
と第２の半導体ウエハ１７を貼り合わせて、図６に示す
ように、本実施例の半導体集積回路装置が完成する。
第２の半導体ウエハ１７を重ね合わせる。次いで、例え
ば、温度４００℃、圧力７６０ｍｍＴｏｒｒ〜２Ｔｏｒ
ｒの条件で圧着することにより、第１の半導体ウエハ１
と第２の半導体ウエハ１７を貼り合わせて、図６に示す
ように、本実施例の半導体集積回路装置が完成する。
【００３７】この際、第１の半導体ウエハ１の金属膜１
６と第２の半導体ウエハ１７の第１層配線２０の間に位
置する酸化シリコン膜１９は、外部から加えられる熱ま
たは電流によって破壊されて、第１の半導体ウエハ１の
金属膜１６と第２の半導体ウエハ１７の第１層配線２０
間で導通がとれるようになる。
６と第２の半導体ウエハ１７の第１層配線２０の間に位
置する酸化シリコン膜１９は、外部から加えられる熱ま
たは電流によって破壊されて、第１の半導体ウエハ１の
金属膜１６と第２の半導体ウエハ１７の第１層配線２０
間で導通がとれるようになる。
【００３８】なお、本実施例では、第１の半導体基板２
上に金属膜１６を堆積し、ＢＰＳＧ膜１４上の金属膜１
６をＣＭＰ法で研磨することにより、コンタクトホール
１５内にのみ金属膜１６を残したが、上記方法に限るも
のではなく、例えば、エッチバック法によってＢＰＳＧ
膜１４上の金属膜１６を研磨して、コンタクトホール１
５内に金属膜１６を埋め込んでもよい。また、シリコン
または金属膜上のみに膜を形成する選択（Selective)Ｃ
ＶＤ法により、コンタクトホール１５内のみに金属膜１
６を埋め込んでもよい。
上に金属膜１６を堆積し、ＢＰＳＧ膜１４上の金属膜１
６をＣＭＰ法で研磨することにより、コンタクトホール
１５内にのみ金属膜１６を残したが、上記方法に限るも
のではなく、例えば、エッチバック法によってＢＰＳＧ
膜１４上の金属膜１６を研磨して、コンタクトホール１
５内に金属膜１６を埋め込んでもよい。また、シリコン
または金属膜上のみに膜を形成する選択（Selective)Ｃ
ＶＤ法により、コンタクトホール１５内のみに金属膜１
６を埋め込んでもよい。
【００３９】また、本実施例では、位置合わせ用のマー
ク３０、３２を半導体チップ２９、３１の内側に設けた
が、半導体チップ２９、３１の周囲のスクライブ領域に
設けてもよい。
ク３０、３２を半導体チップ２９、３１の内側に設けた
が、半導体チップ２９、３１の周囲のスクライブ領域に
設けてもよい。
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４１】たとえば、前記実施例では、半導体素子の
配線工程を形成する支持基板として、シリコン単結晶で
構成された半導体基板を用いたが、これに限られるもの
ではなく、酸化シリコン膜または窒化シリコン膜で構成
された基板を用いてもよい。
配線工程を形成する支持基板として、シリコン単結晶で
構成された半導体基板を用いたが、これに限られるもの
ではなく、酸化シリコン膜または窒化シリコン膜で構成
された基板を用いてもよい。
【００４２】また、前記実施例では、ＣＭＯＳＦＥＴを
用いたＡＳＩＣの製造方法に適用した場合について説明
したが、いかなる半導体集積回路装置の製造方法にも適
用可能である。
用いたＡＳＩＣの製造方法に適用した場合について説明
したが、いかなる半導体集積回路装置の製造方法にも適
用可能である。
【００４３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４４】本発明によれば、半導体素子の拡散工程と
配線工程が異なる半導体ウエハに形成されるので、回路
のレイアウト設計の完了を待たずに、第１の半導体ウエ
ハに半導体素子の拡散工程を形成し、同時に第２の半導
体ウエハに半導体素子の配線工程を形成することができ
る。従って、半導体素子の配線工程の製造のみに費やさ
れる時間を短くすることができるので、半導体集積回路
装置の製造時間を短縮することができる。
配線工程が異なる半導体ウエハに形成されるので、回路
のレイアウト設計の完了を待たずに、第１の半導体ウエ
ハに半導体素子の拡散工程を形成し、同時に第２の半導
体ウエハに半導体素子の配線工程を形成することができ
る。従って、半導体素子の配線工程の製造のみに費やさ
れる時間を短くすることができるので、半導体集積回路
装置の製造時間を短縮することができる。
【００４５】また、本発明によれば、半導体集積回路装
置の製造時間を短縮できるので、論理回路の設計から動
作確認までの期間が短くなり、半導体集積回路装置を搭
載したシステムの開発期間を短縮することができる。
置の製造時間を短縮できるので、論理回路の設計から動
作確認までの期間が短くなり、半導体集積回路装置を搭
載したシステムの開発期間を短縮することができる。
【図１】本発明の一実施例である半導体集積回路装置を
示す第１の半導体基板の要部断面図である。
示す第１の半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置を
示す第１の半導体基板の要部断面図である。
示す第１の半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置を
示す第２の半導体基板の要部断面図である。
示す第２の半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置を
示す第２の半導体基板の要部断面図である。
示す第２の半導体基板の要部断面図である。
【図５】本発明の一実施例である第１の半導体ウエハと
第２の半導体ウエハの貼り合わせ方法を示す図である。
第２の半導体ウエハの貼り合わせ方法を示す図である。
【図６】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
１ 第１の半導体ウエハ ２ 第１の半導体基板 ３ ｐ型ウエル ４ ｎ型ウエル ５ フィールド絶縁膜 ６ ゲート絶縁膜 ７ ゲート電極 ８ ｎ- 型半導体領域 ９ ｐ- 型半導体領域 １０ サイドウォールスペーサ １１ ｎ+ 型半導体領域 １２ ｐ+ 型半導体領域 １３ 酸化シリコン膜 １４ ＢＰＳＧ膜 １５ コンタクトホール １６ 金属膜 １７ 第２の半導体ウエハ １８ 第２の半導体基板 １９ 酸化シリコン膜 ２０ 第１層配線 ２１ 酸化シリコン膜 ２２ スルーホール ２３ 第２層配線 ２４ 酸化シリコン膜 ２５ スルーホール ２６ 第３層配線 ２７ パッシベーション膜 ２８ レジスト ２９ 半導体チップ ３０ マーク ３１ 半導体チップ ３２ マーク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｆ 27/12
Claims (6)
- 【請求項１】 半導体素子の拡散工程が形成された第１
の半導体ウエハと前記半導体素子の配線工程が形成され
た第２の半導体ウエハを貼り合わせることにより、前記
拡散工程および前記配線工程から成る半導体素子を有す
る半導体集積回路装置を形成することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１の半導体ウエハと前記第２の
半導体ウエハに設けられた同じ場所に位置する位置合わ
せ用のマークを少なくとも２ケ所で合わせることによ
り、前記第１の半導体ウエハと前記第２の半導体ウエハ
の位置合わせを行うことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法において、前記第１の半導体ウエハの上に前記第
２の半導体ウエハを配置した後、前記第１の半導体ウエ
ハの前記マークと前記第２の半導体ウエハの前記マーク
に前記第２の半導体ウエハの上から光を照射して、前記
第１の半導体ウエハの前記マークの位置と前記第２の半
導体ウエハの前記マークの位置を合わせることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１の半導体ウエハと前記第２の
半導体ウエハは、温度４００℃、圧力７６０ｍｍＴｏｒ
ｒ〜２Ｔｏｒｒの条件で圧着することにより貼り合わさ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法において、前記半導体素子はｎチャネル型ＭＯＳ
ＦＥＴとｐチャネル型ＭＯＳＦＥＴから成る相補型ＭＯ
ＳＦＥＴであって、前記第１の半導体ウエハは、（ａ）
第１の半導体基板上にゲート電極を形成した後、前記第
１の半導体基板にソース領域、ドレイン領域を構成する
低濃度半導体領域を形成する工程、（ｂ）前記ゲート電
極の側面にサイドウォールスペーサを形成した後、前記
第１の半導体基板にソース領域、ドレイン領域を構成す
る高濃度半導体領域を形成する工程、（ｃ）前記第１の
半導体基板上に絶縁膜を形成した後、前記絶縁膜に前記
ゲート電極および前記高濃度半導体領域に達するコンタ
クトホールを開孔し、次いで、前記コンタクトホール内
に金属膜を埋め込む工程、（ｄ）前記絶縁膜および前記
金属膜の表面を平坦化する工程、を有し、前記第２の半
導体ウエハは、（ｅ）第２の半導体基板上に分離用絶縁
膜を形成する工程、（ｆ）前記第２の半導体基板上に多
層配線を形成した後、前記分離用絶縁膜の一部を残して
前記第２の半導体基板を裏面から除去する工程、を有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法において、前記第２の半導体基板は、化学的機械
研磨法、バックグラインド法またはエッチバック法によ
って除去されることを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14796595A JPH097908A (ja) | 1995-06-15 | 1995-06-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14796595A JPH097908A (ja) | 1995-06-15 | 1995-06-15 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097908A true JPH097908A (ja) | 1997-01-10 |
Family
ID=15442103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14796595A Pending JPH097908A (ja) | 1995-06-15 | 1995-06-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097908A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082367A1 (fr) * | 2000-04-20 | 2001-11-01 | Hitachi, Ltd. | Circuit integre et procede de fabrication |
| JP2003023071A (ja) * | 2001-07-05 | 2003-01-24 | Sony Corp | 半導体装置製造方法および半導体装置 |
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| US11760059B2 (en) | 2003-05-19 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Method of room temperature covalent bonding |
-
1995
- 1995-06-15 JP JP14796595A patent/JPH097908A/ja active Pending
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