JPH05275694A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05275694A JPH05275694A JP10048992A JP10048992A JPH05275694A JP H05275694 A JPH05275694 A JP H05275694A JP 10048992 A JP10048992 A JP 10048992A JP 10048992 A JP10048992 A JP 10048992A JP H05275694 A JPH05275694 A JP H05275694A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- semiconductor integrated
- region
- plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 本発明の目的はシリコン基板のトランジスタ
形成可能な領域を増加させて、より高集積度の半導体集
積回路装置を形成することである。 【構成】 （１００）シリコン基板１はヒドラジンでエ
ッチングされ、Ｖ字型溝Ｍを介して対向する（１１１）
結晶面３が形成される。Ｖ字型溝Ｍに対向する２つの
（１１１）結晶面を横切る様にゲート電極８が形成され
るので実効的なトランジスタの形成可能な面積が従来に
比較して√２倍に増加でき、同一チップ面積でより高集
積度の半導体集積回路装置を形成できる。
形成可能な領域を増加させて、より高集積度の半導体集
積回路装置を形成することである。 【構成】 （１００）シリコン基板１はヒドラジンでエ
ッチングされ、Ｖ字型溝Ｍを介して対向する（１１１）
結晶面３が形成される。Ｖ字型溝Ｍに対向する２つの
（１１１）結晶面を横切る様にゲート電極８が形成され
るので実効的なトランジスタの形成可能な面積が従来に
比較して√２倍に増加でき、同一チップ面積でより高集
積度の半導体集積回路装置を形成できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に高集積度のＭＯＳ型トランジスタの構造に関す
る。
し、特に高集積度のＭＯＳ型トランジスタの構造に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路装置は図７，図８
に示すように、（１００）単結晶Ｓｉ基板１０１上の
（１００）面にＰ型ウェル１０５、ゲート酸化膜１１１
を形成し、さらにガードリングボロン１１０、ＬＯＣＯ
Ｓ酸化膜１０９を形成し、ゲート電極１０８、Ｎ型ＬＤ
Ｄ領域１１５、サイドウォール酸化膜１１４、Ｎ型ソー
ス・ドレイン領域１１２、ＴｉＳｉ領域１１３を順次形
成することにより（１００）面に平行なゲート電極、チ
ャンネル領域、ソース・ドレイン領域を有するＭＯＳト
ランジスタで構成されていた。
に示すように、（１００）単結晶Ｓｉ基板１０１上の
（１００）面にＰ型ウェル１０５、ゲート酸化膜１１１
を形成し、さらにガードリングボロン１１０、ＬＯＣＯ
Ｓ酸化膜１０９を形成し、ゲート電極１０８、Ｎ型ＬＤ
Ｄ領域１１５、サイドウォール酸化膜１１４、Ｎ型ソー
ス・ドレイン領域１１２、ＴｉＳｉ領域１１３を順次形
成することにより（１００）面に平行なゲート電極、チ
ャンネル領域、ソース・ドレイン領域を有するＭＯＳト
ランジスタで構成されていた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、（１００）Ｓｉ基板の表面である（１０
０）面のみにＭＯＳ型トランジスタを形成していたた
め、単結晶Ｓｉ基板の表面積分値分の面積しかトランジ
スタの形成に利用できず、集積度が上がらないという問
題があった。
回路装置では、（１００）Ｓｉ基板の表面である（１０
０）面のみにＭＯＳ型トランジスタを形成していたた
め、単結晶Ｓｉ基板の表面積分値分の面積しかトランジ
スタの形成に利用できず、集積度が上がらないという問
題があった。
【０００４】
【課題を解決するための手段】本発明の要旨は、面方位
（１．００）の主面を有するシリコン基板上に形成され
る電界効果トランジスタを含む半導体集積回路装置にお
いて、上記主面に開口し面方位（１１１）の結晶面で画
成されるＶ型溝を有し、上記電界効果トランジスタは上
記結晶面に沿った不純物領域と、上記結晶面を被う絶縁
膜と、上記Ｖ型溝内の上記絶縁膜上に形成されたゲート
電極を含むことである。
（１．００）の主面を有するシリコン基板上に形成され
る電界効果トランジスタを含む半導体集積回路装置にお
いて、上記主面に開口し面方位（１１１）の結晶面で画
成されるＶ型溝を有し、上記電界効果トランジスタは上
記結晶面に沿った不純物領域と、上記結晶面を被う絶縁
膜と、上記Ｖ型溝内の上記絶縁膜上に形成されたゲート
電極を含むことである。
【０００５】
【発明の作用】本発明の半導体集積回路装置は、面方位
（１００）の主面のシリコン基板中のＶ型溝を介して対
向する２つの面方位（１１１）の結晶面を利用して、ト
ランジスタを形成できるため実質的な表面積が√２倍と
なっている。
（１００）の主面のシリコン基板中のＶ型溝を介して対
向する２つの面方位（１１１）の結晶面を利用して、ト
ランジスタを形成できるため実質的な表面積が√２倍と
なっている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１〜図６は本発明の一実施例の半導体集積回路装
置を構成するＮチャンネルトランジスタの製造工程を示
す断面図である。
る。図１〜図６は本発明の一実施例の半導体集積回路装
置を構成するＮチャンネルトランジスタの製造工程を示
す断面図である。
【０００７】まず、図１に示すように（１００）単結晶
Ｓｉ基板１に酸化膜２を形成し、フォトリソグラフィ技
術を用いて、酸化膜２を開口後ヒドラジンエッチングに
よりＶ型の溝Ｍを介して対向する２つの（１１１）結晶
面３を形成し、さらにボロンをイオン注入して熱拡散す
ることにより（１１１）結晶面に平行なＰ型ウェル５を
形成する（図２）。
Ｓｉ基板１に酸化膜２を形成し、フォトリソグラフィ技
術を用いて、酸化膜２を開口後ヒドラジンエッチングに
よりＶ型の溝Ｍを介して対向する２つの（１１１）結晶
面３を形成し、さらにボロンをイオン注入して熱拡散す
ることにより（１１１）結晶面に平行なＰ型ウェル５を
形成する（図２）。
【０００８】次に、全面に窒化膜６を成長し、フォトレ
ジスト７を利用したフォトリソグラフィ及びエッチング
技術を用いてＮ型拡散層を形成する領域以外の窒化膜を
除去し、ボロンをイオン注入する（図３）。
ジスト７を利用したフォトリソグラフィ及びエッチング
技術を用いてＮ型拡散層を形成する領域以外の窒化膜を
除去し、ボロンをイオン注入する（図３）。
【０００９】次に、窒化膜６をマスクに酸化することに
より、ＬＯＣＯＳ酸化膜９とガードリングボロン領域１
０を形成し、窒化膜６をエッチング除去後、ゲート酸化
膜１１とゲート電極８を形成する（図４）。
より、ＬＯＣＯＳ酸化膜９とガードリングボロン領域１
０を形成し、窒化膜６をエッチング除去後、ゲート酸化
膜１１とゲート電極８を形成する（図４）。
【００１０】リンのイオン注入によるＮ型ＬＤＤ領域１
５形成と、ゲート電極のサイドウォール酸化膜１４を順
次形成し、ヒ素のイオン注入によるＮ型ソース・ドレイ
ン領域１２の形成及びＴｉＳｉ領域１３の形成により、
（１００）単結晶Ｓｉ基板内に形成されたＶ字状溝Ｍに
対向する２つの（１１１）結晶面３に垂直なゲート電極
８を有し、ゲート電極８の幅が（１００）方向から投影
した幅に対して√２倍であるＮチャンネルＭＯＳ型トラ
ンジスタが形成される（図５，図６）。なお、Ｐチャン
ネルＭＯＳ型トランジスタも同様に形成することができ
る。
５形成と、ゲート電極のサイドウォール酸化膜１４を順
次形成し、ヒ素のイオン注入によるＮ型ソース・ドレイ
ン領域１２の形成及びＴｉＳｉ領域１３の形成により、
（１００）単結晶Ｓｉ基板内に形成されたＶ字状溝Ｍに
対向する２つの（１１１）結晶面３に垂直なゲート電極
８を有し、ゲート電極８の幅が（１００）方向から投影
した幅に対して√２倍であるＮチャンネルＭＯＳ型トラ
ンジスタが形成される（図５，図６）。なお、Ｐチャン
ネルＭＯＳ型トランジスタも同様に形成することができ
る。
【００１１】
【発明の効果】以上説明したように本発明は（１００）
Ｓｉ基板内に（１１１）結晶面を形成してトランジスタ
領域とすることにより、トランジスタ形成可能な領域を
√２倍に増加させられ、集積度をより高める効果を有す
る。
Ｓｉ基板内に（１１１）結晶面を形成してトランジスタ
領域とすることにより、トランジスタ形成可能な領域を
√２倍に増加させられ、集積度をより高める効果を有す
る。
【図１】本発明の一実施例である半導体集積回路装置の
製造プロセスの一工程を示す断面図である。
製造プロセスの一工程を示す断面図である。
【図２】製造プロセスの他の工程を示す断面図である。
【図３】製造プロセスの更に他の工程を示す断面図であ
る。
る。
【図４】製造プロセスの更に他の工程を示す断面図であ
る。
る。
【図５】製造プロセスの更に他の工程を示す断面図であ
る。
る。
【図６】図５のＡ−Ａ’線断面図である。
【図７】従来例を示す断面図である。
【図８】図７のＢ−Ｂ線に沿った断面図である。
１，１０１ （１００）単結晶Ｓｉ基板 ２ 酸化膜 ３ （１１１）結晶面 ４，１４ ボロン注入領域 ５，１０５ Ｐ型ウェル ６ 窒化膜 ７ フォトレジスト ８，１０８ ゲート電極 ９，１０９ ＬＯＣＯＳ酸化膜 １０，１１０ ガードリングボロン １１，１１１ ゲート酸化膜 １２，１１２ Ｎ型ソース，ドレイン領域 １３，１１３ ＴｉＳｉ領域 １４，１１４ サイドウォール酸化膜 １５，１１５ Ｎ型ＬＤＤ領域 Ｍ 溝
Claims (1)
- 【請求項１】 面方位（１．００）の主面を有するシリ
コン基板上に形成される電界効果トランジスタを含む半
導体集積回路装置において、上記主面に開口し面方位
（１１１）の結晶面で画成されるＶ型溝を有し、上記電
界効果トランジスタは上記結晶面に沿った不純物領域
と、上記結晶面を被う絶縁膜と、上記Ｖ型溝内の上記絶
縁膜上に形成されたゲート電極を含むことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10048992A JPH05275694A (ja) | 1992-03-26 | 1992-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10048992A JPH05275694A (ja) | 1992-03-26 | 1992-03-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275694A true JPH05275694A (ja) | 1993-10-22 |
Family
ID=14275351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10048992A Pending JPH05275694A (ja) | 1992-03-26 | 1992-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275694A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998012753A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel self aligned vmos field effect transistor |
| JP2006019518A (ja) * | 2004-07-01 | 2006-01-19 | Seiko Instruments Inc | 横型トレンチｍｏｓｆｅｔ |
| US20150079738A1 (en) * | 2013-06-18 | 2015-03-19 | Stephen P. Barlow | Method for producing trench high electron mobility devices |
-
1992
- 1992-03-26 JP JP10048992A patent/JPH05275694A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998012753A1 (en) * | 1996-09-18 | 1998-03-26 | Advanced Micro Devices, Inc. | Short channel self aligned vmos field effect transistor |
| JP2006019518A (ja) * | 2004-07-01 | 2006-01-19 | Seiko Instruments Inc | 横型トレンチｍｏｓｆｅｔ |
| US20150079738A1 (en) * | 2013-06-18 | 2015-03-19 | Stephen P. Barlow | Method for producing trench high electron mobility devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02162761A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH05275694A (ja) | 半導体集積回路装置 | |
| JPH04179159A (ja) | 半導体装置の製造方法 | |
| US6010925A (en) | Method of making dual-gate CMOSFET | |
| JP2748896B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS62181458A (ja) | 相補型ｍｏｓトランジスタ及びその製造方法 | |
| KR0179860B1 (ko) | 씨모스 소자의 제조방법 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| JPH06112481A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0669439A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2511399B2 (ja) | 半導体装置およびその製造方法 | |
| JP2982393B2 (ja) | 半導体装置の製造方法 | |
| JPH10270545A (ja) | 半導体装置の製造方法 | |
| JP2508857B2 (ja) | 半導体装置の製造方法 | |
| JPH03235362A (ja) | 半導体装置の製造方法 | |
| JP2512760B2 (ja) | 半導体集積回路の製法 | |
| JP2001210735A (ja) | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 | |
| JPH04337663A (ja) | 半導体装置の製造方法 | |
| JPH05343418A (ja) | 半導体装置の製造方法 | |
| KR20020034561A (ko) | 반도체장치 및 그 제조방법 | |
| JPH0629381A (ja) | 半導体装置 | |
| JPH05226594A (ja) | 半導体装置及びその製造方法 | |
| JPH02192125A (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPH0621093A (ja) | 半導体装置の製造方法 | |
| JPH06177333A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |