JP3149428B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、さらに言えば、イオン注入法によりｐ型お
よびｎ型のウェルが形成される半導体基板の表面に、そ
れらウェルとの位置合わせをするためのパターンを形成
する方法に関する。
方法に関し、さらに言えば、イオン注入法によりｐ型お
よびｎ型のウェルが形成される半導体基板の表面に、そ
れらウェルとの位置合わせをするためのパターンを形成
する方法に関する。
【０００２】
【従来の技術】ｐ型およびｎ型の金属−酸化物−半導体
型電界効果トランジスタ（Metal-Oxide-Semiconductor
Field-Effect Transistor, ＭＯＳＦＥＴ）を備えた相
補型（Complementary）の大規模集積回路（Large-Scale
Integrated circuit,ＣＭＯＳ ＬＳＩ）では、シリコ
ン基板中にｐ型およびｎ型のウェルがイオン注入法によ
り形成されるのが一般的である。
型電界効果トランジスタ（Metal-Oxide-Semiconductor
Field-Effect Transistor, ＭＯＳＦＥＴ）を備えた相
補型（Complementary）の大規模集積回路（Large-Scale
Integrated circuit,ＣＭＯＳ ＬＳＩ）では、シリコ
ン基板中にｐ型およびｎ型のウェルがイオン注入法によ
り形成されるのが一般的である。
【０００３】レジストマスクを用いてイオン注入法でシ
リコン基板中にウェルを形成し、その後、そのレジスト
マスクを取り除くと、そのウェルに対する位置合わせに
利用できるようなパターンは何も残らない。このため、
そのウェルの位置および形状は基板の表面から認識でき
なくなる。そこで、次の工程でそのウェルに対して所定
の位置関係をもって任意のパターンを形成するには、何
らかの方法で位置合わせ用パターンをシリコン基板の表
面に形成しておき、そのパターンを利用して前記ウェル
に対する位置合わせを行うことが必要である。
リコン基板中にウェルを形成し、その後、そのレジスト
マスクを取り除くと、そのウェルに対する位置合わせに
利用できるようなパターンは何も残らない。このため、
そのウェルの位置および形状は基板の表面から認識でき
なくなる。そこで、次の工程でそのウェルに対して所定
の位置関係をもって任意のパターンを形成するには、何
らかの方法で位置合わせ用パターンをシリコン基板の表
面に形成しておき、そのパターンを利用して前記ウェル
に対する位置合わせを行うことが必要である。
【０００４】従来のこの種の位置合わせパターン形成方
法を図５および図６に示す。実際には、多数のｐ型およ
びｎ型のウェルが基板に形成されるが、説明を簡単にす
るため、ここでは素子形成に利用するｐ型およびｎ型の
ウェルが各１個、位置合わせパターンが１個形成される
ものとする。
法を図５および図６に示す。実際には、多数のｐ型およ
びｎ型のウェルが基板に形成されるが、説明を簡単にす
るため、ここでは素子形成に利用するｐ型およびｎ型の
ウェルが各１個、位置合わせパターンが１個形成される
ものとする。
【０００５】まず、図５（ａ）に示すように、ｐ型シリ
コン基板１０１の表面にトレンチ（溝）１０２を形成し
てから、そのトレンチ１０２の内部に二酸化シリコン
（ＳｉＯ2）膜１０３を充填し、トレンチ・アイソレー
ション構造を得る。そのトレンチ１０２によって、基板
１０１にｐ型ウェル形成領域２００、ｎ型ウェル形成領
域３００、位置合わせパターン形成領域４００が画定さ
れる。
コン基板１０１の表面にトレンチ（溝）１０２を形成し
てから、そのトレンチ１０２の内部に二酸化シリコン
（ＳｉＯ2）膜１０３を充填し、トレンチ・アイソレー
ション構造を得る。そのトレンチ１０２によって、基板
１０１にｐ型ウェル形成領域２００、ｎ型ウェル形成領
域３００、位置合わせパターン形成領域４００が画定さ
れる。
【０００６】次に、シリコン基板１０１の表面に基板保
護用のＳｉＯ2膜１０４を形成し、もって基板１０１の
全表面をそのＳｉＯ2膜１０４で覆う。このため、ｐ型
ウェル形成領域２００、ｎ型ウェル形成領域３００、位
置合わせパターン形成領域４００のすべてがＳｉＯ2膜
１０４により覆われる。この時の状態を図５（ａ）に示
す。
護用のＳｉＯ2膜１０４を形成し、もって基板１０１の
全表面をそのＳｉＯ2膜１０４で覆う。このため、ｐ型
ウェル形成領域２００、ｎ型ウェル形成領域３００、位
置合わせパターン形成領域４００のすべてがＳｉＯ2膜
１０４により覆われる。この時の状態を図５（ａ）に示
す。
【０００７】続いて、ｎ型ウェル領域を形成するため、
図５（ｂ）に示すように、ｎ型ウェル形成領域３００上
に窓１０５ａを持つフォトレジスト膜１０５をＳｉＯ2
膜１０４上に形成する。そして、そのフォトレジスト膜
１０５をマスクとして、基板１０１のｎ型ウェル形成領
域３００にｎ型不純物である燐（Ｐ）を選択的にイオン
注入する。こうして、ｎ型ウェル形成領域３００に、図
５（ｂ）に示すようなｎ型ウェル１０６が形成される。
図５（ｂ）に示すように、ｎ型ウェル形成領域３００上
に窓１０５ａを持つフォトレジスト膜１０５をＳｉＯ2
膜１０４上に形成する。そして、そのフォトレジスト膜
１０５をマスクとして、基板１０１のｎ型ウェル形成領
域３００にｎ型不純物である燐（Ｐ）を選択的にイオン
注入する。こうして、ｎ型ウェル形成領域３００に、図
５（ｂ）に示すようなｎ型ウェル１０６が形成される。
【０００８】フォトレジスト膜１０５を基板１０１から
取り除いた後、ｐ型ウェル領域を形成するために、図５
（ｃ）に示すように、ｐ型ウェル形成領域２００上に窓
１０７ａを、位置合わせパターン形成領域４００上に窓
１０７ｂをそれぞれ有するフォトレジスト膜１０７を、
ＳｉＯ2膜１０４上に形成する。そして、そのフォトレ
ジスト膜１０７をマスクとして、基板１０１のｐ型ウェ
ル形成領域２００と位置合わせパターン形成領域４００
にｐ型不純物である硼素（Ｂ）を選択的にイオン注入す
る。こうして、ｐ型ウェル形成領域２００と位置合わせ
パターン形成領域４００に、図５（ｃ）に示すようなｐ
型ウェル１０８ａ、１０８ｂがそれぞれ形成される。
取り除いた後、ｐ型ウェル領域を形成するために、図５
（ｃ）に示すように、ｐ型ウェル形成領域２００上に窓
１０７ａを、位置合わせパターン形成領域４００上に窓
１０７ｂをそれぞれ有するフォトレジスト膜１０７を、
ＳｉＯ2膜１０４上に形成する。そして、そのフォトレ
ジスト膜１０７をマスクとして、基板１０１のｐ型ウェ
ル形成領域２００と位置合わせパターン形成領域４００
にｐ型不純物である硼素（Ｂ）を選択的にイオン注入す
る。こうして、ｐ型ウェル形成領域２００と位置合わせ
パターン形成領域４００に、図５（ｃ）に示すようなｐ
型ウェル１０８ａ、１０８ｂがそれぞれ形成される。
【０００９】フォトレジスト膜１０７を基板１０１から
取り除いた後、ウェットエッチングによりＳｉＯ2膜１
０４を除去し、ｎ型ウェル１０６とｐ型ウェル１０８
ａ、１０８ｂを露出させる。この時、アイソレーション
（素子分離）用のＳｉＯ2膜１０３も露出する。この時
の状態は図５（ｄ）に示す通りであり、ＳｉＯ2膜１０
３の表面はｎ型ウェル１０６とｐ型ウェル１０８ａ、１
０８ｂのいずれにおいても同じ平面内にある。
取り除いた後、ウェットエッチングによりＳｉＯ2膜１
０４を除去し、ｎ型ウェル１０６とｐ型ウェル１０８
ａ、１０８ｂを露出させる。この時、アイソレーション
（素子分離）用のＳｉＯ2膜１０３も露出する。この時
の状態は図５（ｄ）に示す通りであり、ＳｉＯ2膜１０
３の表面はｎ型ウェル１０６とｐ型ウェル１０８ａ、１
０８ｂのいずれにおいても同じ平面内にある。
【００１０】その後、位置合わせ用パターンを形成する
ため、図６（ａ）に示すように、フォトレジスト膜１０
９を基板１０１の表面に形成する。このフォトレジスト
膜１０９は、位置合わせパターン形成領域４００上に、
所望の位置合わせ用パターンに対応する形状の窓１０９
ａを持っている。
ため、図６（ａ）に示すように、フォトレジスト膜１０
９を基板１０１の表面に形成する。このフォトレジスト
膜１０９は、位置合わせパターン形成領域４００上に、
所望の位置合わせ用パターンに対応する形状の窓１０９
ａを持っている。
【００１１】最後に、フォトレジスト膜１０９をマスク
としてウェットエッチングを行い、位置合わせパターン
形成領域４００（すなわち、ｐ型ウェル１０８ｂ）にお
いてアイソレーション用のＳｉＯ2膜１０３を選択的に
除去する。
としてウェットエッチングを行い、位置合わせパターン
形成領域４００（すなわち、ｐ型ウェル１０８ｂ）にお
いてアイソレーション用のＳｉＯ2膜１０３を選択的に
除去する。
【００１２】こうして、図６（ｂ）に示すように、位置
合わせパターン形成領域４００においてアイソレーショ
ン用のＳｉＯ2膜１０３の一部に窪み（ないし段差）１
０３ａが形成される。この窪みまたは段差１０３ａが位
置合わせ用パターン１１０を構成する。
合わせパターン形成領域４００においてアイソレーショ
ン用のＳｉＯ2膜１０３の一部に窪み（ないし段差）１
０３ａが形成される。この窪みまたは段差１０３ａが位
置合わせ用パターン１１０を構成する。
【００１３】図５および図６に示す従来の位置合わせパ
ターン形成方法に類似する技術は、例えば特開平２−１
８００１２号公報に開示されている。
ターン形成方法に類似する技術は、例えば特開平２−１
８００１２号公報に開示されている。
【００１４】
【発明が解決しようとする課題】図５および図６を参照
しながら上述した従来の位置合わせパターン形成方法で
は、位置合わせ用パターン１１０を形成するためにそれ
専用のフォトリソグラフィ工程とエッチング工程が必要
である。このため、当該半導体装置の製造工程数が増加
するという問題がある。
しながら上述した従来の位置合わせパターン形成方法で
は、位置合わせ用パターン１１０を形成するためにそれ
専用のフォトリソグラフィ工程とエッチング工程が必要
である。このため、当該半導体装置の製造工程数が増加
するという問題がある。
【００１５】そこで、本発明の目的は、製造工程数を増
加することなしに位置合わせ用パターンを形成すること
ができる半導体装置の製造方法を提供することにある。
加することなしに位置合わせ用パターンを形成すること
ができる半導体装置の製造方法を提供することにある。
【００１６】本発明の他の目的は、専用の工程を追加す
ることなしに位置合わせ用パターンを形成することがで
きる半導体装置の製造方法を提供することにある。
ることなしに位置合わせ用パターンを形成することがで
きる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】（１） 本発明の第１の
半導体装置の製造方法は、第１導電型の半導体基板の表
面にアイソレーション用の絶縁物を形成し、もってその
半導体基板の表面に第１および第２のウェル形成領域と
位置合わせパターン形成領域とを画定する工程と、前記
第１および第２のウェル形成領域と前記位置合わせパタ
ーン形成領域が画定された前記半導体基板の表面に保護
用の絶縁膜を形成する工程と、前記第１ウェル形成領域
と前記位置合わせパターン形成領域に、前記保護用の絶
縁膜を介して前記第１導電型とは逆極性の第２導電型の
不純物を選択的にイオン注入し、それによって前記第１
ウェル形成領域に前記第２導電型の第１ウェルを形成す
る工程と、前記第２ウェル形成領域と前記位置合わせパ
ターン形成領域に、前記保護用の絶縁膜を介して前記第
１導電型の不純物を選択的にイオン注入し、それによっ
て前記第２ウェル形成領域に前記第１導電型の第２ウェ
ルを形成する工程と、前記第１および第２のウェルが形
成された前記半導体基板から前記保護用の絶縁膜をエッ
チングによって除去する工程とを備え、前記位置合わせ
用パターン形成領域の少なくとも一部には、前記第１お
よび第２のウェルを形成する工程によって前記第１導電
型の不純物と前記第２導電型の不純物の双方が注入さ
れ、 前記保護用の絶縁膜をエッチングによって除去する
工程は、前記アイソレーション用絶縁物を部分的にエッ
チングするように実行されると共に、そのエッチング工
程では、前記アイソレーション用絶縁物の前記第１導電
型の不純物と前記第２導電型の不純物の双方が注入され
た箇所とそれ以外の箇所との間に、エッチング・レート
差が存在し、そのエッチング・レート差によって位置合
わせ用パターンが形成されることを特徴とする。
半導体装置の製造方法は、第１導電型の半導体基板の表
面にアイソレーション用の絶縁物を形成し、もってその
半導体基板の表面に第１および第２のウェル形成領域と
位置合わせパターン形成領域とを画定する工程と、前記
第１および第２のウェル形成領域と前記位置合わせパタ
ーン形成領域が画定された前記半導体基板の表面に保護
用の絶縁膜を形成する工程と、前記第１ウェル形成領域
と前記位置合わせパターン形成領域に、前記保護用の絶
縁膜を介して前記第１導電型とは逆極性の第２導電型の
不純物を選択的にイオン注入し、それによって前記第１
ウェル形成領域に前記第２導電型の第１ウェルを形成す
る工程と、前記第２ウェル形成領域と前記位置合わせパ
ターン形成領域に、前記保護用の絶縁膜を介して前記第
１導電型の不純物を選択的にイオン注入し、それによっ
て前記第２ウェル形成領域に前記第１導電型の第２ウェ
ルを形成する工程と、前記第１および第２のウェルが形
成された前記半導体基板から前記保護用の絶縁膜をエッ
チングによって除去する工程とを備え、前記位置合わせ
用パターン形成領域の少なくとも一部には、前記第１お
よび第２のウェルを形成する工程によって前記第１導電
型の不純物と前記第２導電型の不純物の双方が注入さ
れ、 前記保護用の絶縁膜をエッチングによって除去する
工程は、前記アイソレーション用絶縁物を部分的にエッ
チングするように実行されると共に、そのエッチング工
程では、前記アイソレーション用絶縁物の前記第１導電
型の不純物と前記第２導電型の不純物の双方が注入され
た箇所とそれ以外の箇所との間に、エッチング・レート
差が存在し、そのエッチング・レート差によって位置合
わせ用パターンが形成されることを特徴とする。
【００１８】（２） 本発明の第１の半導体装置の製造
方法では、前記位置合わせ用パターン形成領域の少なく
とも一部に、前記第１および第２のウェルを形成する工
程によって前記第１導電型の不純物と前記第２導電型の
不純物の双方が注入される。また、前記保護用の絶縁膜
をエッチングによって除去する工程は、前記アイソレー
ション用絶縁物を部分的にエッチングするように実行さ
れる。このため、そのエッチング工程では、前記アイソ
レーション用絶縁物の前記第１導電型の不純物と前記第
２導電型の不純物の双方が注入された箇所とそれ以外の
箇所との間に、エッチング・レート差が存在する。その
結果、前記保護用の絶縁膜をエッチングで除去する工程
において、前記位置合わせ用マーク形成領域に段差や窪
みなどを含む位置合わせパターンが形成される。
方法では、前記位置合わせ用パターン形成領域の少なく
とも一部に、前記第１および第２のウェルを形成する工
程によって前記第１導電型の不純物と前記第２導電型の
不純物の双方が注入される。また、前記保護用の絶縁膜
をエッチングによって除去する工程は、前記アイソレー
ション用絶縁物を部分的にエッチングするように実行さ
れる。このため、そのエッチング工程では、前記アイソ
レーション用絶縁物の前記第１導電型の不純物と前記第
２導電型の不純物の双方が注入された箇所とそれ以外の
箇所との間に、エッチング・レート差が存在する。その
結果、前記保護用の絶縁膜をエッチングで除去する工程
において、前記位置合わせ用マーク形成領域に段差や窪
みなどを含む位置合わせパターンが形成される。
【００１９】このように、本発明の第１の半導体装置の
製造方法によれば、専用の工程を追加することなしに、
換言すれば製造工程数を増加することなしに、位置合わ
せ用パターンを形成することが可能となる。
製造方法によれば、専用の工程を追加することなしに、
換言すれば製造工程数を増加することなしに、位置合わ
せ用パターンを形成することが可能となる。
【００２０】（３） 本発明の第１の半導体装置の製造
方法の好ましい例では、前記第１導電型の不純物をイオ
ン注入する工程と前記第２導電型の不純物をイオン注入
する工程によって、前記位置合わせパターン形成領域に
は前記第１導電型の不純物領域と前記第２導電型の不純
物領域とが形成され、しかも、その第２導電型の不純物
領域は、前記第１導電型の不純物と前記第２導電型の不
純物の双方を含んでいると共に前記第２導電型の前記第
１ウェルとは電気的に絶縁される。
方法の好ましい例では、前記第１導電型の不純物をイオ
ン注入する工程と前記第２導電型の不純物をイオン注入
する工程によって、前記位置合わせパターン形成領域に
は前記第１導電型の不純物領域と前記第２導電型の不純
物領域とが形成され、しかも、その第２導電型の不純物
領域は、前記第１導電型の不純物と前記第２導電型の不
純物の双方を含んでいると共に前記第２導電型の前記第
１ウェルとは電気的に絶縁される。
【００２１】前記第２導電型の不純物領域には、前記第
１導電型の不純物と前記第２導電型の不純物の双方が注
入されているので、多数の注入欠陥を含んでおり、接合
リーク電流が大きい。そのため、前記第２導電型の前記
第１ウェルとは電気的に絶縁すると、その第１ウェルか
ら前記半導体基板に接合リーク電流が流れやすくなるか
らである。
１導電型の不純物と前記第２導電型の不純物の双方が注
入されているので、多数の注入欠陥を含んでおり、接合
リーク電流が大きい。そのため、前記第２導電型の前記
第１ウェルとは電気的に絶縁すると、その第１ウェルか
ら前記半導体基板に接合リーク電流が流れやすくなるか
らである。
【００２２】本発明の第１の半導体装置の製造方法の他
の好ましい例では、前記第１導電型の不純物をイオン注
入する工程と前記第２導電型の不純物をイオン注入する
工程によって、前記位置合わせパターン形成領域には前
記第１導電型の不純物領域と前記第２導電型の不純物領
域とが形成され、さらに、その第２導電型の不純物領域
を前記第１および第２のウェル形成領域と前記位置合わ
せパターン形成領域とを除く所定の箇所において前記半
導体基板に電気的に接続する工程を含む。
の好ましい例では、前記第１導電型の不純物をイオン注
入する工程と前記第２導電型の不純物をイオン注入する
工程によって、前記位置合わせパターン形成領域には前
記第１導電型の不純物領域と前記第２導電型の不純物領
域とが形成され、さらに、その第２導電型の不純物領域
を前記第１および第２のウェル形成領域と前記位置合わ
せパターン形成領域とを除く所定の箇所において前記半
導体基板に電気的に接続する工程を含む。
【００２３】この場合、前記第２導電型の不純物領域に
ノイズなどによって電荷が注入されても、その電荷は速
やかに前記半導体基板に放電されるため、当該半導体装
置の動作の信頼性が向上する利点が得られる。
ノイズなどによって電荷が注入されても、その電荷は速
やかに前記半導体基板に放電されるため、当該半導体装
置の動作の信頼性が向上する利点が得られる。
【００２４】前記アイソレーション用絶縁物と前記絶縁
膜は、いずれも酸化シリコン膜とされるのが好ましい。
この場合に本発明の効果がいっそう大きくなるからであ
る。前記位置合わせパターンは、前記エッチング・レー
ト差によって前記アイソレーション用絶縁物に生じる所
定形状の段差と、そのアイソレーション用絶縁物から露
出する前記半導体基板とを含むように形成されるのが好
ましい。
膜は、いずれも酸化シリコン膜とされるのが好ましい。
この場合に本発明の効果がいっそう大きくなるからであ
る。前記位置合わせパターンは、前記エッチング・レー
ト差によって前記アイソレーション用絶縁物に生じる所
定形状の段差と、そのアイソレーション用絶縁物から露
出する前記半導体基板とを含むように形成されるのが好
ましい。
【００２５】（４） 本発明の第２の半導体装置の製造
方法は、半導体基板の表面にアイソレーション用の絶縁
物を形成し、もってその半導体基板の表面に第１および
第２の素子形成領域と位置合わせパターン形成領域とを
画定する工程と、前記第１および第２の素子形成領域と
前記位置合わせパターン形成領域が画定された前記半導
体基板の表面に保護用の絶縁膜を形成する工程と、前記
第１素子形成領域と前記位置合わせパターン形成領域
に、前記保護用の絶縁膜を介してｎ型不純物をイオン注
入する工程と、前記第２素子形成領域と前記位置合わせ
パターン形成領域に、前記保護用の絶縁膜を介してｐ型
不純物をイオン注入する工程と、前記保護用絶縁膜をエ
ッチングにより除去する工程とを備え、さらに、前記ｎ
型不純物をイオン注入する工程と前記ｐ型不純物をイオ
ン注入する工程は、前記位置合わせパターン形成領域内
にある前記アイソレーション用絶縁物の所定箇所に前記
ｎ型不純物と前記ｐ型不純物の双方がイオン注入される
ように実行され、前記保護用絶縁膜をエッチングにより
除去する工程は、前記アイソレーション用絶縁物を部分
的にエッチングするように実行されると共に、そのエッ
チング工程では、前記アイソレーション用絶縁物の前記
ｎ型の不純物と前記ｐ型の不純物の双方が注入された箇
所とそれ以外の箇所との間に、エッチング・レート差が
存在し、そのエッチング・レート差によって位置合わせ
用パターンが形成されることを特徴とする。
方法は、半導体基板の表面にアイソレーション用の絶縁
物を形成し、もってその半導体基板の表面に第１および
第２の素子形成領域と位置合わせパターン形成領域とを
画定する工程と、前記第１および第２の素子形成領域と
前記位置合わせパターン形成領域が画定された前記半導
体基板の表面に保護用の絶縁膜を形成する工程と、前記
第１素子形成領域と前記位置合わせパターン形成領域
に、前記保護用の絶縁膜を介してｎ型不純物をイオン注
入する工程と、前記第２素子形成領域と前記位置合わせ
パターン形成領域に、前記保護用の絶縁膜を介してｐ型
不純物をイオン注入する工程と、前記保護用絶縁膜をエ
ッチングにより除去する工程とを備え、さらに、前記ｎ
型不純物をイオン注入する工程と前記ｐ型不純物をイオ
ン注入する工程は、前記位置合わせパターン形成領域内
にある前記アイソレーション用絶縁物の所定箇所に前記
ｎ型不純物と前記ｐ型不純物の双方がイオン注入される
ように実行され、前記保護用絶縁膜をエッチングにより
除去する工程は、前記アイソレーション用絶縁物を部分
的にエッチングするように実行されると共に、そのエッ
チング工程では、前記アイソレーション用絶縁物の前記
ｎ型の不純物と前記ｐ型の不純物の双方が注入された箇
所とそれ以外の箇所との間に、エッチング・レート差が
存在し、そのエッチング・レート差によって位置合わせ
用パターンが形成されることを特徴とする。
【００２６】（５） 本発明の第２の半導体装置の製造
方法では、本発明の第１の半導体装置の製造方法と同様
の理由により、専用の工程を追加することなしに、換言
すれば製造工程数を増加することなしに、位置合わせ用
パターンを形成することが可能となる。
方法では、本発明の第１の半導体装置の製造方法と同様
の理由により、専用の工程を追加することなしに、換言
すれば製造工程数を増加することなしに、位置合わせ用
パターンを形成することが可能となる。
【００２７】（６） 本発明の第２の半導体装置の製造
方法の好ましい例では、前記ｎ型不純物をイオン注入す
る工程と前記ｐ型不純物をイオン注入する工程によっ
て、前記位置合わせパターン形成領域にはｎ型部分とｐ
型部分とが形成され、しかも、それらｎ型部分とｐ型部
分のいずれか一方は前記素子形成領域とは電気的に絶縁
される。
方法の好ましい例では、前記ｎ型不純物をイオン注入す
る工程と前記ｐ型不純物をイオン注入する工程によっ
て、前記位置合わせパターン形成領域にはｎ型部分とｐ
型部分とが形成され、しかも、それらｎ型部分とｐ型部
分のいずれか一方は前記素子形成領域とは電気的に絶縁
される。
【００２８】前記第２導電型の不純物領域には、前記第
１導電型の不純物と前記第２導電型の不純物の双方が注
入されているので、多数の注入欠陥を含んでおり、接合
リーク電流が大きい。そのため、前記第２導電型の前記
第１ウェルとは電気的に絶縁すると、その第１ウェルか
ら前記半導体基板に接合リーク電流が流れやすくなるか
らである。
１導電型の不純物と前記第２導電型の不純物の双方が注
入されているので、多数の注入欠陥を含んでおり、接合
リーク電流が大きい。そのため、前記第２導電型の前記
第１ウェルとは電気的に絶縁すると、その第１ウェルか
ら前記半導体基板に接合リーク電流が流れやすくなるか
らである。
【００２９】本発明の第２の半導体装置の製造方法の他
の好ましい例では、前記ｎ型不純物をイオン注入する工
程と前記ｐ型不純物をイオン注入する工程によって、前
記位置合わせパターン形成領域にはｎ型部分とｐ型部分
とが形成され、しかも、それらｎ型部分とｐ型部分のい
ずれか一方はｎ型不純物とｐ型不純物の双方を含んでい
ると共に、前記素子形成領域と前記位置合わせパターン
形成領域とを除く所定の箇所において前記半導体基板に
電気的に接続される。
の好ましい例では、前記ｎ型不純物をイオン注入する工
程と前記ｐ型不純物をイオン注入する工程によって、前
記位置合わせパターン形成領域にはｎ型部分とｐ型部分
とが形成され、しかも、それらｎ型部分とｐ型部分のい
ずれか一方はｎ型不純物とｐ型不純物の双方を含んでい
ると共に、前記素子形成領域と前記位置合わせパターン
形成領域とを除く所定の箇所において前記半導体基板に
電気的に接続される。
【００３０】この場合、ｎ型不純物とｐ型不純物の双方
を含むｎ型部分またはｐ型部分にノイズなどによって電
荷が注入されても、その電荷は速やかに前記半導体基板
に放電されるため、当該半導体装置の動作の信頼性が向
上する利点が得られる。
を含むｎ型部分またはｐ型部分にノイズなどによって電
荷が注入されても、その電荷は速やかに前記半導体基板
に放電されるため、当該半導体装置の動作の信頼性が向
上する利点が得られる。
【００３１】前記アイソレーション用絶縁物と前記絶縁
膜は、いずれも酸化シリコン膜とされるのが好ましい。
この場合に本発明の効果がいっそう大きくなるからであ
る。前記位置合わせパターンは、前記エッチング・レー
ト差によって前記アイソレーション用絶縁物に生じる所
定形状の段差と、そのアイソレーション用絶縁物から露
出する前記半導体基板とを含むように形成されるのが好
ましい。
膜は、いずれも酸化シリコン膜とされるのが好ましい。
この場合に本発明の効果がいっそう大きくなるからであ
る。前記位置合わせパターンは、前記エッチング・レー
ト差によって前記アイソレーション用絶縁物に生じる所
定形状の段差と、そのアイソレーション用絶縁物から露
出する前記半導体基板とを含むように形成されるのが好
ましい。
【００３２】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。 （第１実施形態）図１および図３、図４は、この発明の
第１実施形態の半導体装置の製造方法を示す。実際に
は、多数のｐ型およびｎ型のウェルが基板に形成される
が、説明を簡単にするため、ここでは素子形成に利用す
るｐ型およびｎ型のウェルが各１個、位置合わせパター
ンが１個形成されるものとする。
態を添付図面を参照しながら具体的に説明する。 （第１実施形態）図１および図３、図４は、この発明の
第１実施形態の半導体装置の製造方法を示す。実際に
は、多数のｐ型およびｎ型のウェルが基板に形成される
が、説明を簡単にするため、ここでは素子形成に利用す
るｐ型およびｎ型のウェルが各１個、位置合わせパター
ンが１個形成されるものとする。
【００３３】まず、図１（ａ）と図３に示すように、ｐ
型シリコン基板１の表面にトレンチ（溝）２を形成して
から、そのトレンチ２の内部にＳｉＯ2膜３を充填し、
トレンチ・アイソレーション構造を得る。そのトレンチ
２によって、基板１に平面形状が矩形のｐ型ウェル形成
領域２０とｎ型ウェル形成領域３０が隣接して画定さ
れ、さらに平面形状が両ウェルの形成領域２０と３０の
それより小さい矩形の位置合わせパターン形成領域４０
が、ｎ型ウェル形成領域３０に隣接して画定される。
型シリコン基板１の表面にトレンチ（溝）２を形成して
から、そのトレンチ２の内部にＳｉＯ2膜３を充填し、
トレンチ・アイソレーション構造を得る。そのトレンチ
２によって、基板１に平面形状が矩形のｐ型ウェル形成
領域２０とｎ型ウェル形成領域３０が隣接して画定さ
れ、さらに平面形状が両ウェルの形成領域２０と３０の
それより小さい矩形の位置合わせパターン形成領域４０
が、ｎ型ウェル形成領域３０に隣接して画定される。
【００３４】ｐ型ウェル形成領域２０と型ｎ型ウェル形
成領域３０は、それらの中央部に矩形の開口部２０ａと
３０ａをそれぞれ持っており、それら開口部２０ａと３
０ａからシリコン基板１が露出している。位置合わせパ
ターン形成領域４０は、その中央部に十字形の開口部４
０ａを持っており、その開口部４０ａからシリコン基板
１が露出している。開口部２０ａ、３０ａ、４０ａ以外
の箇所は、ＳｉＯ2膜３によって覆われている。ｐ型シ
リコン基板１の不純物濃度は、例えば１０16〜１０17ｃ
ｍ-3である。
成領域３０は、それらの中央部に矩形の開口部２０ａと
３０ａをそれぞれ持っており、それら開口部２０ａと３
０ａからシリコン基板１が露出している。位置合わせパ
ターン形成領域４０は、その中央部に十字形の開口部４
０ａを持っており、その開口部４０ａからシリコン基板
１が露出している。開口部２０ａ、３０ａ、４０ａ以外
の箇所は、ＳｉＯ2膜３によって覆われている。ｐ型シ
リコン基板１の不純物濃度は、例えば１０16〜１０17ｃ
ｍ-3である。
【００３５】トレンチ２は、例えば、反応性イオンエッ
チング（ＲＩＥ）によってシリコン基板１の表面を選択
的にエッチングすることによって形成される。トレンチ
２の内部に充填されるＳｉＯ2膜３は、例えば、化学的
気相堆積（Chemical VaporDeposition, ＣＶＤ）法によ
り基板１の表面にＳｉＯ2膜を堆積させてから、そのＳ
ｉＯ2膜を化学機械的研磨（Chemical Mechanical Polis
hing, ＣＭＰ）法によって基板１の表面が露出するまで
研磨することによって形成される。
チング（ＲＩＥ）によってシリコン基板１の表面を選択
的にエッチングすることによって形成される。トレンチ
２の内部に充填されるＳｉＯ2膜３は、例えば、化学的
気相堆積（Chemical VaporDeposition, ＣＶＤ）法によ
り基板１の表面にＳｉＯ2膜を堆積させてから、そのＳ
ｉＯ2膜を化学機械的研磨（Chemical Mechanical Polis
hing, ＣＭＰ）法によって基板１の表面が露出するまで
研磨することによって形成される。
【００３６】次に、熱酸化法によってシリコン基板１の
表面に保護用のＳｉＯ2膜４（厚さ約１０ｎｍ）を形成
し、そのＳｉＯ2膜４によって基板１の全表面を覆う。
よって、ｐ型ウェル形成領域２０、ｎ型ウェル形成領域
３０、位置合わせパターン形成領域４０のすべてがＳｉ
Ｏ2膜４により覆われる。この時の状態を図１（ａ）に
示す。
表面に保護用のＳｉＯ2膜４（厚さ約１０ｎｍ）を形成
し、そのＳｉＯ2膜４によって基板１の全表面を覆う。
よって、ｐ型ウェル形成領域２０、ｎ型ウェル形成領域
３０、位置合わせパターン形成領域４０のすべてがＳｉ
Ｏ2膜４により覆われる。この時の状態を図１（ａ）に
示す。
【００３７】続いて、ｎ型ウェル領域６ａと６ｂを形成
するため、図１（ｂ）に示すように、パターン化したフ
ォトレジスト膜５をＳｉＯ2膜４上に形成する。このフ
ォトレジスト膜５は、ｎ型ウェル形成領域３０を露出さ
せる矩形の窓５ａと、位置合わせパターン形成領域４０
を露出させる矩形の窓５ｂを持っている。矩形の窓５ａ
は、形成すべきｎ型ウェル領域６ａの矩形の輪郭に一致
する。矩形の窓５ｂは、形成すべき位置合わせパターン
１０の矩形の輪郭に一致する。
するため、図１（ｂ）に示すように、パターン化したフ
ォトレジスト膜５をＳｉＯ2膜４上に形成する。このフ
ォトレジスト膜５は、ｎ型ウェル形成領域３０を露出さ
せる矩形の窓５ａと、位置合わせパターン形成領域４０
を露出させる矩形の窓５ｂを持っている。矩形の窓５ａ
は、形成すべきｎ型ウェル領域６ａの矩形の輪郭に一致
する。矩形の窓５ｂは、形成すべき位置合わせパターン
１０の矩形の輪郭に一致する。
【００３８】そして、そのフォトレジスト膜５をマスク
として、基板１のｎ型ウェル形成領域３０と位置合わせ
パターン形成領域４０にｎ型不純物である燐（Ｐ）を選
択的にイオン注入する。こうして、図１（ｂ）に示すよ
うに、ｎ型ウェル形成領域３０と位置合わせパターン形
成領域４０にそれぞれｎ型ウェル６ａと６ｂが形成され
る。
として、基板１のｎ型ウェル形成領域３０と位置合わせ
パターン形成領域４０にｎ型不純物である燐（Ｐ）を選
択的にイオン注入する。こうして、図１（ｂ）に示すよ
うに、ｎ型ウェル形成領域３０と位置合わせパターン形
成領域４０にそれぞれｎ型ウェル６ａと６ｂが形成され
る。
【００３９】図４から明らかなように、ｎ型ウェル６ａ
は、フォトレジスト膜５の窓５ａに対応して矩形の平面
形状を持つと共に、矩形の露出部６ａａにおいてアイソ
レーション用のＳｉＯ2膜３から露出している。露出部
６ａａは、ｎ型ウェル６ａの中央部に位置している。ｎ
型ウェル６ｂは、フォトレジスト膜５の窓５ｂに対応し
て矩形の平面形状を持つと共に、十字形の露出部６ｂａ
においてアイソレーション用のＳｉＯ2膜３から露出し
ている。露出部６ｂａは、ｎ型ウェル６ｂの中央部に位
置している。
は、フォトレジスト膜５の窓５ａに対応して矩形の平面
形状を持つと共に、矩形の露出部６ａａにおいてアイソ
レーション用のＳｉＯ2膜３から露出している。露出部
６ａａは、ｎ型ウェル６ａの中央部に位置している。ｎ
型ウェル６ｂは、フォトレジスト膜５の窓５ｂに対応し
て矩形の平面形状を持つと共に、十字形の露出部６ｂａ
においてアイソレーション用のＳｉＯ2膜３から露出し
ている。露出部６ｂａは、ｎ型ウェル６ｂの中央部に位
置している。
【００４０】燐のイオン注入の条件は、例えば、加速エ
ネルギー５００ｋｅＶでドーズ量を５×１０12ｃｍ-2と
し、あるいは加速エネルギー２５０ｋｅＶでドーズ量を
５×１０12ｃｍ-2とし、あるいは加速エネルギー５０ｋ
ｅＶでドーズ量を５×１０12ｃｍ-2とする。
ネルギー５００ｋｅＶでドーズ量を５×１０12ｃｍ-2と
し、あるいは加速エネルギー２５０ｋｅＶでドーズ量を
５×１０12ｃｍ-2とし、あるいは加速エネルギー５０ｋ
ｅＶでドーズ量を５×１０12ｃｍ-2とする。
【００４１】フォトレジスト膜５を基板１から取り除い
た後、ｐ型ウェル領域８ａと８ｂを形成するため、図１
（ｃ）に示すように、パターン化されたフォトレジスト
膜７をＳｉＯ2膜４上に形成する。このフォトレジスト
膜７は、ｐ型ウェル形成領域２０を露出させる矩形の窓
７ａと、位置合わせパターン形成領域４０を露出させる
矩形の窓７ｂを持っている。窓７ａは、矩形の平面形状
を持つｐ型ウェル８ａの輪郭に一致する。窓７ｂは、矩
形の平面形状を持つｎ型ウェル６ｂの輪郭より少し大き
くｎ型ウェル６ｂの全体を包含していると共に、ｎ型ウ
ェル６ａに隣接している。
た後、ｐ型ウェル領域８ａと８ｂを形成するため、図１
（ｃ）に示すように、パターン化されたフォトレジスト
膜７をＳｉＯ2膜４上に形成する。このフォトレジスト
膜７は、ｐ型ウェル形成領域２０を露出させる矩形の窓
７ａと、位置合わせパターン形成領域４０を露出させる
矩形の窓７ｂを持っている。窓７ａは、矩形の平面形状
を持つｐ型ウェル８ａの輪郭に一致する。窓７ｂは、矩
形の平面形状を持つｎ型ウェル６ｂの輪郭より少し大き
くｎ型ウェル６ｂの全体を包含していると共に、ｎ型ウ
ェル６ａに隣接している。
【００４２】そして、そのフォトレジスト膜７をマスク
として、基板１のｐ型ウェル形成領域２０と、位置合わ
せパターン形成領域４０にｐ型不純物である硼素（Ｂ）
を選択的にイオン注入する。こうして、図１（ｃ）に示
すように、ｐ型ウェル形成領域２０にｐ型ウェル８ａが
形成され、位置合わせパターン形成領域４０にｐ型ウェ
ル８ｂが形成される。
として、基板１のｐ型ウェル形成領域２０と、位置合わ
せパターン形成領域４０にｐ型不純物である硼素（Ｂ）
を選択的にイオン注入する。こうして、図１（ｃ）に示
すように、ｐ型ウェル形成領域２０にｐ型ウェル８ａが
形成され、位置合わせパターン形成領域４０にｐ型ウェ
ル８ｂが形成される。
【００４３】図４から明らかなように、ｐ型ウェル８ａ
は、フォトレジスト膜７の窓７ａに対応して矩形の平面
形状を持つと共に、矩形の露出部８ａａにおいてアイソ
レーション用のＳｉＯ2膜３から露出している。露出部
８ａａは、ｐ型ウェル８ａの中央部に位置している。ｐ
型ウェル８ｂは、フォトレジスト膜７の窓７ｂに対応し
て矩形の平面形状を持つと共に、内部にｎ型ウェル６ｂ
を包含している。ｐ型ウェル８ｂは、アイソレーション
用のＳｉＯ2膜３から露出していない。ｎ型ウェル６ｂ
の露出部６ｂａは、ｐ型ウェル８ｂの中央部に位置して
いる。
は、フォトレジスト膜７の窓７ａに対応して矩形の平面
形状を持つと共に、矩形の露出部８ａａにおいてアイソ
レーション用のＳｉＯ2膜３から露出している。露出部
８ａａは、ｐ型ウェル８ａの中央部に位置している。ｐ
型ウェル８ｂは、フォトレジスト膜７の窓７ｂに対応し
て矩形の平面形状を持つと共に、内部にｎ型ウェル６ｂ
を包含している。ｐ型ウェル８ｂは、アイソレーション
用のＳｉＯ2膜３から露出していない。ｎ型ウェル６ｂ
の露出部６ｂａは、ｐ型ウェル８ｂの中央部に位置して
いる。
【００４４】硼素のイオン注入の条件は、例えば、加速
エネルギー２５０ｋｅＶでドーズ量を５×１０12ｃｍ-2
とし、あるいは加速エネルギー１１０ｋｅＶでドーズ量
を５×１０12ｃｍ-2とし、あるいは加速エネルギー２０
ｋｅＶでドーズ量を５×１０ 12ｃｍ-2とする。
エネルギー２５０ｋｅＶでドーズ量を５×１０12ｃｍ-2
とし、あるいは加速エネルギー１１０ｋｅＶでドーズ量
を５×１０12ｃｍ-2とし、あるいは加速エネルギー２０
ｋｅＶでドーズ量を５×１０ 12ｃｍ-2とする。
【００４５】図１（ｂ）と図１（ｃ）から分かるよう
に、フォトレジスト膜７の窓７ｂの大きさはフォトレジ
スト膜５の窓５ｂのそれよりも大きいので、位置合わせ
パターン形成領域４０では、ｎ型ウェル６ｂの全周がｐ
型ウェル８ｂによって囲まれている。また、ｐ型ウェル
８ａ、８ｂの深さは、ｎ型ウェル６ａ、６ｂのそれとほ
ぼ同じである。
に、フォトレジスト膜７の窓７ｂの大きさはフォトレジ
スト膜５の窓５ｂのそれよりも大きいので、位置合わせ
パターン形成領域４０では、ｎ型ウェル６ｂの全周がｐ
型ウェル８ｂによって囲まれている。また、ｐ型ウェル
８ａ、８ｂの深さは、ｎ型ウェル６ａ、６ｂのそれとほ
ぼ同じである。
【００４６】さらに、フォトレジスト膜７を基板１から
取り除いた後、公知のウェット・エッチング法により保
護用のＳｉＯ2膜４を除去し、シリコン基板１の表面す
なわちｎ型ウェル６ａ、６ｂとｐ型ウェル８ａ、８ｂ、
さらにアイソレーション用のＳｉＯ2膜３を露出させ
る。このエッチング工程では、シリコン基板１の表面と
アイソレーション用のＳｉＯ2膜３もわずかにエッチン
グされる。
取り除いた後、公知のウェット・エッチング法により保
護用のＳｉＯ2膜４を除去し、シリコン基板１の表面す
なわちｎ型ウェル６ａ、６ｂとｐ型ウェル８ａ、８ｂ、
さらにアイソレーション用のＳｉＯ2膜３を露出させ
る。このエッチング工程では、シリコン基板１の表面と
アイソレーション用のＳｉＯ2膜３もわずかにエッチン
グされる。
【００４７】また、このＳｉＯ2膜４のエッチング工程
によって、燐および硼素のイオン注入工程でノックオン
された金属元素や、そのイオン注入によって生成された
シリコン基板１の損傷領域が、ＳｉＯ2膜４と共に除去
される。
によって、燐および硼素のイオン注入工程でノックオン
された金属元素や、そのイオン注入によって生成された
シリコン基板１の損傷領域が、ＳｉＯ2膜４と共に除去
される。
【００４８】ｎ型ウェル６ｂには、ｎ型ウェル６ａ、６
ｂとｐ型ウェル８ａ、８ｂを形成するためのイオン注入
工程を通じて、燐と硼素の双方の不純物が注入されてい
る。他方、ｎ型ウェル６ｂは、その中央部の十字形の露
出部６ｂａにおいてアイソレーション用のＳｉＯ2膜３
から露出しており、その露出部６ｂａ以外の箇所ではア
イソレーション用のＳｉＯ2膜３に覆われている。換言
すれば、ｎ型ウェル６ｂの周辺部すなわち、十字形の露
出部６ｂａ以外の箇所では、アイソレーション用のＳｉ
Ｏ2膜３に燐と硼素の双方の不純物が注入されている。
このため、ｎ型ウェル６ｂの周辺部におけるＳｉＯ2膜
３のエッチング・レートは、燐と硼素のいずれか一方の
みが注入されたそれ以外の箇所のＳｉＯ2膜３のエッチ
ング・レートに比べて高くなっている。
ｂとｐ型ウェル８ａ、８ｂを形成するためのイオン注入
工程を通じて、燐と硼素の双方の不純物が注入されてい
る。他方、ｎ型ウェル６ｂは、その中央部の十字形の露
出部６ｂａにおいてアイソレーション用のＳｉＯ2膜３
から露出しており、その露出部６ｂａ以外の箇所ではア
イソレーション用のＳｉＯ2膜３に覆われている。換言
すれば、ｎ型ウェル６ｂの周辺部すなわち、十字形の露
出部６ｂａ以外の箇所では、アイソレーション用のＳｉ
Ｏ2膜３に燐と硼素の双方の不純物が注入されている。
このため、ｎ型ウェル６ｂの周辺部におけるＳｉＯ2膜
３のエッチング・レートは、燐と硼素のいずれか一方の
みが注入されたそれ以外の箇所のＳｉＯ2膜３のエッチ
ング・レートに比べて高くなっている。
【００４９】よって、保護用のＳｉＯ2膜４を除去する
ウェット・エッチング工程では、アイソレーション用の
ＳｉＯ2膜３は、ｎ型ウェル６ｂの周辺部においてそれ
以外の箇所よりも多くエッチングされる。その結果、図
１（ｄ）に示すように、ｎ型ウェル６ｂの周辺部におい
てＳｉＯ2膜３の一部に窪み（ないし段差）３ａが形成
される。この窪みまたは段差３ａの平面形状は、ｎ型ウ
ェル６ｂの輪郭にほぼ一致する矩形であり、その中央部
の十字形の露出部６ｂａからｎ型ウェル６ｂ（すなわち
シリコン基板１）が露出している。
ウェット・エッチング工程では、アイソレーション用の
ＳｉＯ2膜３は、ｎ型ウェル６ｂの周辺部においてそれ
以外の箇所よりも多くエッチングされる。その結果、図
１（ｄ）に示すように、ｎ型ウェル６ｂの周辺部におい
てＳｉＯ2膜３の一部に窪み（ないし段差）３ａが形成
される。この窪みまたは段差３ａの平面形状は、ｎ型ウ
ェル６ｂの輪郭にほぼ一致する矩形であり、その中央部
の十字形の露出部６ｂａからｎ型ウェル６ｂ（すなわち
シリコン基板１）が露出している。
【００５０】したがって、アイソレーション用のＳｉＯ
2膜３に形成された矩形の窪みまたは段差３ａの中に、
材質の異なる十字形の露出部６ｂａが配置されているこ
とになり、これらはｎ型およびｐ型のウェル６ａと８ａ
の位置を認識可能とするマークとなる。すなわち、Ｓｉ
Ｏ2膜３に形成された矩形の窪みまたは段差３ａと、そ
の中に形成された十字形の露出部６ｂａとが、位置合わ
せ用パターン１０を構成するのである。
2膜３に形成された矩形の窪みまたは段差３ａの中に、
材質の異なる十字形の露出部６ｂａが配置されているこ
とになり、これらはｎ型およびｐ型のウェル６ａと８ａ
の位置を認識可能とするマークとなる。すなわち、Ｓｉ
Ｏ2膜３に形成された矩形の窪みまたは段差３ａと、そ
の中に形成された十字形の露出部６ｂａとが、位置合わ
せ用パターン１０を構成するのである。
【００５１】例えば、保護用のＳｉＯ2膜４を除去する
ウェット・エッチング工程において、フッ酸（hydroflu
oric acid, ＨＦ）を純水に溶解して１００倍に希釈し
たエッチング液を使用した場合、燐または硼素が注入さ
れたＳｉＯ2膜３のエッチング・レートは２０〜３０ｎ
ｍ／ｍｉｎであるが、燐と硼素の双方が注入されたＳｉ
Ｏ2膜３のエッチング・レートは４０〜６０ｎｍ／ｍｉ
ｎであり、およそ２倍に増加する。このため、厚さ１０
ｎｍ程度の保護用のＳｉＯ2膜４の全体がエッチングさ
れる時間内に、位置合わせパターン形成領域４０にある
アイソレーション用のＳｉＯ2膜３の燐と硼素の双方が
注入された箇所は、シリコン基板１の表面より深くエッ
チングされ、その結果、その箇所に高低差２０〜３０ｎ
ｍの窪みないし段差３ａが形成される。
ウェット・エッチング工程において、フッ酸（hydroflu
oric acid, ＨＦ）を純水に溶解して１００倍に希釈し
たエッチング液を使用した場合、燐または硼素が注入さ
れたＳｉＯ2膜３のエッチング・レートは２０〜３０ｎ
ｍ／ｍｉｎであるが、燐と硼素の双方が注入されたＳｉ
Ｏ2膜３のエッチング・レートは４０〜６０ｎｍ／ｍｉ
ｎであり、およそ２倍に増加する。このため、厚さ１０
ｎｍ程度の保護用のＳｉＯ2膜４の全体がエッチングさ
れる時間内に、位置合わせパターン形成領域４０にある
アイソレーション用のＳｉＯ2膜３の燐と硼素の双方が
注入された箇所は、シリコン基板１の表面より深くエッ
チングされ、その結果、その箇所に高低差２０〜３０ｎ
ｍの窪みないし段差３ａが形成される。
【００５２】このように、本発明の第１実施形態の半導
体装置の製造方法によれば、図５および図６を参照して
説明した従来例のように、位置合わせ用パターン１０を
形成するための専用工程を追加することが不要であり、
よって、製造工程数を増加することなしに位置合わせ用
パターン１０を基板１の表面に形成することが可能とな
る。
体装置の製造方法によれば、図５および図６を参照して
説明した従来例のように、位置合わせ用パターン１０を
形成するための専用工程を追加することが不要であり、
よって、製造工程数を増加することなしに位置合わせ用
パターン１０を基板１の表面に形成することが可能とな
る。
【００５３】位置合わせパターン形成領域４０のｎ型ウ
ェル６ｂは孤立しており、周囲のｎ型ウェル６ａや図示
しない他のウェルとは電気的に接続されていない。これ
は、ｎ型ウェル６ｂには燐と硼素の双方が注入されてい
るため多数の注入欠陥が形成されており、その結果、周
囲のウェルに電気的に接続すると、ｎ型ウェル６ｂから
シリコン基板１に接合リーク電流が流れやすくなるから
である。
ェル６ｂは孤立しており、周囲のｎ型ウェル６ａや図示
しない他のウェルとは電気的に接続されていない。これ
は、ｎ型ウェル６ｂには燐と硼素の双方が注入されてい
るため多数の注入欠陥が形成されており、その結果、周
囲のウェルに電気的に接続すると、ｎ型ウェル６ｂから
シリコン基板１に接合リーク電流が流れやすくなるから
である。
【００５４】なお、上述した第１実施形態の方法では、
ｐ型シリコン基板１にｎ型ウェルを先に形成し、その後
にｐ型ウェルを形成しているが、その順は逆であっても
よいことはもちろんである。
ｐ型シリコン基板１にｎ型ウェルを先に形成し、その後
にｐ型ウェルを形成しているが、その順は逆であっても
よいことはもちろんである。
【００５５】（第２実施形態）図２は、本発明の第２実
施形態の半導体装置の製造方法を示す要部断面図であ
る。
施形態の半導体装置の製造方法を示す要部断面図であ
る。
【００５６】この第２実施形態の方法では、図２に示す
ように、保護用のＳｉＯ2膜４を除去するウェット・エ
ッチング工程の後に、基板１の全表面を覆う層間絶縁膜
１１を形成する工程と、その層間絶縁膜１１にコンタク
ト・ホール１１ａ、１１ｂを形成する工程と、その層間
絶縁膜１１上に配線層１２を形成する工程が追加され
る。これらの工程は、公知の方法によって任意に実現で
きるものである。
ように、保護用のＳｉＯ2膜４を除去するウェット・エ
ッチング工程の後に、基板１の全表面を覆う層間絶縁膜
１１を形成する工程と、その層間絶縁膜１１にコンタク
ト・ホール１１ａ、１１ｂを形成する工程と、その層間
絶縁膜１１上に配線層１２を形成する工程が追加され
る。これらの工程は、公知の方法によって任意に実現で
きるものである。
【００５７】層間絶縁膜１１のコンタクト・ホール１１
ａは、位置合わせパターン形成領域４０内に形成された
ｎ型ウェル６ｂの露出部６ｂａを露出せしめている。層
間絶縁膜１１のコンタクト・ホール１１ｂは、ｐ型ウェ
ル形成領域２０とｎ型ウェル形成領域３０と位置合わせ
パターン形成領域４０の外部において、シリコン基板１
の表面を露出せしめている。配線層１２は、コンタクト
・ホール１１ａ、１１ｂを介してｎ型ウェル６ｂとシリ
コン基板１にそれぞれ接触している。
ａは、位置合わせパターン形成領域４０内に形成された
ｎ型ウェル６ｂの露出部６ｂａを露出せしめている。層
間絶縁膜１１のコンタクト・ホール１１ｂは、ｐ型ウェ
ル形成領域２０とｎ型ウェル形成領域３０と位置合わせ
パターン形成領域４０の外部において、シリコン基板１
の表面を露出せしめている。配線層１２は、コンタクト
・ホール１１ａ、１１ｂを介してｎ型ウェル６ｂとシリ
コン基板１にそれぞれ接触している。
【００５８】この構成により、位置合わせパターン形成
領域４０内のｎ型ウェル６ｂは、配線層１２を介して、
ウェルが形成されていないシリコン基板１に電気的に接
続される。
領域４０内のｎ型ウェル６ｂは、配線層１２を介して、
ウェルが形成されていないシリコン基板１に電気的に接
続される。
【００５９】本発明の第２実施形態の半導体装置の製造
方法によれば、位置合わせパターン形成領域４０内のｎ
型ウェル６ｂはシリコン基板１に電気的に接続されるの
で、ノイズ等によってｎ型ウェル６ｂに不要な電荷が注
入されても、その電荷は配線層１２を通って速やかに基
板１に放電される。その結果、第１実施形態の方法によ
り得られるものよりも、当該半導体装置の動作の信頼性
が向上する利点が得られる。
方法によれば、位置合わせパターン形成領域４０内のｎ
型ウェル６ｂはシリコン基板１に電気的に接続されるの
で、ノイズ等によってｎ型ウェル６ｂに不要な電荷が注
入されても、その電荷は配線層１２を通って速やかに基
板１に放電される。その結果、第１実施形態の方法によ
り得られるものよりも、当該半導体装置の動作の信頼性
が向上する利点が得られる。
【００６０】なお、上述した第１および第２の実施形態
では、半導体基板としてｐ型のシリコン基板を使用した
が、ｎ型のシリコン基板であってもよいし、シリコン以
外の半導体基板であってもよい。また、上記の第１およ
び第２の実施形態では、シリコン基板１に形成したトレ
ンチ２を用いたトレンチ・アイソレーション構造を使用
しているが、本発明はトレンチ・アイソレーション構造
に限定されないことは言うまでもない。その他の任意の
アイソレーション構造にも適用できる。
では、半導体基板としてｐ型のシリコン基板を使用した
が、ｎ型のシリコン基板であってもよいし、シリコン以
外の半導体基板であってもよい。また、上記の第１およ
び第２の実施形態では、シリコン基板１に形成したトレ
ンチ２を用いたトレンチ・アイソレーション構造を使用
しているが、本発明はトレンチ・アイソレーション構造
に限定されないことは言うまでもない。その他の任意の
アイソレーション構造にも適用できる。
【００６１】
【発明の効果】以上説明した通り、本発明の半導体装置
の製造方法によれば、専用の工程を追加することなし
に、また製造工程数を増加することなしに、位置合わせ
用パターンを形成することが可能となる。
の製造方法によれば、専用の工程を追加することなし
に、また製造工程数を増加することなしに、位置合わせ
用パターンを形成することが可能となる。
【図１】本発明の第１実施形態の半導体装置の製造方法
を示す、図３のＡ−Ａ線に沿った部分断面図である。
を示す、図３のＡ−Ａ線に沿った部分断面図である。
【図２】本発明の第２実施形態の半導体装置の製造方法
を示す、図３のＡ−Ａ線に沿った部分断面図である。
を示す、図３のＡ−Ａ線に沿った部分断面図である。
【図３】本発明の第１実施形態の半導体装置の製造方法
を示す部分平面図で、図１（ａ）において保護用のＳｉ
Ｏ2膜を除去した状態に対応する。
を示す部分平面図で、図１（ａ）において保護用のＳｉ
Ｏ2膜を除去した状態に対応する。
【図４】本発明の第１実施形態の半導体装置の製造方法
を示す部分平面図で、図１（ｄ）の状態に対応する。
を示す部分平面図で、図１（ｄ）の状態に対応する。
【図５】従来の半導体装置の製造方法を示す部分断面図
である。
である。
【図６】従来の半導体装置の製造方法を示す部分断面図
で、図５の続きである。
で、図５の続きである。
１ シリコン基板 ２ トレンチ ３ アイソレーション用のＳｉＯ2膜 ３ａ ＳｉＯ2膜の窪みまたは段差 ４ 保護用のＳｉＯ2膜 ５ フォトレジスト膜 ５ａ，５ｂ フォトレジスト膜の窓 ６ａ、６ｂ ｎ型ウェル ６ａａ、６ｂａ ｎ型ウェルの露出部 ７ フォトレジスト膜 ７ａ，７ｂ フォトレジスト膜の窓 ８ａ、８ｂ ｐ型ウェル ８ａａ、８ｂａ ｐ型ウェルの露出部 １０ 位置合わせパターン １１ 層間絶縁膜 １１ａ、１１ｂ 層間絶縁膜のコンタクト・ホール １２ 配線層 ２０ ｐ型ウェル形成領域 ２０ａ ｐ型ウェル形成領域の開口部 ３０ ｎ型ウェル形成領域 ３０ａ ｎ型ウェル形成領域の開口部 ４０ 位置合わせパターン形成領域 ４０ａ 位置合わせパターン形成領域の開口部
Claims (8)
- 【請求項１】 第１導電型の半導体基板の表面にアイソ
レーション用の絶縁物を形成し、もってその半導体基板
の表面に第１および第２のウェル形成領域と位置合わせ
パターン形成領域とを画定する工程と、 前記第１および第２のウェル形成領域と前記位置合わせ
パターン形成領域が画定された前記半導体基板の表面に
保護用の絶縁膜を形成する工程と、 前記第１ウェル形成領域と前記位置合わせパターン形成
領域に、前記保護用の絶縁膜を介して前記第１導電型と
は逆極性の第２導電型の不純物を選択的にイオン注入
し、それによって前記第１ウェル形成領域に前記第２導
電型の第１ウェルを形成する工程と、 前記第２ウェル形成領域と前記位置合わせパターン形成
領域に、前記保護用の絶縁膜を介して前記第１導電型の
不純物を選択的にイオン注入し、それによって前記第２
ウェル形成領域に前記第１導電型の第２ウェルを形成す
る工程と、 前記第１および第２のウェルが形成された前記半導体基
板から前記保護用の絶縁膜をエッチングによって除去す
る工程とを備え、 前記位置合わせ用パターン形成領域の少なくとも一部に
は、前記第１および第２のウェルを形成する工程によっ
て前記第１導電型の不純物と前記第２導電型の不純物の
双方が注入され、 前記保護用の絶縁膜をエッチングによって除去する工程
は、前記アイソレーション用絶縁物を部分的にエッチン
グするように実行されると共に、そのエッチング工程で
は、前記アイソレーション用絶縁物の前記第１導電型の
不純物と前記第２導電型の不純物の双方が注入された箇
所とそれ以外の箇所との間に、エッチング・レート差が
存在し、そのエッチング・レート差によって 位置合わせ
用パターンが形成されることを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第１導電型の不純物をイオン注入す
る工程と前記第２導電型の不純物をイオン注入する工程
によって、前記位置合わせパターン形成領域には前記第
１導電型の不純物領域と前記第２導電型の不純物領域と
が形成され、しかも、その第２導電型の不純物領域は、
前記第１導電型の不純物と前記第２導電型の不純物の双
方を含んでいると共に前記第２導電型の前記第１ウェル
とは電気的に絶縁されている請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 前記第１導電型の不純物をイオン注入す
る工程と前記第２導電型の不純物をイオン注入する工程
によって、前記位置合わせパターン形成領域には前記第
１導電型の不純物領域と前記第２導電型の不純物領域と
が形成され、 さらに、その第２導電型の不純物領域を前記第１および
第２のウェル形成領域と前記位置合わせパターン形成領
域とを除く所定の箇所において前記半導体基板に電気的
に接続する工程を含む請求項１に記載の半導体装置の製
造方法。 - 【請求項４】 半導体基板の表面にアイソレーション用
の絶縁物を形成し、もってその半導体基板の表面に第１
および第２の素子形成領域と位置合わせパターン形成領
域とを画定する工程と、 前記第１および第２の素子形成領域と前記位置合わせパ
ターン形成領域が画定された前記半導体基板の表面に保
護用の絶縁膜を形成する工程と、 前記第１素子形成領域と前記位置合わせパターン形成領
域に、前記保護用の絶縁膜を介してｎ型不純物をイオン
注入する工程と、 前記第２素子形成領域と前記位置合わせパターン形成領
域に、前記保護用の絶縁膜を介してｐ型不純物をイオン
注入する工程と、 前記保護用絶縁膜をエッチングにより除去する工程とを
備え、 さらに、前記ｎ型不純物をイオン注入する工程と前記ｐ
型不純物をイオン注入する工程は、前記位置合わせパタ
ーン形成領域内にある前記アイソレーション用絶縁物の
所定箇所に前記ｎ型不純物と前記ｐ型不純物の双方がイ
オン注入されるように実行され、 前記保護用絶縁膜をエッチングにより除去する工程は、
前記アイソレーション用絶縁物を部分的にエッチングす
るように実行されると共に、そのエッチング工程では、
前記アイソレーション用絶縁物の前記ｎ型の不純物と前
記ｐ型の不純物の双方が注入された箇所とそれ以外の箇
所との間に、エッチング・レート差が存在し、そのエッ
チング・レート差によって位置合わせ用パターンが形成
されることを特徴とする 半導体装置の製造方法。 - 【請求項５】 前記ｎ型不純物をイオン注入する工程と
前記ｐ型不純物をイオン注入する工程によって、前記位
置合わせパターン形成領域にはｎ型部分とｐ 型部分とが
形成され、しかも、それらｎ型部分とｐ型部分のいずれ
か一方は、ｎ型不純物とｐ型不純物の双方を含んでいる
と共に、前記第１および第２の素子形成領域とは電気的
に絶縁されている請求項４に記載の半導体装置の製造方
法。 - 【請求項６】 前記ｎ型不純物をイオン注入する工程と
前記ｐ型不純物をイオン注入する工程によって、前記位
置合わせパターン形成領域にはｎ型部分とｐ型部分とが
形成され、しかも、それらｎ型部分とｐ型部分のいずれ
か一方はｎ型不純物とｐ型不純物の双方を含んでいると
共に、前記第１および第２の素子形成領域と前記位置合
わせパターン形成領域とを除く所定の箇所において前記
半導体基板に電気的に接続される請求項４に記載の半導
体装置の製造方法。 - 【請求項７】 前記アイソレーション用絶縁物と前記保
護用絶縁膜がいずれも酸化シリコン膜である請求項１〜
６のいずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記位置合わせパターンが、前記エッチ
ング・レート差によって前記アイソレーション用絶縁物
に生じる所定形状の段差と、そのアイソレーション用絶
縁物から露出する前記半導体基板とを含むように形成さ
れる請求項１〜７のいずれかに記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28749098A JP3149428B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28749098A JP3149428B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114397A JP2000114397A (ja) | 2000-04-21 |
| JP3149428B2 true JP3149428B2 (ja) | 2001-03-26 |
Family
ID=17718025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28749098A Expired - Fee Related JP3149428B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149428B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013244058A (ja) * | 2012-05-23 | 2013-12-09 | Free Power:Kk | 歩行補助具 |
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| JP2005150251A (ja) | 2003-11-12 | 2005-06-09 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
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| KR100699860B1 (ko) * | 2005-08-12 | 2007-03-27 | 삼성전자주식회사 | 웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를이용한 소자 분리 형성 방법 |
| JP4718961B2 (ja) * | 2005-09-30 | 2011-07-06 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
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| JP6523914B2 (ja) | 2015-10-23 | 2019-06-05 | 東芝メモリ株式会社 | テンプレート基板およびその製造方法 |
| JP6621390B2 (ja) * | 2016-08-31 | 2019-12-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-10-09 JP JP28749098A patent/JP3149428B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
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