JP6621390B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、イオン注入のためのリソグラフィ工程におけるマスクの重ね合わせずれ検査パターンを有する半導体装置の製造方法に適用して有効な技術に関する。
半導体装置の製造工程には、導体膜または絶縁膜を所望の形状に加工するため、あるいは、半導体基板等に不純物をイオン注入する際のマスク層を形成するために多数回のリソグラフィ工程が含まれている。リソグラフィ工程では、例えば、縮小投影露光法等を用いて、マスクまたはレチクル（以下、マスクと総称する）上に形成されたマスクパターンを、半導体基板上に形成されたフォトレジスト層に転写する。この転写工程では、半導体基板上に形成された位置決め用のマークパターンを検出し、それにマスクを位置合せ（位置決め）した後、露光処理を実施する。次に、露光処理を施したフォトレジスト層に現像処理およびベーク処理を実施することにより、マスクパターンと等しいパターンを有するフォトレジストマスクが完成する。そして、このフォトレジストマスクを用いて、導体膜または絶縁膜等の加工、または、不純物イオン注入が実施される。
しかしながら、フォトレジストマスク形成に際して、半導体基板に形成されている下地層に対するマスクの重ね合わせずれが発生するため、フォトレジストマスクを形成するフォトレジスト層で検査パターンを同時に形成し、下地層で形成された被合わせ層（被合わせマーク）に対する検査パターンの重ね合わせずれ量を測定している。
特開２００５−１５０２５１号公報（特許文献１）は、アライメントマーク部（上記のマークパターン）の改良に関する。
特開２０００−２９２９０５号公報（特許文献２）は、マークパターンおよび重ね合わせずれ検査パターンの改良に関する。
特開２００５−１５０２５１号公報 特開２０００−２９２９０５号公報
前述の検査パターンは、半導体装置の動作に直接関係するものではないので、スクライブ領域に配置されるのが一般的である。しかし、検査パターンは、多数のリソグラフィ工程毎に設ける必要があり、各リソグラフィ工程で、複数の検査パターンをスクライブ領域に配置している。その為、検査パターンの数が膨大となり、スクライブ領域の面積が増大するという問題が有る。
このような問題の対策として、イオン注入用のマスク層を形成するための複数層のリソグラフィ工程で形成される複数の検査パターンを同じ位置に配置している。つまり、先行する第１イオン注入工程の第１検査パターンと、後続の第２イオン注入工程の第２検査パターンと、を同じ位置に配置する手法を取っている。なぜなら、第１イオン注入工程が完了すると、第１検査パターンは除去されるため、同じ位置に、第２検査パターンを形成することが可能となる。
スクライブ領域には、検査パターン以外にも膨大な数の素子の特性検査用素子等が配置されており、上記手法で、検査パターンの数を減少させることは、半導体装置の小型化に有効である。
一方、半導体装置の微細化により、前述の重ね合わせずれ量に対する許容範囲が狭くなっている。それに伴い、検査パターンの重ね合わせずれ量の測定において、検査パターンの検出精度の向上が必須となっている。
しかしながら、上記手法において、第２検査パターンの検出の際に、第１検査パターンが形成されていた領域に存在する第１検査パターン跡が影響し、第２検査パターンの検出精度が低下するという課題が、本願発明者の検討により認識された。
半導体装置の製造方法において、検査パターンの検出精度の向上が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、検査パターン形成領域に基準パターンを形成する工程、半導体基板上に第１マスク層を形成するとともに、検査パターン形成領域に第１検査パターンを形成する工程、基準パターンに対する第１検査パターンの第１ずれ量を測定する工程、を有する。さらに、第１マスク層を用いて半導体基板にイオン注入する工程、第１マスク層および第１検査パターンを除去した後、半導体基板上に第２マスク層を形成するとともに、検査パターン形成領域に第２検査パターンを形成する工程、基準パターンに対する第２検査パターンの第２ずれ量を測定する工程、を有する。そして、平面視にて、第２検査パターンは、第１検査パターンより大きく、第１検査パターンが形成されていた領域の全域を覆う。
一実施の形態によれば、半導体装置の製造方法において、検査パターンの検出精度を向上することができる。
一実施の形態における半導体装置の平面図である。 一実施の形態における半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態における半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 一実施の形態における半導体装置の検査パターン形成領域の平面図である。 一実施の形態における半導体装置の検査パターン形成領域の平面図である。 （ａ）一実施の形態における半導体装置の製造工程中の検査パターン形成領域の平面図である。（ｂ）Ｄ−Ｄ線に沿う光強度を示す図面である。 一実施の形態における半導体装置の検査パターン形成領域の平面図である。 一実施の形態における半導体装置の製造工程の一部であるプロセスフロー図である。 変形例１における検査パターン形成領域の平面図である。 変形例２における検査パターン形成領域の平面図である。 変形例３における検査パターン形成領域の平面図である。 変形例４における検査パターン形成領域の平面図である。 変形例５における検査パターン形成領域の平面図である。 変形例６における検査パターン形成領域の平面図である。 （ａ）検討例である半導体装置の製造工程中の検査パターン形成領域の平面図である。（ｂ）Ａ−Ａ線に沿う光強度を示す図面である。 （ａ）図２４に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。（ｂ）Ｂ−Ｂ線に沿う光強度を示す図面である。 図２５のＢ−Ｂ線に沿う断面図である。 （ａ）図２５に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。（ｂ）Ｃ−Ｃ線に沿う光強度を示す図面である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
＜半導体装置の構造＞
図１は、本実施の形態の半導体装置の平面図である。図１に示すように、半導体装置ＳＤは、平面視にて、矩形（正方形または長方形）の半導体基板１からなる。半導体基板１の主面１ａは、その中央部に配置された回路ブロック領域ＣＢと、回路ブロック領域ＣＢの周囲に配置された複数の外部接続端子ＥＴと、回路ブロック領域ＣＢおよび外部接続端子ＥＴを囲むように、半導体基板１の端部に配置されたスクライブ領域（ダイシング領域）ＳＲと、を有する。
回路ブロック領域ＣＢには、ロジック回路またはメモリ回路等が形成されており、これらの回路は、ｎチャネル型ＭＩＳＦＥＴＱＮおよびｐチャネル型ＭＩＳＦＥＴＱＰにより構成されている。ｎチャネル型ＭＩＳＦＥＴＱＮは、その周囲を素子分離膜ＳＴＩで囲まれた活性領域ＡＣＴ内に形成されており、ゲート電極ＧＮ、ｎ型半導体領域からなるソース領域Ｓ、および、ｎ型半導体領域からなるドレイン領域Ｄを有している。また、ｐチャネル型ＭＩＳＦＥＴＱＰは、その周囲を素子分離膜ＳＴＩで囲まれた活性領域ＡＣＴ内に形成されており、ゲート電極ＧＰ、ｐ型半導体領域からなるソース領域Ｓ、および、ｐ型半導体領域からなるドレイン領域Ｄを有している。回路ブロック領域ＣＢには、複数のｐチャネル型ＭＩＳＦＥＴＱＰおよびｎチャネル型ＭＩＳＦＥＴＱＮが形成されている。
複数の外部接続端子ＥＴは、回路ブロック領域ＣＢと半導体基板１の辺との間に配置されており、各辺に沿って複数の外部接続端子ＥＴが直線状に配列されている。本実施の形態では、外部接続端子ＥＴは、各辺に沿って２列に千鳥配列されているが、これに限定されるものではない。外部接続端子ＥＴは、回路ブロック領域ＣＢ内のロジック回路またはメモリ回路等に接続されている。
外部接続端子ＥＴの列の外側に位置するスクライブ領域ＳＲには、複数の検査パターン形成領域ＣＰＲが配置されている。検査パターン形成領域ＣＰＲは、半導体基板１の各辺（４辺）にそれぞれ配置されている。
＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法について説明する前に、本願発明者の検討例について説明する。図２４（ａ）は、検討例である半導体装置の製造工程中の検査パターン形成領域の平面図である。図２４（ｂ）は、図２４（ａ）のＡ−Ａ線に沿う光強度を示す図面である。図２５（ａ）は、図２４に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。図２５（ｂ）は、図２５（ａ）のＢ−Ｂ線に沿う光強度を示す図面である。図２６は、図２５（ａ）のＢ−Ｂ線に沿う断面図である。図２７（ａ）は、図２５に続く半導体装置の製造工程中の検査パターン形成領域の平面図である。図２７（ｂ）は、図２７（ａ）のＣ−Ｃ線に沿う光強度を示す図面である。図２４（ｂ）、図２５（ｂ）および図２７（ｂ）は、基準パターンＢＰ、検査パターンＣＰＪ１およびＣＰＪ２、ならびに、検査パターン跡ＴＣＰＪ１を光学顕微鏡で画像認識した際の光強度を示しており、例えば、上側が明るく、下側が暗い。
図２４（ａ）、図２５（ａ）および図２７（ａ）は、イオン注入用のマスク層の合わせずれ量を検出するための検査パターン形成領域ＣＰＲの平面図である。１つの検査パターン形成領域ＣＰＲに、順に、検査パターンＣＰＪ１およびＣＰＪ２が形成される。そして、検査パターン形成領域ＣＰＲは、半導体基板１の各辺（４辺）にそれぞれ配置されているので、４辺に配置された検査パターン形成領域ＣＰＲに、同時に、検査パターンＣＰＪ１およびＣＰＪ２が形成される。以下、その中の１つの検査パターン形成領域ＣＰＲについて説明する。
図２４（ａ）には、検査パターン形成領域ＣＰＲに形成された基準パターン（被合わせ層）ＢＰと検査パターン（合わせ層）ＣＰＪ１を示している。基準パターン（被合わせ層）ＢＰは、半導体基板１の主面１ａに形成した溝に酸化シリコン膜等の絶縁膜を埋め込んだ素子分離膜ＳＴＩで構成されている。基準パターンＢＰは、平面視にて、例えば、額縁形状を有する。検査パターン（合わせ層）ＣＰＪ１は、半導体基板１の主面１ａ上に形成されたフォトレジスト層からなり、平面視にて、額縁形状を有する。検査パターンＣＰＪ１のサイズは、基準パターンＢＰのサイズよりも小さく、検査パターンＣＰＪ１は、基準パターンＢＰの内側に配置されている。
図２４（ｂ）に示すように光強度は、単結晶シリコンからなる半導体基板１の主面１ａ、検査パターンＣＰＪ１を構成するフォトレジスト層、基準パターンＢＰを構成する素子分離膜ＳＴＩの順に小さく（暗く）なっている。ただし、光強度は、一例であり、半導体基板１、基準パターンＢＰ、および、検査パターンＣＰＪ１等の光強度（明暗）の関係は限定的なものではなく、例えば、逆になっても良い。
図２４（ａ）および図２４（ｂ）は、半導体基板１の主面１ａにｐ型またはｎ型の不純物をイオン注入する前の状態を示している。
次に、図２５（ａ）および図２５（ｂ）は、イオン注入後であり、検査パターンＣＰＪ１を除去した状態を示している。図２６は、図２５（ａ）のＢ−Ｂ線に沿う断面図である。図２６に示すように、検査パターンＣＰＪ１および基準パターンＢＰ（素子分離膜ＳＴＩ）以外の半導体基板１の主面１ａには、不純物注入領域ＩＲが形成されている。例えば、イオン注入された不純物のドーズ量が１×１０１５ｃｍ−２以上の場合、不純物注入領域ＩＲは、アモルファス層となっている。一方、検査パターンＣＰＪ１で覆われていた主面１ａは、単結晶シリコン層のままである。その為、図２５（ａ）に示すように、検査パターンＣＰＪ１が存在していた領域に検査パターン跡ＴＣＰＪ１が観察された。
図２５（ｂ）に示すように、アモルファス層となった不純物注入領域ＩＲの光学定数（例えば、屈折率、消衰係数）が、単結晶シリコン層の光学定数と異なるため、不純物注入領域ＩＲの光強度が上昇し、相対的に、単結晶シリコンのまま残った検査パターン跡ＴＣＰＪ１が暗く見えている。
図２７（ａ）は、フォトレジスト層からなる検査パターンＣＰＪ２を形成した状態を示している。検査パターンＣＰＪ２は、検査パターンＣＰＪ１と等しいサイズで、等しい位置に形成するが、合わせずれが発生した場合、検査パターンＣＰＪ２が、検査パターン跡ＴＣＰＪ１に対してずれた位置に形成される。図２７（ａ）に示すように、検査パターンＣＰＪ２は、検査パターン跡ＴＣＰＪ１に対して、斜め左上にずれて形成されている。したがって、検査パターンＣＰＪ２の右側および下側には、検査パターン跡ＴＣＰＪ１が露出している。
図２７（ａ）のＣ−Ｃ線に沿う光強度を見ると、図２７（ｂ）に示すように、検査パターンＣＰＪ２の右側で、検査パターン跡ＴＣＰＪ１の影響を受けて光強度が低下し、例えば、検査パターンＣＰＪ２の幅を、実際よりも広く検出してしまうという現象が確認された。つまり、検査パターンＣＰＪ２の誤検出が発生し、検査パターンＣＰＪ２の検出精度が低下していることが確認された。
また、特に、不純物注入領域ＩＲが形成されるイオン注入のドーズ量が１×１０１５ｃｍ−２より高い場合に、検査パターン跡ＴＣＰＪ１が確認され、検査パターンＣＰＪ２の誤検出の頻度が高く、ドーズ量が１×１０１５ｃｍ−２より低い場合には、誤検出の頻度が低いことが判明した。
以下で説明する本実施の形態の半導体装置の製造方法は、検査パターンの誤検出を防止し、検査パターンの検出精度を向上させるものである。
図２は、本実施の形態における半導体装置の製造工程を示すプロセスフロー図である。図３から図１２は、本実施の形態における半導体装置の製造工程中の断面図である。図１３は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図１４は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図１５（ａ）は、本実施の形態における半導体装置の製造工程中の検査パターン形成領域の平面図である。図１５（ｂ）は、図１５（ａ）のＤ−Ｄ線に沿う光強度を示す図面である。図１６は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図１７は、本実施の形態における半導体装置の製造工程の一部であるプロセスフロー図である。なお、図１３では、２つの検査パターンＣＰ１およびＣＰ２のサイズまたは位置関係を明確にするために、２つの検査パターンＣＰ１およびＣＰ２を１つの図面に示している。同様に、図１４および図１６では、４つの検査パターンＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６のサイズまたは位置関係を明確にするために、４つの検査パターンＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６を１つの図面に示している。また、図１４は、基準パターンＢＰに対して、検査パターンＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６の合わせずれが無い場合を示しており、図１６は、基準パターンＢＰに対して、検査パターンＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６が、紙面の斜め左上方向に合わせずれが発生した場合の例を示している。
図２から図１７を用いて、ｎチャネル型ＭＩＳＦＥＴＱＮ、ｐチャネル型ＭＩＳＦＥＴＱＰ、基準パターンおよび検査パターンの製造方法を説明する。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにはｎチャネル型ＭＩＳＦＥＴＱＮが、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにはｐチャネル型ＭＩＳＦＥＴＱＰが、検査パターン形成領域ＣＰＲには検査パターンが、それぞれ、形成される。
図２に示す「半導体基板１準備」工程（Ｓ１）および「素子分離膜ＳＴＩ形成」工程（Ｓ２）を実施する。
先ず、図３に示すように、ホウ素（Ｂ）などのｐ型不純物を導入した単結晶シリコンよりなる半導体基板１を準備する。このとき、半導体基板１は、略円板形状をした半導体ウエハの状態になっている。次に、半導体基板１の主面１ａに素子分離膜ＳＴＩを形成する。フォトリソグラフィ技術およびエッチング技術を使用して、半導体基板１の主面１ａに素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１上に酸化シリコン膜等の絶縁膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１上に形成された不要な絶縁膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜等の絶縁膜を埋め込んだ素子分離膜（素子分離領域）ＳＴＩを形成することができる。
素子分離膜ＳＴＩの形成により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲおよび検査パターン形成領域ＣＰＲに、素子分離膜ＳＴＩで周囲を囲まれた活性領域ＡＣＴが形成される。
検査パターン形成領域ＣＰＲにおいては、素子分離膜ＳＴＩは、平面視において、図１３、図１４、図１５（ａ）および図１６に示すように矩形の額縁形状（フレーム形状）を有する基準パターン（被合わせ層）ＢＰとなる。
次に、素子分離領域ＳＴＩで分離された活性領域ＡＣＴに不純物を導入してウェルを形成する。例えば、活性領域ＡＣＴのうちｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲには、ｐ型ウェルＰＷＬを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲには、ｎ型ウェルＮＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１に導入することで形成される。同様に、ｎ型ウェルＮＷＬは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１に導入することで形成される。
本実施の形態では、検査パターン形成領域ＣＰＲには、ｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬのどちらも形成しない例とするが、どちらか一方を形成しても良い。
次に、図２に示す「ゲート絶縁膜ＧＯＸ形成」工程（Ｓ３）および「ポリシリコン膜ＰＦ形成」工程（Ｓ４）を実施する。
図４に示すように、半導体基板１上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、半導体基板１の主面１ａを熱酸化して形成する。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電体膜から形成してもよい。例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。
また、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのゲート絶縁膜ＧＯＸを、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのゲート絶縁膜ＧＯＸとは、異なる膜厚、異なる膜質、または、異なる膜厚および膜質としても良い。
次に、ゲート絶縁膜ＧＯＸ上にポリシリコン膜（シリコン膜）ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用して形成することができる。このとき形成されるポリシリコン膜ＰＦは多結晶状態のシリコン膜から形成されている。
次に、図２に示す「ゲート電極用不純物イオン注入」工程（Ｓ５）を実施する。「ゲート電極用不純物イオン注入」工程（Ｓ５）は、ポリシリコン膜ＰＦに、ｎ型不純物およびｐ型不純物をイオン注入する際に用いるフォトレジスト層ＰＲ１およびＰＲ２を形成する２つのフォトリソグラフィ工程を含んでいる。
図５に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出するフォトレジスト層ＰＲ１を形成する。この時、検査パターン形成領域ＣＰＲには、フォトレジスト層ＰＲ１からなる検査パターン（合わせ層）ＣＰ１を形成する。そして、フォトレジスト層ＰＲ１をマスクとして、フォトレジスト層ＰＲ１から露出したポリシリコン膜ＰＦにｎ型不純物、例えば、リンイオンまたはヒ素イオンを、ドーズ量１〜５×１０１５ｃｍ−２でイオン注入する。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜、および、検査パターン形成領域ＣＰＲにおいて、検査パターンＣＰ１から露出したポリシリコン膜ＰＦに、不純物注入領域が形成される。そして、不純物注入領域には、アモルファスシリコン層が形成され、ｎ型不純物が注入されていない領域には、多結晶シリコン層が残っている。
ここで、ｎ型不純物のイオン注入を実施する前に、図１７に示すように、検査パターンＣＰ１を用いて、基準パターンＢＰに対する検査パターンＣＰ１の「ずれ量測定」工程（Ｓ２３）を実施し、そのずれ量が所定の許容範囲以下であれば、ｎ型不純物の「イオン注入」工程（Ｓ２５）を実施する。ただし、ずれ量が許容範囲より大きい場合は、「フォトレジスト層ＰＲ１および検査パターンＣＰ１の除去」工程（Ｓ２４）を実施した後、再度、「フォトレジスト層ＰＲ１形成および検査パターンＣＰ１の形成」工程（Ｓ２２）、「ずれ量測定」工程（Ｓ２３）を実施する。このように、ずれ量が許容範囲以下となるまで、フォトレジスト層ＰＲ１除去、フォトレジスト層ＰＲ１形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程（Ｓ２５）を完了した後、「フォトレジスト層ＰＲ１および検査パターンＣＰ１の除去」工程（Ｓ２６）を実施する。なお、図１７のプロセスフローは、上記以外のイオン注入工程でも同様に実施するため、フォトレジスト層ＰＲ（ｎ）、検査パターン（ｎ）と表記している。
また、図１３に示すように、検査パターン形成領域ＣＰＲに形成された検査パターンＣＰ１は、矩形の額縁形状（フレーム形状）を有している。そして、図１７に示す「ずれ量測定」工程（Ｓ２３）は、例えば、光学顕微鏡を用いて、基準パターンＢＰおよび検査パターンＣＰ１を画像認識し、基準パターンＢＰの中心点Ｃ０に対する、検査パターンＣＰ１の中心点Ｃ１のずれ量を測定する。なお、図１３では、次の工程で形成される検査パターンＣＰ２も、併せて図示している。
次に、図６に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出するフォトレジスト層ＰＲ２を形成する。この時、検査パターン形成領域ＣＰＲには、フォトレジスト層ＰＲ２からなる検査パターン（合わせ層）ＣＰ２を形成する。そして、フォトレジスト層ＰＲ２をマスクとして、フォトレジスト層ＰＲ２から露出したポリシリコン膜ＰＦにｐ型不純物、例えば、ボロンイオンを、ドーズ量１〜５×１０１５ｃｍ−２でイオン注入する。つまり、ｐ型不純物は、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ、および、検査パターン形成領域ＣＰＲにおいて、検査パターンＣＰ２から露出したポリシリコン膜ＰＦに注入され、そこには、不純物注入領域が形成される。
ここで、ｐ型不純物のイオン注入を実施する前に、図１７に示すように、検査パターンＣＰ２を用いて、基準パターンＢＰに対する検査パターンＣＰ２の「ずれ量測定」工程（Ｓ２３）を実施し、そのずれ量が所定の許容範囲以下であれば、ｐ型不純物の「イオン注入」工程（Ｓ２５）を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層ＰＲ２除去、フォトレジスト層ＰＲ２形成およびずれ量測定を繰り返し実施する。さらに、「イオン注入」工程（Ｓ２５）を完了した後、「フォトレジスト層ＰＲ２および検査パターンＣＰ２の除去」工程（Ｓ２６）を実施する。
また、検査パターンＣＰ２は、図１３に示すように、矩形の額縁形状（フレーム形状）を有する。図１７に示す「ずれ量測定」工程（Ｓ２３）は、例えば、基準パターンＢＰの中心点Ｃ０に対する、検査パターンＣＰ２の中心点Ｃ２のずれ量を測定する。ここで、図１３に示すように、検査パターンＣＰ２は、検査パターンＣＰ１が形成されていた領域を完全に覆っていることが肝要である。検査パターンＣＰ１は、検査パターンＣＰ２の形成前に除去されているが、前述のように、検査パターンＣＰ１が形成されていた領域が、検査パターン跡ＴＣＰ１として、画像認識されてしまう。もし、検査パターンＣＰ２の周囲に検査パターン跡ＴＣＰ１が露出していると、露出した検査パターン跡ＴＣＰ１と検査パターンＣＰ２の両方を検査パターンＣＰ２として画像認識してしまうため、検査パターンＣＰ２の中心点Ｃ２を誤検出してしまう。
したがって、図６および１３に示すように、平面視にて、検査パターンＣＰ２を、検査パターンＣＰ１よりも大きく、検査パターンＣＰ２で検査パターン跡ＴＣＰ１を完全に覆い隠せる構造とすることが肝要である。つまり、検査パターンＣＰ２は、検査パターンＣＰ１が形成されていた領域の全域を覆い、そこから連続的に、検査パターンＣＰ１から露出していた領域（ｎ型不純物の注入領域）にまで延在するパターン（平面形状および断面形状）を有する。したがって、少なくとも、検査パターンＣＰ２の額縁部分の幅（額縁幅と呼ぶ）Ｗ２は、全周にわたって、検査パターンＣＰ１の額縁幅Ｗ１より大きくする必要がある（Ｗ２＞Ｗ１）。また、フォトリソグラフィ工程におけるフォトレジスト層ＰＲ１のマスク合わせ余裕α１，フォトレジスト層ＰＲ２のマスク合わせ余裕α２とすると、検査パターンＣＰ１およびＣＰ２ともに、基準パターンＢＰに対して位置合せするため、検査パターンＣＰ２の額縁幅Ｗ２は、検査パターンＣＰ１の額縁幅Ｗ１より２α以上大きくすることが肝要である（Ｗ２≧Ｗ１＋α１＋α２）。
このように、検査パターンＣＰ２を検査パターンＣＰ１よりも大きくし、検査パターンＣＰ２で検査パターン跡ＴＣＰ１を完全に覆い隠す構造としたことで、検査パターンＣＰ２の誤検出を防止でき、検査パターンＣＰ２の検出精度を向上できる。その結果、誤検出に起因するフォトレジスト層ＰＲ２の再形成を防止できるため、製造コスト、製造時間を低減できる。
なお、ｎ型不純物のイオン注入工程がｐ型不純物のイオン注入工程より先行する例で説明したが、その順序は逆でも良い。その場合、ｐ型不純物のイオン注入工程で検査パターンＣＰ１を、ｎ型不純物のイオン注入工程で検査パターンＣＰ２を用いることとなる。
次に、図２に示す「ゲート電極ＧＮ，ＧＰ加工」工程（Ｓ６）を実施する。
図７に示すように、ポリシリコン膜ＰＦをパターニングすることにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにおいて、半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＯＸを介してゲート電極ＧＮを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにおいて、半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＯＸを介してゲート電極ＧＰを形成する。なお、この工程において、検査パターン形成領域ＣＰＲのポリシリコン膜ＰＦおよびゲート絶縁膜ＧＯＸは除去され、半導体基板１の主面１ａが露出する。
次に、図２に示す「半導体領域ＥＸＮ用イオン注入」工程（Ｓ７）を実施する。
図８に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出するフォトレジスト層ＰＲ３を形成する。この時、検査パターン形成領域ＣＰＲには、フォトレジスト層ＰＲ３からなる検査パターン（合わせ層）ＣＰ３を形成する。そして、フォトレジスト層ＰＲ３をマスクとして、フォトレジスト層ＰＲ３から露出した半導体基板１の主面１ａにｎ型不純物、例えば、リンイオンまたはヒ素イオンを、ドーズ量１〜５×１０１５ｃｍ−２でイオン注入し、半導体領域ＥＸＮを形成する。半導体領域ＥＸＮは、ゲート電極ＧＮおよび素子分離膜ＳＴＩが存在しない半導体基板１の主面１ａに、ゲート電極ＧＮおよび素子分離膜ＳＴＩに対して自己整合的に形成される。ただし、半導体領域ＥＸＮは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。
ｎ型不純物は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲ、および、検査パターン形成領域ＣＰＲの検査パターンＣＰ３から露出した領域において、半導体基板１に注入される。そして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲおよび検査パターン形成領域ＣＰＲにおいて、ｎ型不純物が注入された領域では、単結晶シリコンからなる半導体基板１の主面１ａがアモルファス化し、アモルファスシリコン層が形成される。フォトレジスト層ＰＲ３で覆われ、ｎ型不純物が注入されない領域では、単結晶シリコン層が残っている。つまり、検査パターン形成領域ＣＰＲにおいて、検査パターンＣＰ３で覆われた領域は、単結晶シリコンであり、検査パターンＣＰ３から露出した領域には、アモルファス層が形成される。
ここで、ｎ型不純物のイオン注入を実施する前に、図１７に示すように、フォトレジスト層ＰＲ３で形成された検査パターンＣＰ３を用いて、基準パターンＢＰに対する検査パターンＣＰ３の「ずれ量測定」工程（Ｓ２３）を実施し、そのずれ量が所定の許容範囲以下であれば、ｎ型不純物の「イオン注入」工程（Ｓ２５）を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層ＰＲ３除去、フォトレジスト層ＰＲ３形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程（Ｓ２５）を完了した後、「フォトレジスト層ＰＲ３および検査パターンＣＰ３の除去」工程（Ｓ２６）を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層ＰＲ３および検査パターンＣＰ３を、アッシング処理により除去する。そして、後続のイオン注入工程でも、図１７に示す流れが実施される。
検査パターンＣＰ３は、図１４に示すように、矩形の額縁形状（フレーム形状）を有しており、さらに、額縁幅Ｗ３を有する。ここで、前述のポリシリコン膜ＰＦは除去されているので、検査パターンＣＰ３は、単結晶シリコンからなる半導体基板１の主面１ａ上に形成される。したがって、例えば、検査パターンＣＰ２に対する、検査パターンＣＰ３のサイズまたは位置は、特に、気にする必要はなく、検査パターンＣＰ３が、基準パターンＢＰからずれた位置に配置され、基準パターンＢＰに重なっていなければ充分である。
次に、図２に示す「半導体領域ＥＸＰ用イオン注入」工程（Ｓ８）を実施する。
図９に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出するフォトレジスト層ＰＲ４を形成する。この時、検査パターン形成領域ＣＰＲには、フォトレジスト層ＰＲ４からなる検査パターン（合わせ層）ＣＰ４を形成する。そして、フォトレジスト層ＰＲ４をマスクとして、フォトレジスト層ＰＲ４から露出した半導体基板１の主面１ａにｐ型不純物、例えば、ボロンイオンを、ドーズ量１〜５×１０１５ｃｍ−２でイオン注入し、半導体領域ＥＸＰを形成する。半導体領域ＥＸＰは、ゲート電極ＧＰおよび素子分離膜ＳＴＩが存在しない半導体基板１の主面１ａに、ゲート電極ＧＰおよび素子分離膜ＳＴＩに対して自己整合的に形成される。検査パターン形成領域ＣＰＲでは、検査パターンＣＰ４から露出した領域に半導体領域ＥＸＰが形成される。ただし、半導体領域ＥＸＰは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。そして、検査パターン形成領域ＣＰＲでは、半導体領域ＥＸＰまたはＥＸＮには、アモルファスシリコン層が形成されている。そして、検査パターンＣＰ４の下部であって、半導体領域ＥＸＰまたはＥＸＮのいずれも形成されていない領域、つまり、検査パターン跡ＴＣＰ３（言い換えると、検査パターンＣＰ３が形成されていた領域）には、単結晶シリコンからなる半導体基板１の主面１ａが残っている。
ここで、ｐ型不純物のイオン注入を実施する前に、図１７に示すように、検査パターンＣＰ４を用いて、基準パターンＢＰに対する検査パターンＣＰ４の「ずれ量測定」工程（Ｓ２３）を実施し、そのずれ量が所定の許容範囲以下であれば、ｐ型不純物の「イオン注入」工程（Ｓ２５）を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層ＰＲ４除去、フォトレジスト層ＰＲ４形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程（Ｓ２５）を完了した後、「フォトレジスト層ＰＲ４および検査パターンＣＰ４の除去」工程（Ｓ２６）を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層ＰＲ４および検査パターンＣＰ４を、アッシング処理により除去する。つまり、検査パターンＣＰ４の「ずれ量測定」工程（Ｓ２３）を実施する際には、半導体領域ＥＸＮのみが形成されており、半導体領域ＥＸＰは形成されていない。
検査パターンＣＰ４は、図１４に示すように、矩形の額縁形状（フレーム形状）を有しており、さらに、額縁幅Ｗ４を有する。検査パターンＣＰ４の額縁幅Ｗ４は、検査パターンＣＰ３の額縁幅Ｗ３よりも広く、検査パターン跡ＴＣＰ３の全域を覆っている。前述の半導体領域ＥＸＮ用イオン注入工程が完了後、フォトレジスト層ＰＲ３および検査パターンＣＰ３は、除去されているが、半導体基板１の主面１ａには、検査パターン跡ＴＣＰ３が形成されている。その為、半導体領域ＥＸＰ用イオン注入工程において、フォトレジスト層ＰＲ４および検査パターンＣＰ４を形成し、検査パターンＣＰ４の「ずれ量測定」工程（Ｓ２３）を実施する際に、検査パターンＣＰ４が検査パターン跡ＴＣＰ３の全域を覆っていることが肝要である。つまり、検査パターンＣＰ４の検査パターンＣＰ３に対する関係は、前述の検査パターンＣＰ２の検査パターンＣＰ１に対する関係と同様にすることが肝要である。
図１５（ａ）は、半導体領域ＥＸＰ用イオン注入工程における、検査パターン形成領域ＣＰＲに形成された基準パターンＢＰおよび検査パターンＣＰ４を示す平面図であり、図１５（ｂ）は、図１５（ａ）のＤ−Ｄ線に沿う光強度を示している。図１５（ａ）に示すように、検査パターン跡ＴＣＰ３の全域が検査パターンＣＰ４で覆われており、検査パターンＣＰ４の内側に入っている。つまり、検査パターンＣＰ４の周囲（外側）に検査パターン跡ＴＣＰ３が露出することが無いので、図１５（ｂ）に示すように、検査パターンＣＰ４の「ずれ量測定」工程（Ｓ２３）において、図１５（ａ）に示す検査パターンＣＰ４の内側および外側の辺を正確に検出することができ、検査パターンＣＰ４の誤検出を防止することができる。
なお、半導体領域ＥＸＮ用イオン注入工程を半導体領域ＥＸＰ用イオン注入工程の後に実施することもできる。その場合、半導体領域ＥＸＰ用イオン注入工程で検査パターンＣＰ３を、半導体領域ＥＸＮ用イオン注入工程で検査パターンＣＰ４を用いることとなる。
次に、図２に示す「側壁絶縁膜ＳＷ形成」工程（Ｓ９）を実施する。
図１０に示すようにゲート電極ＧＮおよびＧＰの側壁上に、それぞれ、側壁絶縁膜ＳＷを形成する。例えば、酸化シリコン膜等の絶縁膜を、ゲート電極ＧＮおよびＧＰの上面および側面を覆うように、半導体基板１の主面１ａ上に堆積した後、絶縁膜に異方性ドライエッチングを施すことにより、ゲート電極ＧＮおよびＧＰの側壁上に、側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷは、酸化シリコン膜以外に、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層構造、または、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との３層構造としても良い。なお、検査パターン形成領域ＣＰＲには、側壁絶縁膜ＳＷは形成されていない。
次に、図２に示す「半導体領域ＮＨ用イオン注入」工程（Ｓ１０）を実施する。
図１１に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出するフォトレジスト層ＰＲ５を形成する。この時、検査パターン形成領域ＣＰＲには、フォトレジスト層ＰＲ５からなる検査パターン（合わせ層）ＣＰ５を形成する。そして、フォトレジスト層ＰＲ５をマスクとして、フォトレジスト層ＰＲ５から露出した半導体基板１の主面１ａにｎ型不純物、例えば、リンイオンまたはヒ素イオンを、ドーズ量１〜５×１０１５ｃｍ−２でイオン注入し、半導体領域ＮＨを形成する。半導体領域ＮＨは、ゲート電極ＧＮ、側壁絶縁膜ＳＷおよび素子分離膜ＳＴＩが存在しない半導体基板１の主面１ａに、ゲート電極ＧＮ、側壁絶縁膜ＳＷおよび素子分離膜ＳＴＩに対して自己整合的に形成される。検査パターン形成領域ＣＰＲでは、検査パターンＣＰ５から露出した領域に半導体領域ＮＨが形成される。ただし、半導体領域ＮＨは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。そして、検査パターン形成領域ＣＰＲでは、半導体領域ＥＸＰ、ＥＸＮまたはＮＨには、アモルファスシリコン層が形成され、検査パターンＣＰ５の下部であって、半導体領域ＥＸＰ、ＥＸＮまたはＮＨのいずれも形成されていない領域には、単結晶シリコンからなる半導体基板１の主面１ａが残っている。
ここで、ｎ型不純物のイオン注入を実施する前に、図１７に示すように、検査パターンＣＰ５を用いて、基準パターンＢＰに対する検査パターンＣＰ５の「ずれ量測定」工程（Ｓ２３）を実施し、そのずれ量が所定の許容範囲以下であれば、ｎ型不純物の「イオン注入」工程（Ｓ２５）を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層ＰＲ５除去、フォトレジスト層ＰＲ５形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程（Ｓ２５）を完了した後、「フォトレジスト層ＰＲ５および検査パターンＣＰ５の除去」工程（Ｓ２６）を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層ＰＲ５および検査パターンＣＰ５を、アッシング処理により除去する。
検査パターンＣＰ５は、図１４に示すように、矩形の額縁形状（フレーム形状）を有しており、さらに、額縁幅Ｗ５を有する。検査パターンＣＰ５の額縁幅Ｗ５は、検査パターンＣＰ４の額縁幅Ｗ４よりも広く、検査パターン跡ＴＣＰ４の全域を覆っている。前述の半導体領域ＥＸＰ用イオン注入工程が完了後、フォトレジスト層ＰＲ４および検査パターンＣＰ４は、除去されているが、半導体基板１の主面１ａには、検査パターン跡ＴＣＰ４が形成されている。その為、半導体領域ＮＨ用イオン注入工程において、フォトレジスト層ＰＲ５および検査パターンＣＰ５を形成し、検査パターンＣＰ５の「ずれ量測定」工程（Ｓ２３）を実施する際に、検査パターンＣＰ５が検査パターン跡ＴＣＰ４の全域を覆っていることが肝要である。さらに、検査パターンＣＰ５は、検査パターン跡ＴＣＰ３およびＴＣＰ４の全域を覆っていることが肝要である。検査パターンＣＰ５の検査パターンＣＰ４に対する関係は、前述の検査パターンＣＰ２の検査パターンＣＰ１に対する関係と同様にすることが肝要である。
次に、図２に示す「半導体領域ＰＨ用イオン注入」工程（Ｓ１１）を実施する。
図１２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出するフォトレジスト層ＰＲ６を形成する。この時、検査パターン形成領域ＣＰＲには、フォトレジスト層ＰＲ６からなる検査パターン（合わせ層）ＣＰ６を形成する。そして、フォトレジスト層ＰＲ６をマスクとして、フォトレジスト層ＰＲ６から露出した半導体基板１の主面１ａにｎ型不純物、例えば、ボロンイオンを、ドーズ量１〜５×１０１５ｃｍ−２でイオン注入し、半導体領域ＰＨを形成する。半導体領域ＰＨは、ゲート電極ＧＰ、側壁絶縁膜ＳＷおよび素子分離膜ＳＴＩが存在しない半導体基板１の主面１ａに、ゲート電極ＧＰ、側壁絶縁膜ＳＷおよび素子分離膜ＳＴＩに対して自己整合的に形成される。検査パターン形成領域ＣＰＲでは、検査パターンＣＰ６から露出した領域に半導体領域ＰＨが形成される。ただし、半導体領域ＰＨは、後述する活性化アニールを経て完成するものであり、この段階では、不純物注入領域である。そして、検査パターン形成領域ＣＰＲでは、半導体領域ＥＸＰ、ＥＸＮ、ＮＨまたはＰＨには、アモルファスシリコン層が形成され、検査パターンＣＰ６の下部であって、半導体領域ＥＸＰ、ＥＸＮ、ＮＨまたはＰＨのいずれも形成されていない領域には、単結晶シリコンからなる半導体基板１の主面１ａが残っている。
ここで、ｐ型不純物のイオン注入を実施する前に、図１７に示すように、検査パターンＣＰ６を用いて、基準パターンＢＰに対する検査パターンＣＰ６の「ずれ量測定」工程（Ｓ２３）を実施し、そのずれ量が所定の許容範囲以下であれば、ｐ型不純物の「イオン注入」工程（Ｓ２５）を実施する。なお、ずれ量が許容範囲より大きい場合は、ずれ量が許容範囲以下となるまで、フォトレジスト層ＰＲ６除去、フォトレジスト層ＰＲ６形成およびずれ量測定を繰り返し実施する。そして、「イオン注入」工程（Ｓ２５）を完了した後、「フォトレジスト層ＰＲ６および検査パターンＣＰ６の除去」工程（Ｓ２６）を実施する。つまり、イオン注入工程のマスクであるフォトレジスト層ＰＲ６および検査パターンＣＰ６を、アッシング処理により除去する。
検査パターンＣＰ６は、図１４に示すように、矩形の額縁形状（フレーム形状）を有しており、さらに、額縁幅Ｗ６を有する。検査パターンＣＰ６の額縁幅Ｗ６は、検査パターンＣＰ５の額縁幅Ｗ５よりも広く、検査パターン跡ＴＣＰ５の全域を覆っている。前述の半導体領域ＮＨ用イオン注入工程が完了後、フォトレジスト層ＰＲ５および検査パターンＣＰ５は、除去されているが、半導体基板１の主面１ａには、検査パターン跡ＴＣＰ５が形成されている。その為、半導体領域ＰＨ用イオン注入工程において、フォトレジスト層ＰＲ６および検査パターンＣＰ６を形成し、検査パターンＣＰ６の「ずれ量測定」工程（Ｓ２３）を実施する際に、検査パターンＣＰ６が検査パターン跡ＴＣＰ５の全域を覆っていることが肝要である。つまり、検査パターンＣＰ６の検査パターンＣＰ５に対する関係は、前述の検査パターンＣＰ２の検査パターンＣＰ１に対する関係と同様にすることが肝要である。
次に、図２に示す「活性化アニール」工程（Ｓ１２）を実施する。
半導体基板１に９００〜１０００℃の熱処理を実施することにより、イオン注入された不純物の活性化をするとともに、イオン注入によりアモルファス化した半導体基板１の結晶欠陥の回復を図る。つまり、活性化アニールにより、ｎ型不純物がイオン注入されたポリシリコン膜ＰＦ、ｐ型不純物がイオン注入されたポリシリコン膜ＰＦ、ならびに、半導体領域ＥＸＮ、ＥＸＰ、ＮＨおよびＰＨの活性化をする。なお、ポリシリコン膜ＰＦの活性化アニールと、半導体領域ＥＸＮ、ＥＸＰ、ＮＨおよびＰＨの活性化アニールとは、別工程で実施しても良い。つまり、図２の「ゲート電極用不純物イオン注入」工程（Ｓ５）に続いて、ポリシリコン膜ＰＦの活性化アニールを実施しても良い。
このようにして、図１に示したｎチャネル型ＭＩＳＦＥＴＱＮおよびｐチャネル型ＭＩＳＦＥＴＱＰが形成される。因みに、ｎチャネル型ＭＩＳＦＥＴＱＮのソース領域Ｓおよびドレイン領域Ｄは、それぞれ、図１２に示す半導体領域ＥＸＮおよびＮＨで構成されており、ｐチャネル型ＭＩＳＦＥＴＱＰのソース領域Ｓおよびドレイン領域Ｄは、それぞれ、図１２に示す半導体領域ＥＸＰおよびＰＨで構成されている。
なお、図１６は、本実施の形態における半導体装置の検査パターン形成領域の平面図である。図１６では、基準パターンＢＰの中心点Ｃ０に対して、検査パターンＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６の中心点Ｃ３、Ｃ４、Ｃ５およびＣ６が、すべて一定方向にずれた場合の例を示している。
前述のとおり、検査パターンＣＰ４は、検査パターン跡ＴＣＰ３の全域を、検査パターンＣＰ５は、検査パターン跡ＴＣＰ４の全域を、検査パターンＣＰ６は、検査パターン跡ＴＣＰ５の全域を、覆い隠す必要がある。言い換えると、検査パターンＣＰ４は、検査パターン跡ＴＣＰ３の全域を、検査パターンＣＰ５は、検査パターン跡ＴＣＰ３およびＴＣＰ４の全域を、検査パターンＣＰ６は、検査パターン跡ＴＣＰ３、ＴＣＰ４およびＴＣＰ５の全域を、覆っている。したがって、フォトリソグラフィ工程におけるフォトレジスト層ＰＲ３のマスク合わせ余裕α３、フォトレジスト層ＰＲ４のマスク合わせ余裕α４、フォトレジスト層ＰＲ５のマスク合わせ余裕α５、フォトレジスト層ＰＲ６のマスク合わせ余裕α６とすると、検査パターンＣＰ４の額縁幅Ｗ４は、検査パターンＣＰ３の額縁幅Ｗ３と、Ｘ方向またはＹ方向の正方向および負方向の合せ余裕αを考慮し、Ｗ４≧Ｗ３＋α３＋α４とする必要がある。また、検査パターンＣＰ５の額縁幅Ｗ５は、Ｗ５≧Ｗ３＋α３＋２α４＋α５、検査パターンＣＰ６の額縁幅Ｗ６は、Ｗ６≧Ｗ３＋α３＋２α４＋２α５＋α６とする必要がある。
＜本実施の形態の半導体装置の製造方法の特徴と効果＞
本実施の形態によれば、第１イオン注入工程のマスクである第１フォトレジスト層で形成された第１検査パターンによって、検査パターン形成領域に形成された第１検査パターン跡を、第１イオン注入工程よりも後の第２イオン注入工程のマスクである第２フォトレジスト層で形成された第２検査パターンで、平面視にて、完全に覆い隠して、第２検査パターンのずれ量を測定する。
したがって、第２検査パターンのずれ量測定において、第１検査パターン跡に起因する第２検査パターンの誤検出を防止することができる。その結果、誤検出に起因するフォトレジスト層ＰＲ２の再形成を防止できるため、製造コスト、製造時間を低減できる。また、１つの検査パターン形成領域に、複数のイオン注入工程のマスク層の検査パターンを形成することができるため、検査パターン形成領域の個数を削減でき、半導体装置の小型化が可能となる。
また、第１イオン注入工程における不純物イオン注入量が、１×１０１５ｃｍ−２以上である場合に、特に、半導体基板または多結晶シリコン層に、検査パターン跡が形成されやすい。そのため、第２検査パターンは、平面視にて、第１検査パターン跡を完全に覆い隠す形状とすることが肝要である。つまり、第２検査パターンは、平面視にて、第１検査パターン跡を完全に覆い、かつ、第１イオン注入工程の不純物注入領域を覆うように、連続的に延在する形状とすることが肝要である。
例えば、第１検査パターンの平面形状が額縁形状である場合、第２検査パターンも額縁形状であり、第２検査パターンの額縁幅は、第１検査パターンの額縁幅よりも大きい（広い）。
また、第２イオン注入工程よりも後の第３イオン注入工程のマスクである第３フォトレジスト層で形成された第３検査パターンは、平面視にて、第２検査パターン跡の全域を覆い隠す形状を有する。さらに、第３検査パターンは、第２検査パターン跡および第１検査パターン跡の両方を完全に覆う形状を有する。
なお、本実施の形態では、額縁形状の基準パターンＢＰに対して、検査パターンＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６も額縁形状としたが、額縁形状の基準パターンＢＰに対して、検査パターンＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６は正方形としても良い。
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下に、複数の変形例を示すが、それぞれの変形例を適宜組み合わせて実施することも可能である。
＜変形例１＞
変形例１は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。
図１８は、変形例１における検査パターン形成領域の平面図である。上記実施の形態では、基準パターンＢＰの内側に検査パターンＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６を形成する例であったが、変形例１では、額縁形状の基準パターンＢＰａの外側に額縁形状の検査パターンＣＰ３ａおよびＣＰ４ａが形成される。検査パターンＣＰ３ａおよびＣＰ４ａは、上記実施の形態の検査パターンＣＰ３およびＣＰ４にそれぞれ対応している。
上記実施の形態と同様に、検査パターンＣＰ４ａは、平面視にて、検査パターン跡ＴＣＰ３ａを完全に覆う形状とすることが肝要である。
＜変形例２＞
変形例２は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。
図１９は、変形例２における検査パターン形成領域の平面図である。上記実施の形態では、額縁形状の基準パターンＢＰと、額縁形状の検査パターンＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６の例であったが、変形例２の基準パターンＢＰｂおよび検査パターンＣＰ３ｂおよびＣＰ４ｂは、平面視にて、角部に切り欠きを有する額縁形状を有する。検査パターンＣＰ３ｂおよびＣＰ４ｂは、上記実施の形態の検査パターンＣＰ３およびＣＰ４にそれぞれ対応している。
上記実施の形態と同様に、検査パターンＣＰ４ｂは、平面視にて、検査パターン跡ＴＣＰ３ｂを完全に覆う形状とすることが肝要である。
＜変形例３＞
変形例３は、上記変形例１の基準パターンおよび検査パターンに関する変形例である。
図２０は、変形例３における検査パターン形成領域の平面図である。変形例１は、額縁形状の基準パターンＢＰａおよび額縁形状の検査パターンＣＰ３ａおよびＣＰ４ａであったが、変形例３の基準パターンＢＰｃおよび検査パターンＣＰ３ｃおよびＣＰ４ｃは、平面視にて、角部に切り欠きを有する額縁形状を有する。検査パターンＣＰ３ｃおよびＣＰ４ｃは、上記実施の形態の検査パターンＣＰ３およびＣＰ４にそれぞれ対応している。
上記実施の形態と同様に、検査パターンＣＰ４ｃは、平面視にて、検査パターン跡ＴＣＰ３ｃを完全に覆う形状とすることが肝要である。
＜変形例４＞
変形例４は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。
図２１は、変形例４における検査パターン形成領域の平面図である。上記実施の形態では、額縁形状の基準パターンＢＰの内側に、額縁形状の検査パターンＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５およびＣＰ６を形成する例であったが、変形例４では、正方形の板状の基準パターンＢＰｄの内側に正方形の板状の検査パターンＣＰ３ｄおよびＣＰ４ｄが形成される。検査パターンＣＰ３ｄおよびＣＰ４ｄは、上記実施の形態の検査パターンＣＰ３およびＣＰ４にそれぞれ対応している。
上記実施の形態と同様に、検査パターンＣＰ４ｄは、平面視にて、検査パターン跡ＴＣＰ３ｄを完全に覆う形状とすることが肝要である。
＜変形例５＞
変形例５は、上記変形例４の基準パターンおよび検査パターンに関する変形例である。
図２２は、変形例５における検査パターン形成領域の平面図である。上記変形例４では、正方形の基準パターンＢＰｄの内側に、正方形の検査パターンＣＰ３ｄおよびＣＰ４ｄを形成する例であったが、変形例５では、正方形の板状の基準パターンＢＰｅの外側に正方形の板状の検査パターンＣＰ３ｅおよびＣＰ４ｅが形成される。検査パターンＣＰ３ｅおよびＣＰ４ｅは、上記実施の形態の検査パターンＣＰ３およびＣＰ４にそれぞれ対応している。
上記実施の形態と同様に、検査パターンＣＰ４ｅは、平面視にて、検査パターン跡ＴＣＰ３ｅを完全に覆う形状とすることが肝要である。
＜変形例６＞
変形例６は、上記実施の形態の基準パターンおよび検査パターンに関する変形例である。
図２３は、変形例６における検査パターン形成領域の平面図である。変形例６の基準パターンＢＰｆならびに検査パターンＣＰ３ｆおよびＣＰ４ｆは、複数の基準パターンＢＰｆならびに複数の検査パターンＣＰ３ｆおよびＣＰ４ｆで構成されている。図２３に示すように、第１象限および第３象限には、Ｙ方向に延在し、Ｘ方向に等間隔に配置された複数の基準パターンＢＰｆならびにＹ方向に延在し、Ｘ方向に等間隔に配置された複数の検査パターンＣＰ３ｆおよびＣＰ４ｆが配置されている。さらに、第２象限および第４象限には、Ｘ方向に延在し、Ｙ方向に等間隔に配置された複数の基準パターンＢＰｆならびにＸ方向に延在し、Ｙ方向に等間隔に配置された複数の検査パターンＣＰ３ｆおよびＣＰ４ｆが配置される。複数の検査パターンＣＰ３ｆおよびＣＰ４ｆは、上記実施の形態の検査パターンＣＰ３およびＣＰ４にそれぞれ対応している。
上記実施の形態と同様に、個々の検査パターンＣＰ４ｆは、平面視にて、それぞれ、個々の検査パターン跡ＴＣＰ３ｆを完全に覆う形状とすることが肝要である。
１ 半導体基板
１ａ 主面
ＡＣＴ 活性領域
ＢＰ 基準パターン（被合わせ層）
ＣＢ 回路ブロック領域
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５、ＣＰ６ 検査パターン（合わせ層）
ＣＰＪ１，ＣＰＪ２ 検査パターン（合わせ層）
ＣＰＲ 検査パターン形成領域
Ｄ ドレイン領域
ＥＴ 外部接続端子
ＥＸＮ 半導体領域
ＥＸＰ 半導体領域
ＧＮ、ＧＰ ゲート電極
ＧＯＸ ゲート絶縁膜
ＩＲ 不純物注入領域
ＮＨ 半導体領域
ＮＴＲ ｎチャネル型ＭＩＳＦＥＴ形成領域
ＮＷＬ ｎ型ウェル
ＰＦ ポリシリコン膜（シリコン膜）
ＰＨ 半導体領域
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６ フォトレジスト層
ＰＴＲ ｐチャネル型ＭＩＳＦＥＴ形成領域
ＰＷＬ ｐ型ウェル
ＱＮ ｎチャネル型ＭＩＳＦＥＴ
ＱＰ ｐチャネル型ＭＩＳＦＥＴ
Ｓ ソース領域
ＳＤ 半導体装置
ＳＲ スクライブ領域（ダイシング領域）
ＳＴＩ 素子分離膜（素子分離領域）
ＳＷ 側壁絶縁膜
ＴＣＰ１、ＴＣＰ３、ＴＣＰ３ａ、ＴＣＰ３ｂ、ＴＣＰ３ｃ、ＴＣＰ３ｄ、ＴＣＰ３ｅ、ＴＣＰ３ｆ、ＴＣＰ４、ＴＣＰ５、ＴＣＰＪ１ 検査パターン跡

Claims (17)

  1. （ａ）その主面に、ＭＩＳＦＥＴ形成領域と、検査パターン形成領域と、を有する半導体基板を準備する工程、
    （ｂ）前記主面に形成した溝内に絶縁膜を埋め込むことにより素子分離膜を形成し、前記ＭＩＳＦＥＴ形成領域には、前記素子分離膜で囲まれた第１活性領域および第２活性領域を、前記検査パターン形成領域には、第１領域に前記素子分離膜からなる基準パターンを形成する工程、
    （ｃ）前記ＭＩＳＦＥＴ形成領域において、前記第１活性領域を覆い、かつ、前記第２活性領域を露出する第１フォトレジスト層からなる第１マスク層を形成し、前記検査パターン形成領域において、前記第１領域以外の第２領域を覆い、かつ、前記第１領域以外の第３領域を露出する前記第１フォトレジスト層からなる第１検査パターンを形成する工程、
    （ｄ）前記基準パターンに対する、前記第１検査パターンの第１ずれ量を測定する工程、
    （ｅ）前記ＭＩＳＦＥＴ形成領域において、前記第１マスク層から露出した前記第２活性領域に第１不純物をイオン注入し、前記検査パターン形成領域において、前記第１検査パターンから露出した前記第３領域に前記第１不純物をイオン注入する工程、
    （ｆ）前記第１マスク層および前記第１検査パターンを除去する工程、
    （ｇ）前記ＭＩＳＦＥＴ形成領域において、前記第２活性領域を覆い、かつ、前記第１活性領域を露出する第２フォトレジスト層からなる第２マスク層を形成し、前記検査パターン形成領域において、前記第２領域および前記第３領域を覆い、かつ、前記第１領域を露出する前記第２フォトレジスト層からなる第２検査パターンを形成する工程、
    （ｈ）前記基準パターンに対する、前記第２検査パターンの第２ずれ量を測定する工程、
    を有し、
    平面視にて、前記第２検査パターンは、前記第１検査パターンが形成されていた前記第２領域の全域を覆い、前記第２領域から連続して前記第３領域に延在している、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記第１不純物のドーズ量は、１×１０１５ｃｍ−２以上である、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ｈ）工程の後に、さらに、
    （ｉ）前記ＭＩＳＦＥＴ形成領域において、前記第２マスク層から露出した前記第１活性領域に第２不純物をイオン注入し、前記検査パターン形成領域において、前記第２検査パターンから露出した前記第３領域に前記第２不純物をイオン注入する工程、
    を有する、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記第１検査パターンおよび前記第２検査パターンは、額縁形状を有し、前記第２検査パターンの額縁幅は、前記第１検査パターンの額縁幅よりも大きい、半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記基準パターンは、額縁形状を有する、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第１検査パターンおよび前記第２検査パターンは、前記基準パターンの内側に配置される、半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法において、
    前記第１検査パターンおよび前記第２検査パターンは、前記基準パターンの外側に配置される、半導体装置の製造方法。
  8. 請求項４に記載の半導体装置の製造方法において、
    前記基準パターン、前記第１検査パターンおよび前記第２検査パターンは、それぞれ、角部に切り欠きを有する額縁形状を有する、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第１検査パターンおよび前記第２検査パターンは、前記基準パターンの内側に配置される、半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記第１検査パターンおよび前記第２検査パターンは、前記基準パターンの外側に配置される、半導体装置の製造方法。
  11. （ａ）その主面に、ＭＩＳＦＥＴ形成領域と、検査パターン形成領域と、を有する半導体基板を準備する工程、
    （ｂ）前記主面に形成した溝内に絶縁膜を埋め込むことにより素子分離膜を形成し、前記ＭＩＳＦＥＴ形成領域には、前記素子分離膜で囲まれた第１活性領域および第２活性領域を、前記検査パターン形成領域には、第１領域に前記素子分離膜からなる基準パターンを形成する工程、
    （ｃ）前記半導体基板の前記主面上にポリシリコン膜を堆積する工程、
    （ｄ）前記ＭＩＳＦＥＴ形成領域において、前記ポリシリコン膜上に、前記第１活性領域を覆い、かつ、前記第２活性領域を露出する第１フォトレジスト層からなる第１マスク層を形成し、前記検査パターン形成領域において、前記ポリシリコン膜上に、前記第１領域以外の第２領域を覆い、かつ、前記第１領域以外の第３領域を露出する前記第１フォトレジスト層からなる第１検査パターンを形成する工程、
    （ｅ）前記基準パターンに対する、前記第１検査パターンの第１ずれ量を測定する工程、
    （ｆ）前記ＭＩＳＦＥＴ形成領域において、前記第１マスク層から露出した前記第２活性領域上の前記ポリシリコン膜に第１不純物をイオン注入し、前記検査パターン形成領域において、前記第３領域上の前記ポリシリコン膜に前記第１不純物をイオン注入する工程、
    （ｇ）前記第１マスク層および前記第１検査パターンを除去する工程、
    （ｈ）前記ＭＩＳＦＥＴ形成領域において、前記ポリシリコン膜上に、前記第２活性領域を覆い、かつ、前記第１活性領域を露出する第２フォトレジスト層からなる第２マスク層を形成し、前記検査パターン形成領域において、前記ポリシリコン膜上に、前記第２領域および前記第３領域を覆い、かつ、前記第１領域を露出する前記第２フォトレジスト層からなる第２検査パターンを形成する工程、
    （ｉ）前記基準パターンに対する、前記第２検査パターンの第２ずれ量を測定する工程、
    を有し、
    平面視にて、前記第２検査パターンは、前記第１検査パターンが形成されていた前記第２領域の全域を覆い、前記第２領域から連続して前記第３領域に延在している、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第１不純物のドーズ量は、１×１０１５ｃｍ−２以上である、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｉ）工程の後に、さらに、
    （ｊ）前記ＭＩＳＦＥＴ形成領域において、前記第２マスク層から露出した前記第１活性領域上の前記ポリシリコン膜に第２不純物をイオン注入し、前記検査パターン形成領域において、前記第３領域上の前記ポリシリコン膜に前記第２不純物をイオン注入する工程、
    を有し、
    前記第２不純物の導電型は、前記第１不純物とは反対の導電型である、半導体装置の製造方法。
  14. （ａ）その主面に、第１ＭＩＳＦＥＴ形成領域と、第２ＭＩＳＦＥＴ形成領域と、検査パターン形成領域と、を有する半導体基板を準備する工程、
    （ｂ）前記主面に形成した溝内に絶縁膜を埋め込むことにより素子分離膜を形成し、前記第１ＭＩＳＦＥＴ形成領域には、前記素子分離膜で囲まれた第１活性領域を、前記第２ＭＩＳＦＥＴ形成領域には、前記素子分離膜で囲まれた第２活性領域を、前記検査パターン形成領域には、第１領域に前記素子分離膜からなる基準パターンを形成する工程、
    （ｃ）前記第１活性領域の前記主面上に第１ゲート絶縁膜を介して第１ゲート電極を、前記第２活性領域の前記主面上に第２ゲート絶縁膜を介して第２ゲート電極を、形成する工程、
    （ｄ）前記第１ＭＩＳＦＥＴ形成領域を覆い、かつ、前記第２ＭＩＳＦＥＴ形成領域を露出する第１フォトレジスト層からなる第１マスク層を形成し、前記検査パターン形成領域において、前記第１領域以外の第２領域を覆い、かつ、前記第１領域以外の第３領域を露出する前記第１フォトレジスト層からなる第１検査パターンを形成する工程、
    （ｅ）前記基準パターンに対する、前記第１検査パターンの第１ずれ量を測定する工程、
    （ｆ）前記第１マスク層から露出した前記第２活性領域に第１不純物をイオン注入し、前記検査パターン形成領域において、前記第１検査パターンから露出した前記第３領域に前記第１不純物をイオン注入する工程、
    （ｇ）前記第１マスク層および前記第１検査パターンを除去する工程、
    （ｈ）前記第２ＭＩＳＦＥＴ形成領域を覆い、かつ、前記第１ＭＩＳＦＥＴ形成領域を露出する第２フォトレジスト層からなる第２マスク層を形成し、前記検査パターン形成領域において、前記第２領域および前記第３領域を覆い、かつ、前記第１領域を露出する前記第２フォトレジスト層からなる第２検査パターンを形成する工程、
    （ｉ）前記基準パターンに対する、前記第２検査パターンの第２ずれ量を測定する工程、
    （ｊ）前記第２マスク層から露出した前記第１活性領域に第２不純物をイオン注入する工程、
    を有し、
    平面視にて、前記第２検査パターンは、前記第１検査パターンが形成されていた前記第２領域の全域を覆い、前記第２領域から連続して前記第３領域に延在している、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第１不純物のドーズ量は、１×１０１５ｃｍ−２以上である、半導体装置の製造方法。
  16. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｃ）工程と前記（ｄ）工程との間に、さらに、
    （ｋ）前記第１ゲート電極および前記第２ゲート電極の側壁上に側壁絶縁膜を形成する工程、
    を有する、半導体装置の製造方法。
  17. 請求項１４に記載の半導体装置の製造方法において、
    前記第２不純物の導電型は、前記第１不純物とは反対の導電型である、半導体装置の製造方法。
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