CN107799404B - 制造半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种制造半导体器件的方法。在制造半导体器件的方法中，实现检查图案的检测精度的改进。制造半导体器件的方法包括在检查图案形成区中形成参考图案的步骤，在半导体衬底上形成第一掩模层，同时在检查图案形成区中形成第一检查图案的步骤，以及相对于参考图案测量第一检查图案的第一未对准量的步骤。制造半导体器件的方法还包括将离子利用第一掩模层注入半导体衬底的步骤，去除第一掩模层以及第一检查图案且随后在半导体衬底上形成第二掩模层，同时在检查图案形成区中形成第二检查图案的步骤，以及相对于参考图案测量第二检查图案的第二未对准量的步骤。在平面图中，第二检查图案大于第一检查图案且覆盖形成第一检查图案的整个区域。

Description

制造半导体器件的方法
相关申请的交叉引用
将于2016年8月31日提交的日本专利申请No.2016169496的公开内容，包括说明书，附图和摘要，通过引用整体并入本文。
技术领域
本发明涉及一种制造半导体器件的方法，且特别涉及一种当被应用于制造具有用于检查离子注入的平版印刷步骤中的掩模未对准的检查图案的半导体器件的方法时有效的技术。
背景技术
半导体器件的制造过程包括多个平版印刷步骤以将导体膜或绝缘膜处理成预定形状或形成在将杂质离子注入半导体衬底等中采用的掩模层。在各个平版印刷步骤中，例如采用缩减的投影曝光方法等，将形成在掩模或中间掩模(以下统称为掩模)上的掩模图案转移到半导体衬底上形成的光致抗蚀剂层上。在转移步骤中，检测半导体衬底上形成的对准标记图案且相对于对准标记图案对准(定位)掩模，且随后执行曝光处理。随后，对经历曝光处理的光致抗蚀剂层执行显影处理以及烘烤处理以完成具有等效于掩模图案的图案的光致抗蚀剂掩模。随后，利用光致抗蚀剂掩模处理导体膜，绝缘膜等或注入杂质离子。
但是，在光致抗蚀剂掩模的形成中，会发生相对于半导体衬底中形成的下层的掩模未对准。因此，利用光致抗蚀剂层用来形成光致抗蚀剂掩模，同时要形成检查图案，且测量检查图案相对于下层形成的对准目标层(对准目标标记)的未对准量。
日本未审专利公布No.2005-150251(专利文献1)涉及一种对准标记部分(上述标记图案)的改进。
日本未审专利公布No.2000-292905(专利文献2)涉及一种标记图案以及未对准检查图案的改进。
[现有技术文献]
[专利文献]
[专利文献1]日本未审专利公布No.2005-150251
[专利文献2]日本未审专利公布No.2000-292905
发明内容
上述检查图案不直接涉及半导体器件的操作且因此通常设置在划线区。但是，需要为大量平版印刷步骤中的每一个步骤提供检查图案以便多个检查图案设置在独立的平板印刷步骤中的划线区。因此，会出现检查图案的数量显著增加以增大划线区的面积的问题。
为了解决这个问题，在相同位置设置用于形成用于离子注入的掩模层的多层平版印刷步骤中形成的多个检查图案。即，采用在相同位置设置用于在前的第一离子注入步骤的第一检查图案以及用于后续第二离子注入步骤的第二检查图案的技术。这是可以实现的，因为当完成第一离子注入步骤时，去除第一检查图案且因此可在相同位置形成第二检查图案。
在划线区中，除了检查图案之外还设置用于检查元件特性等的大量元件。因此，利用上述技术减少检查图案的数量能有效减小半导体器件的尺寸。
另一方面，半导体器件的提高的小型化会缩小上述未对准量的容限范围。因此，在各个检查图案的未对准量的测量中，需要提高检查图案的检测精度。
但是，作为研究的结果，本发明人已经认识到以下问题，即在采用上述技术的第二检查图案的检测中，第二检查图案的检测精度受到其中形成了第一检查图案的区域中遗留的第一检查图案的迹线的影响并被劣化。
在制造半导体器件的方法中，需要提高检查图案的检测精度。
由本说明书和附图的描述将使本发明的其他问题和新颖特征显而易见。
根据实施例的制造半导体器件的方法包括在检查图案形成区中形成参考图案的步骤，在半导体衬底上形成第一掩模层，同时在检查图案形成区中形成第一检查图案的步骤，以及相对于参考图案测量第一检查图案的第一未对准量的步骤。制造半导体器件的方法还包括将离子利用第一掩模层注入半导体衬底的步骤，去除第一掩模层以及第一检查图案且随后在半导体衬底上形成第二掩模层，同时在检查图案形成区中形成第二检查图案的步骤，以及相对于参考图案测量第二检查图案的第二未对准量的步骤。在平面图中，第二检查图案大于第一检查图案且覆盖其中形成第一检查图案的整个区域。
根据该实施例，在制造半导体器件的方法中，可提高检查图案的检测精度。
附图说明
图1是实施例中的半导体器件的平面图；
图2是示出该实施例中的半导体器件的制造过程的流程图；
图3是其制造过程中的该实施例中的半导体器件的截面图；
图4是图3之后的其制造过程中的半导体器件的截面图；
图5是图4之后的其制造过程中的半导体器件的截面图；
图6是图5之后的其制造过程中的半导体器件的截面图；
图7是图6之后的其制造过程中的半导体器件的截面图；
图8是图7之后的其制造过程中的半导体器件的截面图；
图9是图8之后的其制造过程中的半导体器件的截面图；
图10是图9之后的其制造过程中的半导体器件的截面图；
图11是图10之后的其制造过程中的半导体器件的截面图；
图12是图11之后的其制造过程中的半导体器件的截面图；
图13是该实施例中的半导体器件中的检查图案形成区的平面图；
图14是该实施例中的半导体器件中的检查图案形成区的平面图；
图15A是其制造过程中的该实施例中的半导体器件中的检查图案形成区的平面图且图15B是示出沿线D-D的光强度的示图；
图16是该实施例中的半导体器件中的检查图案形成区的平面图；
图17是该实施例中的半导体器件的制造过程的一部分的流程图；
图18是修改1中的检查图案形成区的平面图；
图19是修改2中的检查图案形成区的平面图；
图20是修改3中的检查图案形成区的平面图；
图21是修改4中的检查图案形成区的平面图；
图22是修改5中的检查图案形成区的平面图；
图23是修改6中的检查图案形成区的平面图；
图24A是其制造过程中的一个研究示例中的半导体器件中的检查图案形成区的平面图且图24B是示出沿线A-A的光强度的示图；
图25A是图24A和24B之后的其制造过程中的半导体器件中的检查图案形成区的平面图且图25B是示出沿线B-B的光强度的示图；
图26是沿图25A中的线B-B的截面图；以及
图27A是图25A和25B之后的其制造过程中的半导体器件中的检查图案形成区的平面图且图27B是示出沿线C-C的光强度的示图。
具体实施方式
在以下实施例中，出于方便起见如果必要，将通过分成多个部分或实施例来说明该实施例。但是，除非另外特别明确说明，否则它们彼此之间决不彼此无关，而是存在一个部分或实施例是另外的部分或整体的修改，细节，补充说明的关系。
而且，在以下实施例中，当涉及元件的数目等(包括数目，数值，量，范围等)时，除非另外特别明确说明或除非它们原理上显然限于特定数目，它们不限于特定数目。元件的数目等可不小于或不大于特定数目。
除非另外特别明确说明或除非部件被认为在原理上明显必要，否则其部件(也包括元件，步骤等)不是必须必要的。
同样地，如果在以下实施例中涉及部件等的形状，位置关系等，除非另外特别明确说明或除非其被认为在原理上明显相反，否则假设形状等包括那些基本上接近或类似其的形状，位置关系等。这同样适用于上述数值和范围。
遍及用于说明该实施例的所有附图，相同的构件原则上由相同参考数字指定，且省略其重复说明。注意到为了改善说明的清楚程度，即使平面图也可被阴影化。
(实施例)
<半导体器件的结构>
图1是本实施例中的半导体器件的平面图。如图1中所示，半导体器件SD包括在平面图中为矩形(正方形或长方形)的半导体衬底1。半导体衬底1的主表面1a具有设置在其中心部的电路块区CB，围绕电路块区CB排列的多个外部耦合端子ET，以及设置在半导体衬底1的端部中以便围绕电路块区CB和外部耦合端子ET的划线区(划片区)SR。
在电路块区CB中，形成逻辑电路，存储器电路等。这种电路包括n沟道MISFET QN以及p沟道MISFET QP。N沟道MISFET QN形成在由隔离膜STI外周围绕的有源区ACT中且具有栅电极GN，由n型半导体区制成的源区S，以及由n型半导体区制成的漏区D。p沟道MISFET QP形成在由隔离膜STI外周围绕的有源区ACT中且具有栅电极GP，由p型半导体区制成的源区S，以及由p型半导体区制成的漏区D。在电路块区C中，形成多个p沟道MISFET QP以及多个n沟道MISFET QN。
多个外部端子ET设置在电路块区CB和半导体衬底1侧边之间。沿着各侧边，以线性配置排列多个外部耦合端子ET。在本实施例中，外部耦合端子ET以沿着各个侧边的交错的图案排成两行。但是，外部耦合端子ET的排列不限于此。各个外部耦合端子ET都被耦合至电路块区CB中的逻辑电路，存储器电路等。
在位于外部耦合端子ET的行外侧的划线区SR中，设置多个检查图案形成区CPR。各个检查图案形成区CPR都以一一对应的方式设置在半导体衬底1的各个侧边(四个侧边)旁边。
<制造半导体器件的方法>
在说明制造本实施例中的半导体器件的方法之前，将给出本发明人研究的研究示例的说明。图24A是其制造过程中的该研究示例中的半导体器件中的检查图案形成区的平面图。图24B是示出沿着图24A的线A-A的光强度的示图。图25A是图24A和24B之后的其制造过程中的半导体器件中的检查图案形成区的平面图。图25B是示出沿着图25A的线B-B的光强度的示图。图26是沿着图25A中的线B-B的截面图。图27A是图25A和25B之后的其制造过程中的半导体器件中的检查图案形成区的平面图。图27B是示出沿着图27A的线C-C的光强度的示图。各个图24B，25B和27B都示出当参考图案BP，检查图案CPJ1和CPJ2以及检查图案迹线TCPJ1利用光学显微镜执行图像识别时的光强度，其中，例如上侧的亮度较高且下侧的亮度较低。
各个图24A，25A和27A都是用于检测用于离子注入的掩模层的未对准量的各个检查图案形成区CPR的平面图。在各个检查图案形成区CPR中，连续形成检查图案CPJ1和CPJ2。因为独立的检查图案形成区CPR被设置在半导体衬底1的相应侧边(四个侧边)的旁边，因此在设置在四个侧边旁边的检查图案形成区CPR中，同时形成检查图案CPJ1和CPJ2。下文将说明其中一个检查图案形成区CPR。
图24A示出形成在检查图案形成区CPR中的参考图案(对准目标层)BP和检查图案(待对准的层)CPJ1。参考图案(对准目标层)BP由隔离膜STI形成，其为诸如嵌入半导体衬底1的主表面1a中形成的沟槽中的二氧化硅膜的绝缘膜。在平面图中，参考图案BP例如具有框架形状。检查图案(待对准的层)CPJ1由形成在半导体衬底1的主表面1a上的光致抗蚀剂层制成且在平面图中具有框架形状。检查图案CPJ1的尺寸小于参考图案BP的尺寸。检查图案CPJ1设置在参考图案BP内部。
如图24B中所示，光强度在由单晶硅制成的半导体衬底1的主表面1a，形成检查图案CPJ1的光致抗蚀剂层以及形成参考图案BP的隔离膜STI中依次逐渐降低(变暗)。但是，光强度仅是示例性的。光强度(色调)在半导体衬底1，参考图案BP，检查图案CPJ1等中的顺序是不限的且例如还可以是颠倒的。
图24A和24B示出在p或n型杂质被离子注入半导体衬底1的主表面1a之前的状态。
图25A和25B示出其中在离子注入之后去除检查图案CPJ1的后续状态。图26是沿着图25A的线B-B的截面图。如图26中所示，在除检查图案CPJ1以及参考图案BP(隔离膜STI)之外的半导体衬底1的主表面1a中，形成杂质注入区IR。当离子注入杂质的剂量例如不小于1×1015cm-2时，杂质注入区IR由非晶层制成。另一方面，由检查图案CPJ1覆盖的主表面1a保留作为单晶硅层。因此，如图25A中所示，在其中已经存在检查图案CPJ1的区域中观察到检查图案迹线TCPJ1。
如图25B中所示，由非晶层制成的杂质注入区IR的光学常数(例如折射率或吸光系数)不同于单晶硅层的光学常数。因此，杂质注入区IR的光强度增加以便保留作为单晶硅层的检查图案迹线TC表现得相对暗。
图27A示出其中形成由光致抗蚀剂层制成的检查图案CPJ2的状态。检查图案CPJ2形成在等同于检查图案CPJ1的位置处以具有等同于检查图案CPJ1的尺寸。但是，在未对准的情况下，检查图案CPJ2形成在从检查图案迹线TCPJ1偏离的位置处。如图27A中所示，形成检查图案CPJ2以对角地未对准至检查图案迹线TCPJ1的左上。因此，检查图案迹线TCPJ1暴露至检查图案CPJ2的右侧及其下。
沿着图27A中的线C-C的光强度示出一种现象，其中如图27B中所示，光强度在检查图案迹线TCPJ1的影响下在检查图案CPJ2的右侧降低，因此，例如检测到检查图案CPJ2的宽度宽于其真实宽度。即，可以看出检查图案CPJ2被错误地检测且检查图案CPJ2的检测精度劣化。
还可以看出，特别是在用于形成杂质注入区IR的离子注入的剂量高于1×1015cm-2时，识别检查图案迹线TCPJ1且检查图案CPJ2的错误检测的频率高，且当剂量低于1×1015cm-2时，错误检测的频率低。
将在以下说明制造本实施例中的半导体器件的方法，其能避免检查图案的错误检测且提高检查图案的检测精度。
图2是示出本实施例中的半导体器件的制造过程的流程图。图3至12是其制造过程中的本实施例中的半导体器件的截面图。图13是本实施例中的半导体器件中的检查图案形成区的平面图。图14是本实施例中的半导体器件中的检查图案形成区的平面图。图15A是本实施例中的半导体器件的制造过程中的检查图案形成区的平面图。图15B是示出沿着图15A中的线D-D的光强度的示图。图16是本实施例中的半导体器件中的检查图案形成区的平面图。图17是本实施例中的半导体器件的制造过程的一部分的流程图。注意到在图13中，为了提高两个检查图案CP1和CP2的尺寸以及其间的位置关系的清晰度，在附图中示出两个检查图案CP1和CP2。同样地，在图14和16中，为了提高四个检查图案CP3，CP4，CP5和CP6的尺寸以及其间的位置关系的清晰度，在各个附图中示出四个检查图案CP3，CP4，CP5和CP6。图14示出其中检查图案CP3，CP4，CP5和CP6没有与参考图案BP未对准的情况。图16示出检查图案CP3，CP4，CP5和CP6沿附图的纸面向对角地左上方向与参考图案BP未对准的情况。
将利用图2至17说明n沟道MISFET QN，p沟道MISFET QP，参考图案和检查图案的制造方法。注意到n沟道MISFET QN形成在n沟道MISFET形成区NTR中，p沟道MISFET QP形成在p沟道MISFET形成区PTR中，且检查图案形成在检查图案形成区CPR中。
执行各示出在图2中的“制备半导体衬底1”的步骤(S1)以及“形成隔离膜STI”的步骤(S2)。
首先，如图3中所示，制备由单晶硅制成的半导体衬底1，其中引入诸如硼(B)的p型杂质。此时，半导体衬底1处于具有大致盘状形状的半导体晶圆的形式。随后，在半导体衬底1的主表面1a中形成隔离膜STI。利用光刻技术和蚀刻技术，在半导体衬底1的主表面1a中形成隔离沟槽。随后，在半导体衬底1上，形成诸如二氧化硅膜的绝缘膜以便嵌入隔离沟道中。随后，通过化学机械抛光方法(CMP)，去除形成在半导体衬底1上的不需要的绝缘膜。因此，可形成仅嵌入隔离沟槽的诸如二氧化硅膜的绝缘膜制成的隔离膜(隔离区)STI。
由于形成了隔离膜STI，因此在各个n沟道MISFET形成区NTR，p沟道MISFET形成区PTR以及检查图案形成区CPR中，形成由隔离膜STI外周围绕的有源区ACT。
在各个检查图案形成区CPR中，隔离膜STI用作平面图中具有矩形框架状形状(框架形状)的参考图案(对准目标层)BP，如图13，14，15A和16中所示。
随后，杂质被引入通过隔离区STI隔离的有源区ACT中以形成阱。例如，在有源区ACT中包括的n沟道MISFET形成区NTR中，形成p型阱PWL且在有源区ACT中包括的p沟道MISFET形成区PTR中，形成n型阱NWL。通过将诸如硼的p型杂质通过离子注入方法引入半导体衬底1而形成p型阱PWL。同样地，通过将诸如磷(P)或砷(As)的n型杂质通过离子注入方法引入半导体衬底1而形成n型阱NWL。
本实施例示出其中在检查图案形成区CPR中既没有形成p型阱PWL也没有形成n型阱NWL的示例。但是，也可形成p型阱PWL和n型阱NWL中任一者。
随后，执行图2中所示的“形成栅绝缘膜GOX”的步骤(S3)以及“形成多晶硅膜PF”的步骤(S4)。
如图4中所示，在半导体衬底1上，形成栅绝缘膜GOX。栅绝缘膜GOX例如由二氧化硅膜形成且例如通过热氧化半导体衬底1的主表面1a而形成。但是，栅绝缘膜GOX不限于二氧化硅膜且可进行各种改变。例如，栅绝缘膜GOX也可为氮氧化硅膜(SiON)。栅绝缘膜GOX例如也可由具有高于二氧化硅膜的介电常数的高介电常数膜形成。对于高介电常数膜来说，例如采用作为其中一种铪氧化物的氧化铪膜(HfO2膜)。但是，替代氧化铪膜，也可采用另一铪基绝缘膜，例如HfAlO膜(铝酸铪膜)，HfON膜(氮氧化铪膜)，HfSiO膜(硅酸铪膜)或HfSiON膜(氮氧化硅铪膜)，还能采用通过将诸如氧化钽，氧化铌，氧化钛，氧化锆，氧化镧或氧化钇的氧化物引入这种铪基绝缘膜而获得的铪基绝缘膜。
N沟道MISFET形成区NTR中的栅绝缘膜GOX也具有不同于p沟道MISFET形成区PTR中的栅绝缘膜GOX的膜厚，不同于栅绝缘膜GOX的膜质量或不同于栅绝缘膜GOX的膜厚和膜质量。
随后，多晶硅膜(硅膜)PF形成在栅绝缘膜GOX上。多晶硅膜PF例如可利用CVD方法形成。此时形成的多晶硅膜PF由多晶状态的硅膜形成。
随后，执行图2中所示的“栅电极的杂质离子注入”步骤(S5)。“栅电极的杂质离子注入”步骤(S5)包括形成在将n型杂质和p型杂质离子注入多晶硅膜PF时采用的光致抗蚀剂层PR1和PR2的两个光刻步骤。
如图5中所示，形成覆盖p沟道MISFET形成区PTR且暴露n沟道MISFET形成区NTR的光致抗蚀剂层PR1。此时，在检查图案形成区CPR中，形成由光致抗蚀剂层PR1制成的检查图案(待对准的层)CP1。随后，利用光致抗蚀剂层PR1作为掩模，将诸如磷离子或砷离子的n形杂质以1至5×1015cm-2的剂量离子注入从光致抗蚀剂层PR1暴露的多晶硅膜PF。即，在n沟道MISFET形成区NTR中的多晶硅膜中以及从检查图案形成区CPR中的检查图案CP1暴露的多晶硅膜PF中，形成杂质注入区。在杂质离子注入区中，形成非晶硅层，同时在其中未注入n型杂质的区域中保留多晶硅层。
在执行n型杂质的离子注入之前，如图17中所示，利用检查图案CP1，执行“测量检查图案CP1相对于参考图案BP的未对准量”的步骤(S23)。当未对准量落入或低于预定容限范围时，执行n型杂质的“离子注入”步骤(S25)。但是，当未对准量超过容限范围时，执行“去除光致抗蚀剂层PR1和检查图案CP1”的步骤(S24)，且随后再次执行“形成光致抗蚀剂层PR1以及检查图案CP1”的步骤(S22)和“测量未对准量”的步骤(S23)。因此，重复执行光致抗蚀剂层PR1的去除，光致抗蚀剂层PR1的形成以及未对准量的测量直至未对准量落入或低于容限范围。随后，在完成“离子注入”的步骤(S25)之后，执行“去除光致抗蚀剂层PR1以及检查图案PC1”的步骤(S26)。注意到，因为即使在除上述之外的离子注入中也类似地执行图17中所示的流程，因此“PR(n)”用于表示光致抗蚀剂层且"(n)"用于表示检查图案。
而且，如图13中所示，形成在检查图案形成区CPR中的各个检查图案CP1都具有矩形框架状形状(框架形状)。而且，在图17中所示的“测量未对准量”的步骤(S23)中，例如利用光学显微镜，参考图案BP和检查图案CP1经历图像识别且测量各个检查图案CP1的中心点C1相对于参考图案BP的中心点C0的未对准量。注意到在图13中，也可组合示出后续步骤中形成的检查图案CP2。
随后，如图6中所示，形成覆盖n沟道MISFET形成区NTR并暴露p沟道MISFET形成区PTR的光致抗蚀剂层PR2。此时，在检查图案形成区CPR中，形成由光致抗蚀剂层PR2制成的检查图案(待对准的层)CP2。随后，利用光致抗蚀剂层PR2作为掩模，将诸如硼离子的p型杂质以1至5×1015cm-2的剂量离子注入从光致抗蚀剂层PR2暴露的多晶硅膜PF。即，p型杂质注入p沟道MISFET形成区PTR中的多晶硅膜PF以及从检查图案形成区CPR中的检查图案CP2暴露的多晶硅膜PF中，以在其中形成杂质注入区。
在执行p型杂质的离子注入之前，如图17中所示，利用检查图案CP2，执行“测量各个检查图案CP2相对于参考图案BP的未对准量”步骤(S23)。当未对准量落入或低于预定容限范围时，执行p型杂质的“离子注入”步骤(S25)。注意到，当未对准量超过容限范围时，重复执行光致抗蚀剂层PR2的去除，光致抗蚀剂层PR2的形成以及未对准量的测量直至未对准量落入或低于容限范围。在完成“离子注入”步骤(S25)之后，执行“去除光致抗蚀剂层PR2和检查图案CP2”的步骤(S26)。
如图13中所示，各个检查图案CP2都具有矩形框架状形状(框架形状)。在图17中所示的“测量未对准量”的步骤(S23)中，例如测量各个检查图案CP2的中心点C2相对于参考图案BP的中心点C0的未对准量。如图13中所示，这里重要的是检查图案CP2完全覆盖其中形成检查图案CP1的区域。检查图案CP1已经在检查图案CP2的形成之前被去除，但是如上所述，其中形成了检查图案CP1的区域被图像识别为检查图案迹线TCP1。如果检查图案迹线TCP1在检查图案CP2周围暴露，则不希望各个暴露的检查图案迹线TCP1以及检查图案CP2被图像识别为检查图案CP2。因此，检查图案CP2的中心点C2被错误地检测。
为了避免这种情况，如图6和13中所示，重要的是提供其中各个检查图案CP2大于各个检查图案CP1且可完全覆盖检查图案迹线TCP1的结构。即，检查图案CP2具有覆盖其中形成了检查图案CP1的整个区域并从其连续延伸至从检查图案CP1暴露的区域(其中注入n型杂质的区域)的图案(二维形状以及截面形状)。因此，在其整个外周周围，检查图案CP2的框架部的宽度(称为框架宽度)W2需要设定得大于至少检查图案CP1的框架宽度W1(W2>W1)。当α1是光刻步骤中用于光致抗蚀剂层PR1的掩模对准容限且α2是用于光致抗蚀剂层PR2的掩模对准容限时，对于各个检查图案CP1和CP2相对于参考图案BP的对准来说，重要的是检查图案CP2的框架宽度W2大于检查图案CP1的框架宽度W1达2α或以上(W2≥W1+α1+α2)。
通过由此提供其中各个检查图案CP2大于各个检查图案CP1且检查图案迹线TCP1完全由检查图案CP2覆盖的结构，能避免检查图案CP2的错误检测且提高检查图案CP2的检测精度。这可因此避免由于错误检测造成的光致抗蚀剂层PR2的再形成且因此降低制造成本以及制造时间。
注意到已经利用其中离子注入n型杂质的步骤在离子注入p型杂质的步骤之前的示例进行了说明。但是，其中离子注入n型杂质的步骤以及离子注入p型杂质的步骤的顺序也可颠倒执行。在那种情况下，在离子注入p型杂质的步骤中，采用检查图案CP1且在离子注入n型杂质的步骤中，采用检查图案CP2。
随后，执行图2中所示的“处理栅电极GN和GP”的步骤(S6)。
如图7中所示，通过图案化多晶硅膜PF，在n沟道MISFET形成区NTR中，栅电极GN经由栅绝缘膜GOX形成在半导体衬底1的主表面1a上，且在p沟道MISFET形成区PTR中，栅电极GP经由栅绝缘膜GOX形成在半导体衬底1的主表面1a上。注意到在本步骤中，多晶硅膜PF和栅绝缘膜GOX被从检查图案形成区CPR去除以便暴露半导体衬底1的主表面1a。
随后，执行图2中所示的“半导体区EXN的离子注入”的步骤(S7)。
如图8中所示，形成覆盖p沟道MISFET形成区PTR并暴露n沟道MISFET形成区NTR的光致抗蚀剂层PR3。此时，在检查图案形成区CPR中，形成由光致抗蚀剂层PR3制成的检查图案(待对准的层)CP3。随后，利用光致抗蚀剂层PR3作为掩模，将诸如磷离子或砷离子的n型杂质以1至5×1015cm-2的剂量注入从光致抗蚀剂层PR3暴露的半导体衬底1的主表面1a以形成半导体区EXN。半导体区EXN形成在其中通过与栅电极GN和隔离膜STI自对准而不呈现栅电极GN和隔离膜STI的半导体衬底1的主表面1a中。但是，通过后续说明的活化退火完成半导体区EXN且为此过程阶段的杂质扩散区。
N型杂质被注入位于n沟道MISFET形成区NTR中的半导体衬底1中以及从检查图案CP3暴露的检查图案形成区CPR的区域中。在n沟道MISFET形成区NTR以及其中被注入n型杂质的检查图案形成区SPR的区域中，由单晶硅制成的半导体衬底1的主表面1a被非晶化以形成非晶硅层。在被光致抗蚀剂层PR3覆盖且其中未注入n型杂质的区域中，保留单晶硅层。即，被检查图案CP3覆盖的检查图案形成区CPR的区域由单晶硅制成，而在从检查图案CP3暴露的检查图案形成区CPR的区域中，形成非晶层。
在这里执行n型杂质的离子注入之前，如图17中所示，利用由光致抗蚀剂层PR3形成的检查图案CP3，执行“测量各个检查图案CP3相对于参考图案BP的未对准量”的步骤(S23)。当未对准量落入或低于预定容限范围时，执行n型杂质的“离子注入”的步骤(S25)。注意到，当未对准量超过容限范围时，重复执行光致抗蚀剂层PR3的去除，光致抗蚀剂层PR3的形成以及未对准量的测量直至未对准量落入或低于容限范围。随后，在完成“离子注入”的步骤(S25)之后，执行“去除光致抗蚀剂层PR3以及检查图案CP3”的步骤(S26)。即，通过灰化处理去除各用作用于离子注入步骤的掩模的光致抗蚀剂层PR3以及检查图案CP3。随后，也在后续离子注入步骤中，实现图17中所示的流程。
如图14中所示，各个检查图案CP3都具有矩形框架状形状(框架形状)且还具有框架宽度W3。因为上述多晶硅膜PF已经在此之前被去除，因此检查图案CP3形成在由单晶硅制成的半导体衬底1的主表面1a上。因此，不是特别需要关注例如检查图案CP3相对于检查图案CP2的尺寸或位置的尺寸或位置。如果检查图案CP3设置在偏离参考图案BP且未重叠参考图案BP的位置则认为是足够的。
随后执行图2中所示的“半导体区EXP的离子注入”的步骤(S8)。
如图9中所示，形成覆盖n沟道MISFET形成区NTR并暴露p沟道MISFET形成区PTR的光致抗蚀剂层PR4。此时，在检查图案形成区CPR中，形成由光致抗蚀剂层PR4制成的检查图案(待对准的层)CP4。随后，利用光致抗蚀剂层PR4作为掩模，将诸如硼离子的p型杂质以1至5×1015cm-2的剂量离子注入从光致抗蚀剂层PR4暴露的半导体衬底1的主表面1a以形成半导体区EXP。半导体区EXP形成在其中通过与栅电极GP和隔离膜STI的自对准，栅电极GP和隔离膜STI没有呈现的半导体衬底1的主表面1a中。在检查图案形成区CPR中，半导体区EXP形成在从检查图案CP4暴露的区域中。但是，半导体区EXP通过后续说明的活化退火完成且为此过程阶段的杂质注入区。在检查图案形成区CPR中，非晶硅层形成在半导体区EXP或EXN中。在其中既未形成半导体区EXP也未形成半导体区EXN的各个检查图案CP4的下部中，即在检查图案迹线TCP3(换言之，其中形成检查图案CP3的区域)中，保留由单晶硅制成的半导体衬底1的主表面1a。
在这里执行p型杂质的离子注入之前，如图17中所示，利用检查图案CP4，执行“测量各个检查图案CP4相对于参考图案BP的未对准量”的步骤(S23)。当未对准量落入或低于预定容限范围时，执行p型杂质的“离子注入”步骤(S25)。注意到，当未对准量超过容限范围时，重复执行光致抗蚀剂层PR4的去除，光致抗蚀剂层PR4的形成以及未对准量的测量直至未对准量落入或低于容限范围。随后，在完成“离子注入”的步骤(S25)之后，执行“去除光致抗蚀剂层PR4和检查图案CP4”的步骤(S26)。即，通过灰化处理去除各用作用于离子注入步骤的掩模的光致抗蚀剂层PR4和检查图案CP4。即，当执行“测量检查图案CP4的未对准量”的步骤(S23)时，仅形成半导体区EXN，而未形成半导体区EXP。
如图14中所示，各个检查图案CP4都具有矩形框架状形状(框架形状)且还具有框架宽度W4。检查图案CP4的框架宽度W4大于检查图案CP3的框架宽度W3以便检查图案CP4覆盖整个检查图案迹线TCP3。在完成上述半导体区EXN的离子注入步骤之后，已经去除光致抗蚀剂层PR3以及检查图案CP3，但是在半导体衬底1的主表面1a中，形成了检查图案迹线TCP3。因此，当在半导体区EXP的离子注入步骤中形成光致抗蚀剂层PR4以及检查图案CP4且执行“测量各个检查图案CP4的未对准量”的步骤(S23)时，重要的是检查图案CP4覆盖整个检查图案迹线TCP3。即，重要的是提供检查图案CP4和CP3之间的关系，这与上述检查图案CP2和CP1之间的关系相同。
图15A是示出参考图案BP和在半导体区EXP的离子注入步骤中形成在检查图案形成区CPR中的各个检查图案CP4的平面图。图15B示出沿图15A中的线D-D的光强度。如图15A中所示，整个检查图案迹线TCP3由检查图案CP4覆盖并封闭于检查图案CP4中。即，因为检查图案迹线TCP3没有暴露在检查图案CP4周围(外侧)，因此如图15B中所示，在检查图案CP4的“测量未对准量”的步骤中，能精确检测图15A中所示的检查图案CP4的内和外侧并避免检查图案CP4的错误检测。
注意到半导体区EXN的离子注入步骤也可在半导体区EXP的离子注入步骤之后执行。在那种情况下，在半导体区EXP的离子注入步骤中，采用检查图案CP3且在半导体区EXN的离子注入步骤中，采用检查图案CP4。
随后，执行图2中所示的“形成侧壁绝缘膜SW”的步骤(S9)。
如图10中所示，在栅电极GN和GP的相应侧壁上，形成侧壁绝缘膜SW。例如，诸如二氧化硅膜的绝缘膜被沉积在半导体衬底1的主表面1a上以便覆盖栅电极GN和GP的上和侧表面，且随后经历各向异性干法蚀刻以在栅电极GN和GP的相应侧壁上形成侧壁绝缘膜SW。对于各个侧壁绝缘膜SW来说，不仅二氧化硅膜，也可采用氮化硅膜，包括二氧化硅膜和氮化硅膜的多层结构或包括二氧化硅膜，氮化硅膜以及二氧化硅膜的三层结构。注意到，在检查图案形成区CPR中，未形成侧壁绝缘膜SW。
随后，执行图2中所示的“半导体区NH的离子注入”的步骤(S10)。
如图11中所示，形成覆盖p沟道MISFET形成区PTR并暴露n沟道MISFET形成区NTR的光致抗蚀剂层PR5。此时，在检查图案形成区CPR中，形成由光致抗蚀剂层PR5制成的检查图案(待对准的层)CP5。随后，利用光致抗蚀剂层PR5作为掩模，将诸如磷离子或砷离子的n型杂质以1至5×1015cm-2的剂量离子注入从光致抗蚀剂层PR5暴露的半导体衬底1的主表面1a以形成半导体区NH。半导体区NH形成在其中栅电极GN，侧壁绝缘膜SW以及隔离膜STI通过与栅电极GN，侧壁绝缘膜SW以及隔离膜STI自对准而不呈现的半导体衬底1的主表面1a中。在检查图案形成区CPR中，半导体区NH形成在从检查图案CP5暴露的区域中。但是，半导体区NH通过后续活化退火完成且为此过程阶段的杂质注入区。在检查图案形成区CPR中，在半导体区EXP，EXN和NH中，形成非晶硅层。在其中未形成半导体区EXP，EXN和NH的各个检查图案CP5的下部区域中，保留由单晶硅制成的半导体衬底1的主表面1a。
在这里执行n型杂质的离子注入之前，如图17中所示，利用检查图案CP5执行“测量各个检查图案CP5相对于参考图案BP的未对准量”的步骤(S23)。当未对准量落入或低于预定容限范围时，执行n型杂质的“离子注入”步骤(S25)。当未对准量超过容限范围时，重复执行光致抗蚀剂层PR5的去除，光致抗蚀剂层PR5的形成以及未对准量的测量直至未对准量落入或低于容限范围。随后，在完成“离子注入”的步骤(S25)之后，执行“去除光致抗蚀剂层PR5和检查图案CP5”的步骤(S26)。即，通过灰化处理去除各用作用于离子注入步骤的掩模的光致抗蚀剂层PR5和检查图案CP5。
如图14中所示，各个检查图案CP5都具有矩形框架状形状(框架形状)且还具有框架宽度W5。检查图案CP5的框架宽度W5大于检查图案CP4的框架宽度W4并且覆盖整个检查图案迹线TCP4。在完成上述半导体区EXP的离子注入步骤之后，已经去除光致抗蚀剂层PR4以及检查图案CP4，但是在半导体衬底1的主表面1a中，形成了检查图案迹线TCP4。因此，当在半导体区NH的离子注入步骤中形成光致抗蚀剂层PR5以及检查图案CP5且执行“测量各个检查图案CP5的未对准量”的步骤(S23)时，重要的是检查图案CP5覆盖整个检查图案迹线TCP4。还重要的是检查图案CP5覆盖整个检查图案迹线TCP3和TCP5。重要的是提供检查图案CP5和CP4之间的关系，这与上述检查图案CP2和CP1之间的关系相同。
随后，执行图2中所示的“半导体区PH的离子注入”的步骤(S11)。
如图12中所示，形成覆盖n沟道MISFET形成区NTR并暴露p沟道MISFET形成区PTR的光致抗蚀剂层PR6。此时，在检查图案形成区CPR中，形成由光致抗蚀剂层PR6制成的检查图案(待对准的层)CP6。随后，利用光致抗蚀剂层PR6作为掩模，将诸如硼离子的p型杂质以1至5×1015cm-2的剂量离子注入从光致抗蚀剂层PR6暴露的半导体衬底1的主表面1a以形成半导体区PH。半导体区PH形成在其中栅电极GP，侧壁绝缘膜SW以及隔离膜STI通过与栅电极GP，侧壁绝缘膜SW以及隔离膜STI自对准而不呈现的半导体衬底1的主表面1a中。在检查图案形成区CPR中，半导体区PH形成在从检查图案CP6暴露的区域中。但是，半导体区PH通过后续活化退火完成且为此过程阶段的杂质注入区。在检查图案形成区CPR中，在半导体区EXP，EXN，NH和PH中，形成非晶硅层。在其中未形成半导体区EXP，EXN，NH和PH的各个检查图案CP6的下部区域中，保留由单晶硅制成的半导体衬底1的主表面1a。
在这里执行p型杂质的离子注入之前，如图17中所示，利用检查图案CP6执行“测量各个检查图案CP6相对于参考图案BP的未对准量”的步骤(S23)。当未对准量落入或低于预定容限范围时，执行p型杂质的“离子注入”步骤(S25)。注意到，当未对准量超过容限范围时，重复执行光致抗蚀剂层PR6的去除，光致抗蚀剂层PR6的形成以及未对准量的测量。随后，在完成“离子注入”的步骤(S25)之后，执行“去除光致抗蚀剂层PR6和检查图案CP6”的步骤(S26)。即，通过灰化处理去除各用作用于离子注入步骤的掩模的光致抗蚀剂层PR6和检查图案CP6。
如图14中所示，各个检查图案CP6都具有矩形框架状形状(框架形状)且还具有框架宽度W6。检查图案CP6的框架宽度W6大于检查图案CP5的框架宽度W5且覆盖整个检查图案迹线TCP5。在完成上述半导体区NH的离子注入步骤之后，已经去除光致抗蚀剂层PR5以及检查图案CP5，但是在半导体衬底1的主表面1a中，形成了检查图案迹线TCP5。因此，当在半导体区PH的离子注入步骤中形成光致抗蚀剂层PR6以及检查图案CP6且执行“测量各个检查图案CP6的未对准量”的步骤(S23)时，重要的是检查图案CP6覆盖整个检查图案迹线TCP5。即，重要的是提供检查图案CP6和CP5之间的关系，这与上述检查图案CP2和CP1之间的关系相同。
随后，执行图2中所示的“活化退火”步骤(S12)。
通过在半导体衬底1上执行900至1000℃的热处理，试图活化离子注入的杂质并消除由离子注入而非晶化的半导体衬底1中的晶体缺陷。即，通过活化退火，活化了其中离子注入n型杂质的多晶硅膜PF，其中离子注入p型杂质的多晶硅膜PF，以及半导体区EXN，EXP，NH和PH。注意到用于多晶硅膜PF的活化退火以及用于半导体区EXN，EXP，NH和PH的活化退火也可在不同步骤中执行。即，用于多晶硅膜PF的活化退火也可在图2中的“栅电极的杂质离子注入”步骤(S5)之后执行。
因此形成了图1中所示的n沟道MISFET QN和p沟道MISFET QP。注意到n沟道MISFETQN的各个源区S和漏区D包括图12中所示的半导体区EXN和NH，且p沟道MISFET QP的各个源区S和漏区D包括图12中所示的半导体区EXP和PH。
注意到图16是本实施例中的半导体器件中的检查图案形成区的平面图。图16示出其中检查图案CP3，CP4，CP5和CP6的各个中心点C3，C4，C5和C6在给定方向上从参考图案BP的中心点C0偏离的示例。
如上所述，需要检查图案CP4覆盖整个检查图案迹线TCP3，检查图案CP5覆盖整个检查图案迹线TCP4，以及检查图案CP6覆盖整个检查图案迹线TCP5。换言之，检查图案CP4覆盖整个检查图案迹线TCP3，检查图案CP5覆盖整个检查图案迹线TCP3和TCP4，以及检查图案CP6覆盖整个检查图案迹线TCP3，TCP4和TCP5。因此，当α3是光刻步骤中用于光致抗蚀剂层P3的掩模对准容限，α4是用于光致抗蚀剂层PR4的掩模对准容限，α5是用于光致抗蚀剂层PR5的掩模对准容限且α6是用于光致抗蚀剂层PR6的掩模对准容限时，考虑到检查图案CP3的框架宽度W3以及各个正和负X或Y方向上的对准容限α，检查图案CP4的框架宽度W4需要满足W4≥W3+α3+α4。而且，检查图案CP5的框架宽度W5需要满足W5≥W3+α3+2α4+α5，且检查图案CP6的框架宽度W6需要满足W6≥W3+α3+2α4+2α5+α6。
<本实施例中制造半导体器件的方法的特征和效果>
根据本实施例，通过由用作用于第一离子注入步骤的掩模的第一光致抗蚀剂层形成的第一检查图案而在检查图案形成区中形成的第一检查图案迹线在平面图中被通过由用作用于第一离子注入步骤之后的第二离子注入步骤的掩模的第二光致抗蚀剂层形成的第二检查图案完全覆盖，且随后测量第二检查图案的未对准量。
因此，在第二检查图案的未对准量测量中，能避免由于第一检查图案迹线造成的第二检查图案的错误检测。这可避免由错误检测造成的光致抗蚀剂层PR2的再形成且因此降低制造成本以及制造时间。此外，因为用于多个离子注入步骤的掩模层的检查图案可形成在一个检查图案形成区中，因此能减少检查图案形成区的数量并降低半导体器件尺寸。
特别是在第一离子注入步骤中注入的杂质离子量不小于1×1015cm-2时，检查图案迹线可能形成在半导体衬底或多晶硅层中。因此，重要的是将第二检查图案形成为在平面图中完全覆盖第一检查图案迹线的形状。即，重要的是将第二检查图案形成为在平面图中完全覆盖第一检查图案迹线且还覆盖其中在第一离子注入步骤中注入杂质的区域的连续延伸的形状。
例如，当第一检查图案的二维形状类似于框架时，第二检查图案也具有框架状形状。第二检查图案的框架宽度大于(宽于)第一检查图案的框架宽度。
由用作用于第二离子注入步骤之后的第三离子注入步骤的掩模的第三光致抗蚀剂层形成的第三检查图案具有在平面图中覆盖整个第二检查图案迹线的形状。而且，第三检查图案的形状完全覆盖第二和第一检查图案迹线两者。
注意到在本实施例中，类似于具有框架状形状的参考图案BP，各个检查图案CP1，CP2，CP3，CP4，CP5和CP6也具有框架状形状。但是，虽然参考图案BP具有框架状形状，但是各个检查图案CP1，CP2，CP3，CP4，CP5和CP6也可具有正方形形状。
(修改)
虽然至此已经根据其实施例具体说明了本发明人做出的本发明，但是本发明不限于上述实施例。将认识到可在不脱离其主旨的范围内对本发明进行各种改变和修改。以下将示出多个修改。还能认识到能组合并实施独立的修改。
(修改1)
修改1涉及上述实施例的参考图案以及检查图案。
图18是修改1中的检查图案形成区的平面图。在上述实施例中所示的示例中，各个检查图案CP1CP2，CP3，CP4，CP5和CP6形成在参考图案BP内部。相反，在修改1中，具有框架形状的各个检查图案CP3a和CP4a形成在具有框架形状的参考图案BPa外部。检查图案CP3a和CP4a分别对应于上述实施例中的检查图案CP3和CP4。
以与上述实施例相同的方式，重要的是将检查图案CP4a形成为完全覆盖检查图案迹线TCP3a的形状。
<修改2>
修改2涉及上述实施例的参考图案以及检查图案。
图19是修改2中的检查图案形成区的平面图。在上述实施例中所示的示例中，各个参考图案BP以及检查图案CP1，CP2，CP3，CP4，CP5和CP6具有框架形状。相反，在修改2中，各个参考图案BPb以及检查图案CP3b和CP4b具有在平面图中被去除角部的框架形状。检查图案CP3b和CP4b分别对应于上述实施例中的检查图案CP3和CP4。
以与上述实施例相同的方式，重要的是将检查图案CP4b形成为在平面图中完全覆盖检查图案迹线TCP3b的形状。
<修改3>
修改3涉及上述实施例的参考图案以及检查图案。
图20是实施例3中的检查图案形成区的平面图。在修改1中，各个参考图案BP1和检查图案CP3a和CP4a具有框架形状。相反，在修改3中，各个参考图案BPc以及检查图案CP3c和CP4c具有在平面图中被去除角部的框架形状。检查图案CP3c和CP4c分别对应于上述实施例中的检查图案CP3和CP4。
以与上述实施例相同的方式，重要的是将检查图案CP4c形成为在平面图中完全覆盖检查图案迹线TCP3c的形状。
<修改4>
修改4涉及上述实施例的参考图案以及检查图案。
图21是修改4中的检查图案形成区的平面图。在上述实施例中所示的示例中，具有框架形状的各个检查图案CP1，CP2，CP3，CP4，CP5和CP6形成在具有框架形状的参考图案BP内部。相反，在修改4中，具有正方形板状形状的各个检查图案CP3d和CP4d形成在具有正方形板状形状的参考图案BPd内部。检查图案CP3d和CP4d分别对应于上述实施例的检查图案CP3和CP4。
以与上述实施例相同的方式，重要的是将检查图案CP4d形成为在平面图中完全覆盖检查图案迹线TCP3d的形状。
<修改5>
修改5涉及上述修改4的参考图案以及检查图案。
图22是修改5中的检查图案形成区的平面图。在上述修改4中，具有正方形形状的各个检查图案CP3d和CP4d形成在具有正方形形状的参考图案BPd中。相反，在修改5中，具有正方形板状形状的各个检查图案CP3e和CP4e形成在具有正方形板状形状的参考图案BPe外部。检查图案CP3e和CP4e分别对应于上述实施例中的检查图案CP3和CP4。
以与上述实施例相同的方式，重要的是将检查图案CP4e形成为在平面图中完全覆盖检查图案迹线TCP3e的形状。
<修改6>
修改6涉及上述实施例的参考图案以及检查图案。
图23是修改6中的检查图案形成区的平面图。在修改6中，参考图案BPf包括多个参考图案BPf，检查图案CP3f包括多个检查图案CP3f，且检查图案CP4f包括多个检查图案CP4f。如图23中所示，在第一和第三象限中，多个参考图案BPf在X方向上等距排列且在Y方向上延伸，且多个检查图案CP3f和CP4f在X方向上等距排列且在Y方向上延伸。在第二和第四象限中，多个参考图案BPf在Y方向上等距排列且在X方向上延伸，且多个检查图案CP3f和CP4f在Y方向上等距排列且在X方向上延伸。多个检查图案CP3f和CP4f分别对应于上述实施例中的检查图案CP3和CP4。
以与上述实施例相同的方式，重要的是将检查图案CP4f形成为在平面图中完全覆盖独立的检查图案迹线TCP3f的形状。

Claims (17)

1.一种制造半导体器件的方法，包括以下步骤：
(a)制备半导体衬底，在所述半导体衬底的主表面中具有MISFET形成区和检查图案形成区；
(b)在所述主表面中形成的沟槽中嵌入绝缘膜以形成隔离膜，在所述MISFET形成区中形成各自由所述隔离膜围绕的第一有源区和第二有源区，以及在所述检查图案形成区中的第一区中形成由所述隔离膜制成的参考图案；
(c)在所述MISFET形成区中形成由覆盖所述第一有源区并且暴露所述第二有源区的第一光致抗蚀剂层制成的第一掩模层，同时在所述检查图案形成区中形成由覆盖所述第一区之外的第二区并且暴露所述第一区之外的第三区的所述第一光致抗蚀剂层制成的第一检查图案；
(d)测量所述第一检查图案相对于所述参考图案的第一未对准量；
(e)将第一杂质离子注入到在所述MISFET形成区中的从所述第一掩模层暴露的所述第二有源区中，同时将所述第一杂质离子注入到在所述检查图案形成区中的从所述第一检查图案暴露的所述第三区中；
(f)去除所述第一掩模层以及所述第一检查图案；
(g)在所述MISFET形成区中形成由覆盖所述第二有源区并且暴露所述第一有源区的第二光致抗蚀剂层制成的第二掩模层，同时在所述检查图案形成区中形成由覆盖所述第二区和所述第三区并且暴露所述第一区的所述第二光致抗蚀剂层制成的第二检查图案；以及
(h)测量所述第二检查图案相对于所述参考图案的第二未对准量，
其中，在平面图中，所述第二检查图案覆盖形成所述第一检查图案的整个所述第二区，以从所述第二区连续延伸至所述第三区。
2.根据权利要求1所述的制造半导体器件的方法，
其中，在步骤(e)中，所述第一杂质的剂量不小于1×1015cm-2。
3.根据权利要求1所述的制造半导体器件的方法，在步骤(h)之后，还包括以下步骤：
(i)将第二杂质离子注入到在所述MISFET形成区中的从所述第二掩模层暴露的所述第一有源区中，同时将所述第二杂质离子注入到在所述检查图案形成区中的从所述第二检查图案暴露的第三区中。
4.根据权利要求1所述的制造半导体器件的方法，
其中，所述第一检查图案和所述第二检查图案的每个都具有框架状形状，以及
其中，所述第二检查图案的框架宽度大于所述第一检查图案的框架宽度。
5.根据权利要求4所述的制造半导体器件的方法，
其中，所述参考图案具有框架状形状。
6.根据权利要求5所述的制造半导体器件的方法，
其中，所述第一检查图案和所述第二检查图案的每个都设置在所述参考图案内部。
7.根据权利要求5所述的制造半导体器件的方法，
其中，所述第一检查图案和所述第二检查图案的每个都设置在所述参考图案外部。
8.根据权利要求4所述的制造半导体器件的方法，
其中，所述参考图案以及所述第一检查图案和所述第二检查图案的每个都具有被去除角部的框架状形状。
9.根据权利要求8所述的制造半导体器件的方法，
其中，所述第一检查图案和所述第二检查图案的每个都设置在所述参考图案内部。
10.根据权利要求8所述的制造半导体器件的方法，
其中，所述第一检查图案和所述第二检查图案的每个都设置在所述参考图案外部。
11.一种制造半导体器件的方法，包括以下步骤：
(a)制备半导体衬底，在所述半导体衬底的主表面中具有MISFET形成区和检查图案形成区；
(b)在所述主表面中形成的沟槽中嵌入绝缘膜以形成隔离膜，在所述MISFET形成区中形成各自由所述隔离膜围绕的第一有源区和第二有源区，以及在所述检查图案形成区中的第一区中形成由所述隔离膜制成的参考图案；
(c)在所述半导体衬底的所述主表面上方沉积多晶硅膜；
(d)在所述MISFET形成区中的所述多晶硅膜上方形成由覆盖所述第一有源区并且暴露所述第二有源区的第一光致抗蚀剂层制成的第一掩模层，同时在所述检查图案形成区中的所述多晶硅膜上方形成由覆盖所述第一区之外的第二区并且暴露所述第一区之外的第三区的所述第一光致抗蚀剂层制成的第一检查图案；
(e)测量所述第一检查图案相对于所述参考图案的第一未对准量；
(f)将第一杂质离子注入到在所述MISFET形成区中的从所述第一掩模层暴露的所述第二有源区上方的所述多晶硅膜中，同时将所述第一杂质离子注入到在所述检查图案形成区中的所述第三区上方的所述多晶硅膜中；
(g)去除所述第一掩模层以及所述第一检查图案；
(h)在所述MISFET形成区中的所述多晶硅膜上方形成由覆盖所述第二有源区并且暴露所述第一有源区的第二光致抗蚀剂层制成的第二掩模层，同时在所述检查图案形成区中的所述多晶硅膜上方形成由覆盖所述第二区和所述第三区并且暴露所述第一区的所述第二光致抗蚀剂层制成的第二检查图案；以及
(i)测量所述第二检查图案相对于所述参考图案的第二未对准量，
其中，在平面图中，所述第二检查图案覆盖形成所述第一检查图案的整个所述第二区，以从所述第二区连续延伸至所述第三区。
12.根据权利要求11所述的制造半导体器件的方法，
其中，在步骤(f)中，所述第一杂质的剂量不小于1×1015cm-2。
13.根据权利要求11所述的制造半导体器件的方法，在步骤(i)之后，还包括以下步骤：
(j)将第二杂质离子注入到在所述MISFET形成区中的从所述第二掩模层暴露的所述第一有源区上方的所述多晶硅膜中，同时将所述第二杂质离子注入到在所述检查图案形成区中的所述第三区上方的所述多晶硅膜中，
其中，所述第二杂质的导电类型与所述第一杂质的导电类型相反。
14.一种制造半导体器件的方法，包括以下步骤：
(a)制备半导体衬底，在所述半导体衬底的主表面中具有第一MISFET形成区、第二MISFET形成区和检查图案形成区；
(b)在所述主表面中形成的沟槽中嵌入绝缘膜以形成隔离膜，在所述第一MISFET形成区中形成由所述隔离膜围绕的第一有源区，在所述第二MISFET形成区中形成由所述隔离膜围绕的第二有源区，以及在所述检查图案形成区中的第一区中形成由所述隔离膜制成的参考图案；
(c)在所述第一有源区中的所述主表面上方经由第一栅绝缘膜形成第一栅电极，同时在所述第二有源区中的所述主表面上方经由第二栅绝缘膜形成第二栅电极；
(d)形成由覆盖所述第一MISFET形成区并且暴露所述第二MISFET形成区的第一光致抗蚀剂层制成的第一掩模层，同时在所述检查图案形成区中形成由覆盖所述第一区之外的第二区并且暴露所述第一区之外的第三区的所述第一光致抗蚀剂层制成的第一检查图案；
(e)测量所述第一检查图案相对于所述参考图案的第一未对准量；
(f)将第一杂质离子注入到从所述第一掩模层暴露的所述第二有源区中，同时将所述第一杂质离子注入到在所述检查图案形成区中的从所述第一检查图案暴露的所述第三区中；
(g)去除所述第一掩模层以及所述第一检查图案；
(h)形成由覆盖所述第二MISFET形成区并且暴露所述第一MISFET形成区的第二光致抗蚀剂层制成的第二掩模层，同时在所述检查图案形成区中形成由覆盖所述第二区和所述第三区并且暴露所述第一区的所述第二光致抗蚀剂层制成的第二检查图案；
(i)测量所述第二检查图案相对于所述参考图案的第二未对准量；以及
(j)将第二杂质离子注入到从所述第二掩模层暴露的所述第一有源区中，
其中，在平面图中，所述第二检查图案覆盖形成所述第一检查图案的整个所述第二区，以从所述第二区连续延伸至所述第三区。
15.根据权利要求14所述的制造半导体器件的方法，
其中，在步骤(f)中，所述第一杂质的剂量不小于1×1015cm-2。
16.根据权利要求14所述的制造半导体器件的方法，在步骤(c)和(d)之间，还包括以下步骤：
(k)在所述第一栅电极和所述第二栅电极的各侧壁上方形成侧壁绝缘膜。
17.根据权利要求14所述的制造半导体器件的方法，
其中，所述第二杂质的导电类型与所述第一杂质的导电类型相反。
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