JP2000292905A - パタンデータの作成方法および固体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】基板平坦化工程後のリソグラフィ工程で、マー
クパタン部分の基板表面段差をより大きくし、マークパ
タンの検出誤差やばらつきを抑える。 【解決手段】基板上に形成したパタンに対して第２のパ
タンを位置決めして重ね合わせ転写する際に用いる位置
決め用のマークパタンを含むパタンデータの作成方法に
おいて、上記マークパタン上にイオン打ち込み時のレジ
ストマスクパタンが形成されないように上記第２のパタ
ンを配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子、超伝
導体素子、磁性体素子、光集積回路素子、等の各種固体
素子の製造で用いるマスク用のパタンデータ作成方法お
よび本方法を用いて作成したマスクを用いた固体素子の
製造方法に関する。

【０００２】

【従来の技術】従来、大規模半導体集積回路等の固体素
子における極微細パタンの形成には、主に光リソグラフ
ィ法の一つである縮小投影露光法が用いられてきた。本
方法は、マスクあるいはレチクル（以下、マスクと総称
する）上に形成されたマスクパタンを結像光学系を用い
て基板上に縮小転写する方法である。

【０００３】半導体素子等の固体素子を製造するには、
複数層の回路パタンを高精度に重ね合わせて基板上に形
成することが必要である。マスクパタンを基板上のパタ
ンに対して位置決めして重ね合わせ転写する場合、基板
上に形成された位置決め用マークパタンの位置を検出
し、この検出結果からマスクパタン転写位置を決定して
重ね合わせ転写する。

【０００４】ここで、マークパタン位置の検出方法とし
ては、基板上に形成されたパタンをレーザ光、白色光等
の検出光を用いて検出し、得られた検出信号からマーク
パタンエッジ位置を検出する方法、マークパタンの２次
元検出像を検出系であらかじめ記憶している基準パタン
と比較することでマークパタン位置を決定するする方法
等がある。上記マークパタンの検出には、マークパタン
部分の基板段差やマークパタン部分の基板反射率差を利
用することができる。

【０００５】

【発明が解決しようとする課題】プロセス裕度拡大等を
目的に、ケミカル・メカニカル・ポリシング法（ＣＭＰ
法）、ケミカル・メカニカル・ラッピング法（ＣＭＬ
法）等の、基板表面を研磨して平坦化する技術が用いら
れている。これらの基板平坦化工程では、基板上に形成
された位置決め用のマークパタンも同時に研磨、平坦化
されてしまう。ところが、マークパタンの検出ではマー
クパタン部分の基板段差や検出光に対する反射率差を用
いてマークパタン位置を検出するので、上記基板表面平
坦化工程によりマークパタンが平坦化され、基板段差が
なくなったり微小になってしまうと、マークパタンの検
出が著しく困難もしくは検出不能になってしまうという
問題があった。

【０００６】

【課題を解決するための手段】上記問題は、基板上に形
成した第１のパタンに対して、イオン打ち込み時のマス
クとなる第２のパタンを重ね合わせ転写する際に用いる
レジストパタンデータの作成方法において、上記第１の
パタンの位置決め用マークパタンの上には、上記イオン
打ち込み時のレジストマスクが形成されないように、上
記第２のパタン配置をするパタンデータの作成方法によ
り解決される。

【０００７】さらに上記問題は、半導体基板を所定のパ
タンに選択的にエッチングして凹部分を形成する工程
と、上記半導体基板上に酸化シリコン膜を積層する工程
と、上記半導体基板の凹部分に酸化シリコン膜を残すよ
うに半導体基板の表面を平坦化研磨する工程と、上記半
導体基板上に形成したパタンに対して位置決めして回路
パタンを重ね合わせ転写する際に用いる位置決め用のマ
ークパタンを含む領域にイオン打ち込みを行なう工程
と、半導体基板上に形成したパタンに対して位置決めし
て回路パタンを重ね合わせ転写する際に上記マークパタ
ンを用いる工程とを含む固体素子の製造方法により解決
される。

【０００８】さらに上記問題は上記パタンデータ作成方
法を用いて製造したマスクあるいは電子線露光用データ
を用いたパタン転写方法により解決される。

【０００９】

【発明の実施の形態】以下、実施例により本発明をさら
に詳述する。以下の実施例では、最小設計寸法０．２μ
mの２５６メガビットＤＲＡＭ（ダイナミックランダム
アクセスメモリ）級の大規模集積回路記憶素子の製造工
程を例に説明する。

【００１０】本実施例では開口数ＮＡ＝０．６０、縮小
比５：１のＫｒＦエキシマレーザ（露光波長２４８nm）
縮小投影露光装置とハーフトーン位相シフトマスクを用
い、露光装置の照明条件を輪帯照明条件（コヒーレンシ
（ｓｉｇｍａ）値で外径ｓｉｇｍａ値０．８、内径ｓｉ
ｇｍａ値０．４のドーナツ状照明光源形状条件）やコヒ
ーレンシ値０．３の小ｓｉｇｍａ照明条件等を用いて最
小設計寸法０．２μmのパタンを基板上に転写した。

【００１１】図７に露光ショット内のパタン配置を模式
的に示す。露光ショット２０内に素子領域２２が配置さ
れている。重ね合わせ露光する際に位置決めに用いる露
光装置用のマークパタン（他に重ね合わせずれ量を測定
するための検査パタン、その他の検査用パタン、ＱＣ用
パタンなどを含む場合がある）２３〜２５は、通常スク
ライブ領域と呼ばれる領域２１内に配置されている。

【００１２】上記露光装置用のマークパタンは、図４に
模式的に示したような十字形状のマーク１１、あるいは
図８、図９に模式的に示したようなラインパタン群から
なるマークパタン１６、１７等が用いられる。また、上
記重ね合わせずれ検査パタンとしては、例えば図６に模
式的に示したようなｂｏｘ−ｉｎ−ｂｏｘパタン等が用
いられる。図６の重ねあわせずれ検査パタンは、基板上
に形成された被重ね合わせ層パタン１４に対して重ね合
わせ層パタン１５が転写された状態を示している。重ね
合わせずれ量は被重ね合わせ層パタン１４に対する重ね
合わせ層パタン１５の相対的な位置ずれ量から求めるこ
とができる。

【００１３】ところで、最近のデバイス製造プロセスで
はプロセス裕度拡大等のために、ＣＭＰ法やＣＭＬ法な
どの基板平坦化技術が用いられている。これら基板表面
平坦化技術では、素子領域だけではなく重ね合わせ露光
に用いる位置決め用のマークパタンや重ね合わせずれ量
を測定する重ね合わせずれ検査パタンも同時に研磨、平
坦化してしまう。

【００１４】これらマークパタンや検査パタンの検出で
は、検出光を照射してパタン部分の基板表面段差や反射
率差を利用してパタンを検出している。例えば図２はシ
リコン半導体基板を加工して素子分離パタンを形成した
場合の例である。半導体基板１上にＣＭＰ法を用いた基
板平坦化研磨での研磨ストッパとしてシリコン窒化膜２
を積層し、レジストパタン３をマスクに基板をエッチン
グした後（図２（ａ）、（ｂ））、シリコン酸化膜４を
基板の凹部分を埋め込むように積層した（図２
（ｃ））。さらにＣＭＰ法での研磨速度分布のパタン密
度依存性を低減するための第２の研磨ストッパ膜である
シリコン窒化膜パタン５を形成し、次にＣＭＰ法を用い
て基板表面を研磨、平坦化して素子分離パタンを形成し
た（図２（ｄ））。この時、マークパタン部分Ａも素子
パタン部分Ｂと同時に研磨されるため、マークパタン部
分Ａの基板表面段差もほとんどなくなってしまう。

【００１５】通常、素子分離パタン形成後にボロン、砒
素等のイオンをレジストパタンをマスクにして基板に打
ち込んで素子構造を形成する。図３ではレジストパタン
６、６’をマスクに、それぞれイオン７、７’を異なる
素子領域に打ち込んだ。従来技術では、マークパタン領
域はレジストパタンで覆われているので、マークパタン
部分にはイオン７、７’は打ち込まれない。図３ではイ
オン打ち込み工程の２工程を模式的に示したが、実際の
デバイス製造工程では素子構造に応じてイオン打ち込み
工程数が異なってくる。

【００１６】ここで、イオン打ち込み時のマスクとして
使用されたレジストパタンの除去、基板洗浄工程におい
て、表面に露出したシリコン基板とシリコン酸化膜の削
れ量に差があるために、両者の境界部分で表面段差がわ
ずかに生じる（図３（ｃ））。

【００１７】イオン打ち込み工程後、ゲート酸化膜を形
成し、さらにゲート金属膜８を積層する（図３
（ｄ））。この後、ゲート金属膜８を加工するためのリ
ソグラフィ工程を行なう。この工程では基板上に形成さ
れた素子パタンに対してゲート金属膜加工パタンを位置
決めして重ね合わせ転写する。

【００１８】このとき、ゲート金属膜８が基板上に形成
された位置決め用のマークパタンを検出する検出光に対
して不透明であった場合、マークパタン検出では上述の
工程で生じたわずかな基板表面段差から上記マーク位置
を検出しなければならなくなる。このため検出誤差やば
らつきが大きくなったり、検出不能になるといった問題
が生じ、この結果、重ね合わせずれ、重ね合わせ転写不
能といった問題が発生する恐れがあった。

【００１９】上記問題を解決するには、マークパタンを
十分な精度で検出可能なように、マークパタン部分の基
板表面段差をつければよい。このために本発明では、上
述のレジストパタンの除去、基板洗浄工程におけるシリ
コンと酸化シリコンとの削れ量の差を積極的に利用す
る。すなわち、イオン打ち込みしたシリコンとイオン打
ち込みした酸化シリコンとでは、レジストパタンの除
去、基板洗浄工程での削れ量の差がイオン打ち込みして
いない場合の削れ量の差よりも大きくなる現象を、平坦
化処理後のマーク検出に利用する。

【００２０】そこで、図１に模式的に示したように、各
イオン打ち込み工程でマークパタン部分にはレジストマ
スクが形成されないようにパタン形成し、素子領域と同
時に上記マークパタン部分にもイオン打ち込みがなされ
るようにする。

【００２１】すなわち図１（ａ）、（ｂ）ではレジスト
パタン６、６’をマスクに、イオン７、７’を素子領域
とマークパターン領域の両方に打ち込む例を模式的に示
した。

【００２２】このようにすると、レジストパタン６、
６’の除去および基板洗浄工程で図１（ｃ）に模式的に
示したように、マークパタン部分では、より大きな基板
表面段差が生じるため、マークパタン検出光に対して不
透明なゲート金属膜８を積層した場合でも、基板表面段
差を検出することができる。

【００２３】図４は本発明を実現するためのマークパタ
ン部分のパタンレイアウトを示した模式図である。マー
クパタン１１の周辺に、上記マークパタン検出時の誤検
出を防ぐためのパタン周辺の所定領域１３を空けて、イ
オン打ち込み時のレジストパタン１２がマークパタン１
１上には形成されないように、マスクパタンを配置し
た。

【００２４】図８、９にもマークパタン部分のパタンレ
イアウトを模式的に示す。図８はＸ方向位置を検出、位
置決めするための、Ｘ方向に周期的に矩形が配置された
Ｘ方向用マークパタン１６の例である。図９は同様にＹ
方向マークパタン１７の例である。図４の例と同様に、
所定領域１３を空けてレジストパタン１２が形成される
ようにマスクパタンを配置した。

【００２５】図５は重ね合わせ露光時の重ね合わせずれ
量を測定する際に用いるパタンを模式的に示した図であ
る。イオン打ち込み時にマスクとなるレジストパタン１
２を、被合わせ層側の基準パタン１４の周辺に所定の領
域１３を空けて形成した。所定の領域１３は、重ね合わ
せずれ量を自動重ね合わせ検査装置で測定する際に誤検
出等を防止するために設けたものである。

【００２６】この被合わせ層側の基準パタン１４に重ね
合わせ層パタン１５を転写した結果を図６に模式的に示
す。重ね合わせ層パタン１５と被重ね合わせ層パタン１
４との相対位置すれ量を自動重ね合わせ検査装置で測定
することにより、２層間の重ね合わせずれ量を求めるこ
とができる。

【００２７】図７に、これらマークパタンの転写ショッ
ト内の配置例を模式的に示す。露光ショット２０内にマ
ークパタンやＱＣ用パタン等を配置するスクライブ領域
２１、素子本体パタン領域２２が配置されている。スク
ライブ領域内にＸ方向用マークパタン２４、Ｙ方向用マ
ークパタン２５、露光ショットの四隅の４個所に重ね合
わせずれ量測定用パタン２３を配置した。素子の製造に
は複数層のマスクパタンを重ね合わせ転写するので、実
際の素子では図７に模式的に示したマークパタン以外に
も、さらに別のマークパタン、重ね合わせ検査パタンが
配置されている。

【００２８】図４、５、６、８および９に示したような
マスクパタン配置は、マークパタン１１、１６、１７や
基準パタン１４がＣＭＰ、ＣＭＬといった基板平坦化研
磨工程で直接研磨されるパタンである。これらパタンを
用いるリソグラフィ工程において、これらパタン上に積
層された積層膜がパタン検出光に対して不透明であるよ
うな場合に本発明を実施すればよい。したがって、すべ
てのイオン打ち込み工程用レジストパタンの転写におい
て、上述のパタン配置を実施することは必ずしも必要で
はなく、検出誤差が十分に抑えられるような基板表面段
差を生じさせるようにイオン打ち込み量を調整すればよ
い。

【００２９】図１０は本発明のマスクパタンレイアウト
方法を用いて製造したマスクを用いたマスクパタン露光
方法を実現する露光装置の構成例である。光源７１から
発する光は、フライアイレンズ７２、アパーチャ７０、
コンデンサレンズ７３、７５およびミラー７４を介して
マスク７７を照明する。光学条件のうち、コヒーレンシ
はアパーチャ７６の開口部の大きさを変化させることに
より調整した。

【００３０】マスク７７上には異物付着によるパタン転
写不良を防止するためのペリクル７８が設けられてい
る。マスク７７上に描かれたマスクパタンは、投影レン
ズ８０を介して試料基板であるウェハ８１上に投影され
る。なお、マスク７７はマスク位置制御手段９１で制御
されたマスクステージ７９上に載置され、その中心と投
影レンズ８０の光軸とは正確に位置合わせがなされてい
る。

【００３１】ウェハ８１は、試料台８２上に真空吸着さ
れている。試料台８２は、投影レンズ８０の光軸方向す
なわちＺ方向に移動可能なＺステージ８３上に載置さ
れ、さらにＸＹステージ８４上に搭載されている。Ｚス
テージ８３およびＸＹステージ８４は、主制御系８９か
らの制御命令に応じてそれぞれの駆動手段８７、８８に
よって駆動されるので、所望の露光位置に移動可能であ
る。その位置はＺステージ８３に固定されたミラー８６
の位置として、レーザ測長機８５で正確にモニタされて
いる。また、ウェハ８１の表面位置は、通常の露光装置
が有する焦点位置検出手段で計測される。計測結果に応
じてＺステージ８３を駆動させることにより、ウェハ８
１の表面は常に投影レンズ８０の結像面と一致させるこ
とができる。

【００３２】ウェハ８１上に形成された回路パタンに対
してマスク７７上の回路パタンを重ね合わせ露光する場
合、ウェハ８１上に形成されたマークパタンの位置をア
ライメント検出光学系９３を用いて検出し、検出結果か
らウェハ８１を位置決めして重ね合わせ転写する。

【００３３】主制御系８９はネットワーク装置９４と接
続されており、露光装置状態の遠隔監視等が可能であ
る。

【００３４】図１１は、本実施例で製造した半導体集積
回路素子の一部分を示した断面模式図である。図は蓄積
電極形成後に絶縁膜を積層した工程での断面を示した。

【００３５】Ｐ型のＳｉ半導体１０１を基板に用い、そ
の表面に公知の素子分離技術を用いて埋め込み型素子分
離領域１０２を形成する。次に、例えば厚さ１５０nmの
多結晶シリコンと厚さ２００nmの酸化シリコンを積層し
た構造のワード線１０５を形成する。通常の工程を経て
素子領域１００とデータ線１０９を接続するデータ線コ
ンタクトパタン１０８を形成し、さらに多結晶シリコン
または高融点金属シリサイド、あるいはこれらの積層膜
などからなるデータ線１０９を形成し、さらに多結晶シ
リコンからなる蓄積電極１１４を形成する。その後、五
酸化タンタルを被着してキャパシタ用絶縁膜１１５を形
成する。

【００３６】キャパシタ用絶縁膜としては、五酸化タン
タル以外にも窒化シリコン、酸化シリコン、強誘電体、
あるいはこれらの複合膜などを用いることもできる。ひ
きつづき多結晶シリコン、高融点金属、高融点金属シリ
サイド、あるいはＡｌ、Ｃｕ等の低抵抗な導体を被着
し、プレート電極１１６を形成する。ここでは代表的な
製造工程のみを説明したが、これ以外は通常の素子製造
工程を用いた。

【００３７】本実施例では、図２および図１で模式的に
示したようにして、素子分離領域１０２を形成した。こ
のとき同時に形成したマークパタンおよび重ね合わせ検
査パタンは、ワード線１０５を形成するためにワード線
パタンを素子分離領域１０２に対して位置決めして重ね
合わせ転写する際に用いた。

【００３８】次に、上述の半導体集積回路素子を製造す
るためのリソグラフィ工程で形成したパタンについて説
明する。図１２に製造した半導体集積回路素子を構成す
る代表的なパタンのメモリ部のパタン配置を示す。ワー
ド線１２２、データ線１２４、アクティブ領域１２１、
データ線コンタクト孔１２３、蓄積電極１２６、電極取
り出し孔１２５のパタンが配置されている。本実施例で
は、ワード線１２２、データ線１２４のパタン転写にハ
ーフトーン位相シフトマスクを、蓄積電極１２６のパタ
ン転写にレベンソンタイプの位相シフトマスクを用い
た。また、データ線コンタクト孔１２３、電極取り出し
孔１２５のパタン転写にもハーフトーン位相シフトマス
クを用いた。

【００３９】データ線コンタクト孔１２３と同時に転写
されるマークパタンおよび重ね合わせ検査パタンはデー
タ線１２４のパタン転写時に用いられるため、前述のよ
うにこれらパタンを周辺パタンのパタン密度が対称にな
るような位置に配置した。

【００４０】以上で説明した本発明にもとづいて製造し
たマスクを用いることにより、マークパタン検出誤差、
検出ばらつきを抑制することができる。これにより重ね
合わせ精度を向上し、結果として上記大規模集積回路素
子を高い歩留まりで製造することができる。

【００４１】

【発明の効果】本発明によれば、基板平坦化工程後のリ
ソグラフィ工程でのマークパタンや重ね合わせ検査パタ
ンの検出誤差、ばらつきを抑え、高精度な重ね合わせを
実現できる。さらにこれにより、固体素子を高い歩留ま
りで製造することが可能となる。

【図面の簡単な説明】

【図１】本発明による素子製造工程を示した断面模式
図。

【図２】従来の素子製造工程を示した断面模式図。

【図３】従来の素子製造工程を示した断面模式図。

【図４】本発明によるパタン配置の一例を示した平面
図。

【図５】本発明によるパタン配置の一例を示した平面
図。

【図６】本発明によるパタン配置の一例を示した平面
図。

【図７】露光ショット内のパタン配置を示した平面図。

【図８】本発明によるパタン配置の一例を示した平面
図。

【図９】本発明によるパタン配置の一例を示した平面
図。

【図１０】本発明の実施に用いる露光装置の構成を示し
たブロック図。

【図１１】本発明の実施例で製造した半導体装置の一部
分を示した断面模式図。

【図１２】本発明の実施例で製造した半導体装置のパタ
ン配置の模式図。

【符号の説明】

１…シリコン基板、２…シリコン窒化膜、３…レジスト
パタン、４…シリコン酸化膜、５…シリコン窒化膜、６
…レジストパタン、６’…レジストパタン、７…イオ
ン、７’…イオン、８…ゲート金属膜、１１…マークパ
タン、１２…レジストパタン。１３…所定領域、１４…
被合わせ層側パタン、１５…合わせ層側パタン、１６…
マークパタン、１７…マークパタン、２０…露光ショッ
ト、２１…スクライブ領域、２２…素子領域、２３…重
ね合わせ検査パタン、２４…Ｘマークパタン、２５…Ｙ
マークパタン、７０…アパーチャ、７１…光源、７２…
フライアイレンズ、７３、７５…コンデンサレンズ、７
４…ミラー、７７…マスク、７６…アパーチャ、７８…
ペリクル、８０…投影レンズ、８１…ウェハ９１…マス
ク位置制御手段、７９…マスクステージ、８２…試料
台、８３…Ｚステージ、８４…ＸＹステージ、８９…主
制御系、８７、８８…駆動手段、８６…ミラー、８５…
レーザ測長機、９３…アライメント検出光学系、９４…
ネットワーク装置、１０１…半導体基板、１０２…埋め
込み型素子分離領域、１０５…ワード線、１０８…デー
タ線、１１４…蓄積電極、１１５…キャパシタ用絶縁
膜、１１６…プレート電極、１２２…ワード線、１２４
…データ線、１２１…アクティブ領域、１２３…データ
線コンタクト孔、１２６…蓄積電極、１２５…電極取り
出し孔。

Claims (8)

【特許請求の範囲】
1. 【請求項１】基板上に形成した第１のパタンに対して、
   イオン打ち込み時のマスクとなる第２のパタンを重ね合
   わせ転写する際に用いるレジストパタンデータの作成方
   法において、上記第１のパタンの位置決め用マークパタ
   ンの全部または一部の上には、上記イオン打ち込み時の
   レジストマスクが形成されないように、上記第２のレジ
   ストパタンを配置することを特徴とするパタンデータの
   作成方法。
2. 【請求項２】半導体基板を所定のパタンに選択的にエッ
   チングして凹部分を形成する工程と、上記半導体基板上
   に酸化シリコン膜を積層する工程と、上記半導体基板の
   凹部分に酸化シリコン膜を残すように半導体基板の表面
   を平坦化研磨する工程と、上記半導体基板上に形成した
   パタンに対して位置決めして回路パタンを重ね合わせ転
   写する際に用いる位置決め用のマークパタンを含む領域
   にイオン打ち込みを行なう工程と、半導体基板上に形成
   したパタンに対して位置決めして回路パタンを重ね合わ
   せ転写する際に上記マークパタンを用いる工程とを含む
   ことを特徴とする固体素子の製造方法。
3. 【請求項３】請求項１記載のパタンデータの作成方法を
   用いて製造したことを特徴とするマスク。
4. 【請求項４】請求項１記載のパタンデータの作成方法を
   用いて作成したことを特徴とする電子線露光用データ。
5. 【請求項５】請求項３記載のマスクを用いてマスクパタ
   ンを転写したことを特徴とするパタン転写方法。
6. 【請求項６】請求項４記載の電子線露光用データを用い
   てパタンを転写したことを特徴とするパタン転写方法。
7. 【請求項７】請求項５、または請求項６記載のパタン転
   写方法を用いて製造したことを特徴とする固体素子。
8. 【請求項８】請求項２記載の固体素子の製造方法を用い
   て製造したことを特徴とする固体素子。