JP2014041928A

JP2014041928A - 半導体装置

Info

Publication number: JP2014041928A
Application number: JP2012183502A
Authority: JP
Inventors: Akira Imai; 彰今井
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-08-22
Filing date: 2012-08-22
Publication date: 2014-03-06

Abstract

【課題】半導体装置の特性を向上させる。
【解決手段】第１領域に形成され、Ｙ方向に延在するラインＡＭ１Ｙ１と、これと対向するラインＡＭ１Ｙ２とを有するアライメントマークＡＭ１と、第２領域に形成されたＭＩＳＦＥＴと、アライメントマークＡＭ２とを有するように半導体装置を構成する。このアライメントマークＡＭ２は、第１領域において、アライメントマークＡＭ１の上方に形成され、ラインＡＭ１Ｙ１上を覆うアライメントマーク部ＡＭ２ａと、ラインＡＭ１Ｙ２上を覆うアライメントマーク部ＡＭ２ｂとを有する。かかる構成によれば、アライメントマーク（ＡＭ１、ＡＭ２）を重ね合わせて配置しても、下層のアライメントマークＡＭ１の端部を検出することなく、アライメントマークＡＭ２を検出することが可能となる。これにより、スクライブ領域の小面積化を図ることができる。また、高精度な位置合わせを行うことができる。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば、位置合わせマークを有する半導体装置に好適に利用できるものである。

半導体装置は、フォトリソグラフィ技術およびエッチング技術を使用して複数層のパターンを積層することにより形成される。この際、半導体基板上に形成された位置合わせマークを検出して位置決めしながら半導体基板上に所望のパターンを転写している。

例えば、下記特許文献１（特開２００２−７５８４６号公報）には、第１のアライメントマークが形成されたアライメントマーク形成領域上に、アライメント光に対して不透明な不透明層を形成した後、第２のアライメントマークを形成する技術が開示されている。このように、不透明層を形成することで、配置領域を削減することが可能となる。

また、下記特許文献２（特開２００２−２５８８８号公報）には、第１のアライメントマークが設けられた層の上層で、かつ、上記第２のアライメントマークが設けられた層の下層に、遮光膜を設ける技術が開示されている。このように、遮光膜を設けることで、アライメントマーク数が増加した場合でも、スクライブライン領域の面積の増加を抑制することができる。

また、下記特許文献３（特開２００５−１０１１５０号公報）には、第一アライメントマークを絶縁層中で覆って、第二アライメントマークの検出の際、第一アライメントマークの検出を防げる技術が開示されている。これにより、アライメントマークが占有する領域の増加を抑えつつも、下層に形成されたアライメントマークが検出されることによる影響を小さくすることができる。

また、下記特許文献４（特開平１０−２０９０１５号公報）には、層間絶縁膜（１７）にコンタクトアライメントマーク（１８Ａ）を設け、配線アライメントマーク（１９Ａ）をゲートアライメントマーク（１５Ａ）上方にやや大きく形成することが開示されている。そして、同時に遮蔽膜（１９Ｓ）で下方の全ての他のアライメントマークを遮蔽することにより、アライメントマーク形成領域の占有面積を低減することが開示されている。

なお、本欄において、（括弧）内は、各特許文献に記載の符号を示す。

特開２００２−７５８４６号公報特開２００２−２５８８８号公報特開２００５−１０１１５０号公報特開平１０−２０９０１５号公報

フォトリソグラフィ工程などにおいて用いられる位置合わせマークは、いわゆる“スクライブ領域”に形成される。この“スクライブ領域”には、ＴＥＧ（Test Element Group）パターンなども配置されるため、位置合わせマークの形成領域の縮小化が望まれる。

また、半導体素子の微細化や多層化により、フォトリソグラフィ工程数が増加する傾向にある。このフォトリソグラフィ工程の増加に伴い、“スクライブ領域”に配置される位置合わせマークの数も多くなる。

そこで、位置合わせマークを効率的に配置することが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体装置は、第１マークと、第１マーク上に形成された第２マークとを有する。そして、第２マークは、第１マークの第１の端部上を覆う第１部と、第２の端部上を覆う第２部とを有する。

本願において開示される一実施の形態に示される半導体装置は、第１マークと、第１マーク上に形成された第２マークとを有する。そして、第２マークは、第１マークの第１の端部を挟み込むように配置された第１部および第２部と、第２の端部を挟み込むように配置された第３部および第４部とを有する。

本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。

実施の形態１の半導体装置の製造プロセスで用いるリソグラフィ工程用位置決め用マーク部分の構成を示す模式図である。実施の形態１の半導体装置の製造工程を示す断面図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。実施の形態１の半導体装置の製造工程を示す平面図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。実施の形態１の半導体装置の製造工程を示す平面図である。実施の形態１のアライメントマークと検出波形との関係を示す図である。実施の形態２の半導体装置の構成を示す図である。実施の形態３の半導体装置の第１例の製造プロセスで用いるリソグラフィ工程用の位置決めマークを示す図である。実施の形態３の半導体装置の第２例を示す図である。実施の形態４の半導体装置の構成および検出波形を示す図である。実施の形態５の半導体装置の構成を示す図である。実施の形態６の半導体装置の構成を示す断面図である。実施の形態６の半導体装置の構成を示す平面図である。実施の形態６の半導体装置の構成を示す平面図である。実施の形態７の半導体装置の構成を示す断面図である。実施の形態７の半導体装置の製造工程を示す平面図である。実施の形態７の半導体装置の製造工程を示す平面図である。実施の形態８の半導体装置の構成を示す断面図である。実施の形態９の半導体装置の構成を示す断面図である。実施の形態１０の半導体装置の構成を示す断面図である。実施の形態１１の半導体装置の構成を示す断面図である。実施の形態１の第１比較例の半導体装置の構成を示す断面図である。実施の形態１の第２比較例の半導体装置の構成を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。

［構造説明］
図１は、本実施の形態の半導体装置の製造プロセスで用いるリソグラフィ工程用位置決め用マーク部分の構成を示す模式図である。図１の上部は、平面図であり、図１の下部は断面図である。断面図は、例えば、平面図のＡ−Ａ断面部に対応する。

図１に示すように、本実施の形態の半導体装置は、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、アライメントマーク形成領域、例えば、スクライブ領域に形成される。

アライメントマークＡＭ１の平面形状は、例えば、Ｙ方向に長辺を有する略矩形状である。ここで言う“平面形状”とは、上面からの平面視における形状を意味する。なお、本明細書において、矩形状などの形状を説明する場合は、特に明示した場合を除き、平面形状を意味するものとする。ここでは、半導体基板Ｓを選択的にエッチングすることにより形成された半導体基板Ｓの表面の凸部をアライメントマークＡＭ１としている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１の上部には、アライメントマークＡＭ２（ＡＭ２ａ、ＡＭ２ｂ）が配置されている。

アライメントマークＡＭ２は、層間絶縁膜ＩＬ１上にアライメントマークＡＭ１とその一部が重なるように配置される。このアライメントマークＡＭ２は、アライメントマーク部ＡＭ２ａおよびアライメントマーク部ＡＭ２ｂを有する。アライメントマーク部ＡＭ２ａは、アライメントマークの第１の端部であるラインＡＭ１Ｙ１、言い換えれば、アライメントマークＡＭ１のＹ方向に延在する一の辺（図中左側）の上方に配置される。また、アライメントマーク部ＡＭ２ｂは、アライメントマークの第２の端部であるラインＡＭ１Ｙ２、言い換えれば、アライメントマークＡＭ１のＹ方向に延在する他の辺（図中右側）の上方に配置される。ラインＡＭ１Ｙ１はラインＡＭ１Ｙ２と対向している。

例えば、光を照射し、Ｘ方向（ラインＡＭ１Ｙ１、ＡＭ１Ｙ２と交差する方向）の反射光の強度分布を検出波形情報として得る。光（マーク検出光学系）としては、例えば、白色光（ハロゲンランプの波長分布幅の広い可視波長領域光）などを用いることができる。アライメントマーク領域とその周辺領域とは反射光の強度が異なるため、上記検出波形を演算することによりアライメントマークの位置（Ｘ座標、Ｙ座標）を認識することができる（図１０参照）。

上記アライメントマークを構成する材料は、通常は上記光（照射光）に対して不透明な膜である。例えば、光が材料中を通過する場合、照射光のエネルギーが材料中に取り込まれる。この吸収の程度は材料の種類や照射光の波長によって異なるが、照射光の吸収の程度の小さい材料は透明であり、吸収の程度の大きい材料は不透明であるという。

このように、このアライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することにより、下層のアライメントマークＡＭ１の端部を検出することなく、アライメントマークＡＭ２を検出することが可能となる。これにより、スクライブ領域の小面積化を図ることができる。また、高精度な位置合わせを行うことができる。

［製法説明］
次いで、図２〜図９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図９は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。

図２に示すように、半導体基板Ｓとして例えばｐ型の単結晶シリコンからなる基板を準備する。半導体基板Ｓは、例えば、略円形のウエハ状の基板である。この半導体基板Ｓは、アライメントマークが形成される領域１Ａと半導体素子（その上部のプラグや配線を含む）が形成される領域２Ａとを有する。領域１Ａは、例えば、スクライブ領域（スクライブライン、ダイシング領域）である。このスクライブ領域は、略円形のウエハ状の基板を半導体チップとして切り出す際の切断領域であり、例えば、略円形のウエハ状の基板上に碁盤目状に設けられる（図２０、図２１参照）。

次いで、図３に示すように、領域１ＡにおいてアライメントマークＡＭ１（分離溝ＴＲ）を形成し、領域２Ａにおいて、素子分離領域ＳＴＩ用の分離溝ＴＲを形成する。

例えば、半導体基板Ｓの活性領域となる領域およびアライメントマークＡＭ１となる領域を窒化シリコン膜（図示せず）で覆い、所定のリソグラフィ工程により所定の分離溝ＴＲの形成領域を露出するようなフォトレジスト膜のパターンを形成した後、このフォトレジスト膜のパターンをマスクに上記窒化シリコン膜および半導体基板Ｓをエッチングすることにより、分離溝ＴＲを形成する。

これにより、領域１Ａにおいては、半導体基板Ｓに凸部（半導体基板Ｓの厚膜部）が形成され、この凸部がアライメントマークＡＭ１となる。このアライメントマークＡＭ１は、図４に示すように、Ｙ方向に長辺を有する略矩形状である。Ｙ方向に延在する一の長辺は、ラインＡＭ１Ｙ１である。Ｙ方向に延在する他の長辺は、ラインＡＭ１Ｙ２であり、このラインＡＭ１Ｙ２は、ラインＡＭ１Ｙ１と対向している。長辺の長さ（Ｙ方向の長さ（幅））は例えば４０μｍ程度である。なお、Ｘ方向に延在する一の短辺は、ラインＡＭ１Ｘ１であり、他の短辺は、ラインＡＭ１Ｘ２である。これらのライン（ＡＭ１Ｘ１、ＡＭ１Ｘ２）は対向している。短辺の長さ（Ｘ方向の長さ（幅））は、例えば、４μｍ程度である。上記の４つの辺で区画される略矩形の領域が凸部となっている。

このようなアライメントマークＡＭ１に対し、光（例えば、白色光）を照射し、Ｘ方向における反射光の強度を検出波形情報として得ることにより、アライメントマークの位置（Ｘ座標）を認識することができる。

ここでは、スクライブ領域である領域１Ａは、Ｘ方向に延在しており、このＸ方向と交差するＹ方向に長辺が位置するように、略矩形のアライメントマークＡＭ１が配置されている。また、ここでは、このような略矩形のアライメントマークＡＭ１が、Ｘ方向に繰り返し配置されている。ピッチ（アライメントマークＡＭ１間）は、例えば、８μｍ程度である。なお、１つの略矩形のアライメントマークＡＭ１の検出波形から位置情報を演算してもよく、また、複数のアライメントマークＡＭ１の検出波形から位置情報を演算してもよい。即ち、１つのアライメントマークＡＭ１を位置決めに用いてもよく、複数のアライメントマークＡＭ１を位置決めに用いてもよい。一般的には複数の検出波形を用いた方がノイズなどのばらつき成分の影響をより小さくできるため、より高い位置決め精度を得やすくなる。

次いで、図５に示すように、分離溝ＴＲの内部を含む半導体基板Ｓ上に絶縁膜として例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積する。次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて分離溝ＴＲ以外の絶縁膜を除去し、さらに上記窒化シリコン膜（図示せず）をエッチング除去する。これにより、分離溝ＴＲの内部に酸化シリコン膜などの絶縁膜が埋め込まれた素子分離領域ＳＴＩを形成することができる。このような素子分離方法をＳＴＩ（shallow trench isolation）法という。

次いで、領域２Ａの活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子（図示せず）を形成する。このような半導体素子は、複数層の膜をパターニングすることにより形成される。この際のフォトリソグラフィ工程などにおいて、アライメントマークＡＭ１の位置情報に基づいて半導体基板Ｓと露光マスク（原版）とを位置合わせする。これにより、露光マスクに描かれたパターンを精度良く転写することができる。これにより、複数層の膜を精度良く重ね合わせることができる。その結果、半導体装置の特性を向上させることができる。

次いで、図６に示すように、半導体基板Ｓ上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。次いで、層間絶縁膜ＩＬ１に、導電性膜として、金属膜ＭＬを形成する。層間絶縁膜ＩＬ１上に、金属膜ＭＬとして、例えば、アルミニウム（Ａｌ）膜をスパッタリング法などを用いて堆積する。なお、アルミニウム膜の上下に、例えば、窒化チタン膜などよりなるバリア膜を形成してもよい。

次いで、上記金属膜ＭＬをパターニングする。例えば、金属膜ＭＬ上にポジ型フォトレジスト膜（感光性樹脂膜）Ｒ１を塗布する。次いで、露光マスクを用いて露光することにより、フォトレジスト膜Ｒ１を部分的に変質させる。次いで、現像処理を行うことにより、フォトレジスト膜Ｒ１の変質部分を選択的に除去し、露光マスクに対応するフォトレジスト膜Ｒ１を残存させる（図６）。次いで、このフォトレジスト膜Ｒ１をマスクとして金属膜ＭＬをエッチングする（図７）。次いで、残存するフォトレジスト膜Ｒ１をアッシングなどにより除去する（図８）。これにより、アライメントマークＡＭ２（ＡＭ２ａ、ＡＭ２ｂ）および第１層配線Ｍ１が形成される。

この際、図９に示すように、アライメントマークＡＭ１の第１の端部であるラインＡＭ１Ｙ１の上部を覆うように、略矩形のアライメントマーク部ＡＭ２ａを形成する。また、アライメントマークＡＭ１の第２の端部であるラインＡＭ１Ｙ２の上部を覆うように、略矩形のアライメントマーク部ＡＭ２ｂを形成する。

アライメントマーク部ＡＭ２ａ、ＡＭ２ｂのＸ方向の長さ（幅）は例えば０．５μｍ程度である。また、Ｙ方向の長さ（幅）は、例えば、４０μｍ程度である。なお、当該プロセスにおける“許容重ね合わせずれ量”は、０．０３０μｍ程度である。よって、Ｘ方向の長さ（幅）を“許容重ね合わせずれ量”の２倍以上とすることにより、ラインＡＭ１Ｙ１、ＡＭ１Ｙ２の上部を覆うことができる。

上記のようにアライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することにより、下層のアライメントマークＡＭ１の端部（ラインＡＭ１Ｙ１、ＡＭ１Ｙ２）を検出することなく、アライメントマークＡＭ２を検出することが可能となる。

図１０は、アライメントマークと検出波形との関係を示す図である。最下段は、アライメントマークＡＭ１、ＡＭ２の断面図を示し、中段は、アライメントマークＡＭ１、ＡＭ２の平面図を示す。最上段は、アライメントマークＡＭ２のＸ方向における検出波形のグラフであり、横軸は、位置（position）、縦軸は、光の強度（Intensity［ａ．ｕ．］）を示す。図１０に示すように、アライメントマークＡＭ１の端部（ラインＡＭ１Ｙ１、ＡＭ１Ｙ２）に対応した位置で波形変化が確認されず、アライメントマーク部ＡＭ２ａおよびＡＭ２ｂの端部に対応した位置において波形の変化（ピーク）が確認される。言い換えれば、アライメントマークＡＭ１のエッジ情報を含まず、アライメントマークＡＭ２のエッジ情報のみを検出波形として認識することができる。例えば最上段の図中に破線で示したような光強度スライス値と検出波形が交差する位置をアライメントマークＡＭ２のパターンエッジ位置として検出することができる。よって、以降の位置合わせにおいては、アライメントマークＡＭ２を用いて位置合わせを行うことが可能となる。

このように、本実施の形態においては、このアライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することが可能となり、スクライブ領域の小面積化を図ることができる。また、高精度な位置合わせを行うことができる。

図２６は、本実施の形態の第１比較例の半導体装置の構成を示す断面図である。また、図２７は、本実施の形態の第２比較例の半導体装置の構成を示す断面図である。

図２６においては、層間絶縁膜ＩＬ１中に形成されたプラグＰ１〜Ｐ３をアライメントマークとして用いることができる。しかしながら、この場合は、上層のアライメントマーク（例えば、プラグＰ２）の検出の際、下層のアライメントマーク（例えば、プラグＰ１）の影響を防止するために、これらの間に遮光膜として金属膜ＭＬを配置している。

また、図２７においては、層間絶縁膜ＩＬ１上の金属膜をアライメントマークＡＭ１として用いることができる。この場合においても、下層のアライメントマークＡＭ１の影響を防止するために、その上層に遮光膜（カバーパターン）ＭＰ２を配置し、その上部の層間絶縁膜ＩＬ３を開口することによりアライメントマークＡＭ２を形成している。

図２６に示す第１比較例のように、下層のアライメントマークを遮光膜で覆った後、上層のアライメントマークを形成する場合には、製造プロセスの制約が大きい。追って詳細に説明するように、アライメントマークや遮光膜は、領域２Ａに形成される半導体素子（その上部のプラグや配線を含む）の構成膜の形成工程を利用して形成される。よって、上層のアライメントマークは、下層のアライメントマークを覆う際に遮光性の材料を用いた工程の後にしか形成できないといった制約が生じる。また、遮光性の材料を用いた工程の後において形成する膜（膜厚や膜材料）が必ずしもアライメントマークの形成に適さない場合もある。例えば、膜材料の透過性が大きい場合や、膜厚が小さすぎる場合などがある。このような構成膜でアライメントマークを形成した場合、アライメントマークの検出精度が低下する恐れがある。また、このような検出精度の低下を回避するためには、遮光性の材料を用いた工程の後であって、アライメントマークの形成に適する膜（構成膜）の形成まで上層のアライメントマークの形成を待つこととなり好ましくない。

また、図２７に示す第２比較例のように、下層のアライメントマークＡＭ１上に遮光膜（カバーパターン）ＭＰ２を配置する場合、遮光膜（カバーパターン）ＭＰ２で複数のアライメントマークＡＭ１を全て覆う必要があり、遮光膜（カバーパターン）ＭＰ２の大きさが大きくなる。このような場合、遮光膜（カバーパターン）ＭＰ２と半導体素子（その上部のプラグや配線を含む）の構成膜との寸法差が大きくなる。このため、カバーパターンの加工性が劣化し、例えばダマシン配線形成のＣＭＰプロセスで過剰に研磨が進み、極端な場合は異物発生要因となる可能性がある。

これに対し、本実施の形態においては、例えば、図２６の第１比較例における遮光膜を上層のアライメントマークとして利用することができる。また、製造プロセスの制約も小さくなる。また、アライメントマークとして好適な膜材料や膜厚の選択が容易となり、アライメントマークのコントラストを向上させることができる。よって、アライメントマークの検出精度が向上する。また、下層のアライメントマークおよび上層のアライメントマークの寸法に制約がなく、半導体素子（その上部のプラグや配線を含む）の構成膜の寸法との調整が容易となる。その結果、アライメントマークの加工精度を向上させることができる。

このように、本実施の形態によれば、このアライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置しやすく、また、半導体素子（その上部のプラグや配線を含む）の構成膜の形状や製造工程との整合を図りやすい。これにより、アライメントマークの加工精度を向上でき、高精度な位置合わせを行うことができる。その結果、半導体装置の特性を向上させることができる。また、アライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することで、スクライブ領域の小面積化を図ることができる。

（実施の形態２）
実施の形態１においては、層間絶縁膜ＩＬ１上の第１層配線Ｍ１を形成する工程を利用してアライメントマークＡＭ２を形成したが、層間絶縁膜ＩＬ１中のプラグの形成工程を利用してアライメントマークＡＭ２を形成してもよい。

［構造説明］
図１１は、本実施の形態の半導体装置の構成を示す図である。図１１の左部は、領域１Ａに関する図であり、右部は領域２Ａに関する図である。左部（領域１Ａ）において、上部は平面図を、下部は断面図を示す。右部（領域２Ａ）においては、断面図のみを示す。

図１１に示すように、本実施の形態の半導体装置は、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である。ここでは、半導体基板Ｓを選択的にエッチングすることにより形成された半導体基板Ｓの表面の凸部をアライメントマークＡＭ１としている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１中には、アライメントマークＡＭ２（ＡＭ２ａ、ＡＭ２ｂ）が配置されている。

アライメントマークＡＭ２は、層間絶縁膜ＩＬ１中にアライメントマークＡＭ１とその一部が重なるように配置される。このアライメントマークＡＭ２は、実施の形態１と同様に、アライメントマーク部ＡＭ２ａおよびアライメントマーク部ＡＭ２ｂを有する。なお、本実施の形態のアライメントマークＡＭ１およびアライメントマークＡＭ２の平面形状は、実施の形態１の場合と同様であるためその詳細な説明を省略する。

また、図１１に示すように、領域２Ａにおいては、ＭＩＳＦＥＴ（Ｔ）およびプラグＰ１が形成されている。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図１１を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態１と同様の工程については詳細な説明を省略する。

まず、実施の形態１と同様に、半導体基板Ｓを準備し、分離溝ＴＲを形成する。これにより、領域１Ａにおいては、半導体基板Ｓに凸部（半導体基板Ｓの厚膜部）が形成され、この凸部がアライメントマークＡＭ１となる。

次いで、実施の形態１と同様に、分離溝ＴＲの内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。

次いで、領域２Ａの活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴ（Ｔ）を形成する。ＭＩＳＦＥＴ（Ｔ）の構成に制限はないが、例えば、次のような構成のＭＩＳＦＥＴ（Ｔ）を形成することができる。例えば、ＭＩＳＦＥＴ（Ｔ）は、半導体基板Ｓ上にゲート酸化膜（ゲート絶縁膜）ＧＯＸを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側の半導体基板Ｓ中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域（ｎ⁻型半導体領域）ＮＭおよびｎ型の高濃度半導体領域（ｎ^＋型半導体領域）ＮＲよりなる。また、ゲート電極Ｇの側壁にはサイドウォール膜ＳＷが配置されている。

上記ＭＩＳＦＥＴ（Ｔ）の各部位は、各膜をパターニングすることにより形成される。この際のフォトリソグラフィ工程などにおいて、アライメントマークＡＭ１の位置情報に基づいて半導体基板Ｓと露光マスク（原版）とを位置合わせする。これにより、露光マスクに描かれたパターンを精度良く転写することができる。その結果、ＭＩＳＦＥＴ（Ｔ）の各部位を精度良く形成することができ、ＭＩＳＦＥＴ（Ｔ）の特性を向上させることができる。詳細なＭＩＳＦＥＴの形成工程については、実施の形態７等において説明する。

次いで、ＭＩＳＦＥＴ（Ｔ）上を含む半導体基板Ｓ上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。

次いで、層間絶縁膜ＩＬ１をパターニングすることにより、領域１ＡのアライメントマークＡＭ２の形成領域に開口部（コンタクトホール）を設け、さらに、領域２Ａのｎ型の高濃度半導体領域ＮＲ上にコンタクトホールを形成する。

次いで、コンタクトホールの内部に導電性膜を埋め込むことによりアライメントマークＡＭ２（ＡＭ２ａ、ＡＭ２ｂ）およびプラグＰ１を形成する。例えば、開口部およびコンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。次いで、バリア膜上に、主導電性膜として、タングステン（Ｗ）膜を、開口部およびコンタクトホールを埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリア膜および主導電性膜をＣＭＰ法などを用いて除去する。これにより、アライメントマークＡＭ２（ＡＭ２ａ、ＡＭ２ｂ）およびプラグＰ１が形成される。

この際、実施の形態１と同様に、アライメントマークＡＭ１の第１の端部であるラインＡＭ１Ｙ１の上部を覆うように、略矩形のアライメントマーク部ＡＭ２ａを形成する。また、アライメントマークＡＭ１の第２の端部であるラインＡＭ１Ｙ２の上部を覆うように、略矩形のアライメントマーク部ＡＭ２ｂを形成する（図９、図１１参照）。

このように、プラグＰ１の形成工程を利用してアライメントマークＡＭ２を形成してもよい。

本実施の形態においても、実施の形態１と同様に、アライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置しても、下層のアライメントマークＡＭ１の端部（ラインＡＭ１Ｙ１、ＡＭ１Ｙ２）を検出することなく、アライメントマークＡＭ２を検出することが可能となる。

また、実施の形態１のように、アライメントマークＡＭ１を分離溝ＴＲと同じ工程で形成し、アライメントマークＡＭ２を第１層配線Ｍ１と同層で形成してもよい。また、本実施の形態のように、アライメントマークＡＭ１を分離溝ＴＲと同じ工程で形成し、アライメントマークＡＭ２をプラグＰ１と同じ工程で形成してもよい。また、この際、アライメントマークＡＭ１を素子分離領域ＳＴＩと同じ工程で形成してもよい。即ち、半導体基板Ｓの表面の凹部（分離溝ＴＲ）に絶縁膜が埋め込まれた領域をアライメントマークＡＭ１としてもよい。

この他、アライメントマークＡＭ１を分離溝ＴＲ（または素子分離領域ＳＴＩ）と同じ工程で形成し、アライメントマークＡＭ２をＭＩＳＦＥＴ（Ｔ）のゲート電極Ｇと同層で形成してもよい。アライメントマークＡＭ１をＭＩＳＦＥＴ（Ｔ）のゲート電極Ｇと同層で形成し、アライメントマークＡＭ２を第１層配線Ｍ１と同層で形成してもよい。また、アライメントマークＡＭ１を第１層配線Ｍ１と同層で形成し、アライメントマークＡＭ２を第２層配線Ｍ２と同層で形成してもよい。このように、領域２Ａに形成される半導体素子（その上部のプラグや配線を含む）の各構成部と対応させて、アライメントマークＡＭ１、ＡＭ２の種々の組み合わせを採用することができる。

（実施の形態３）
実施の形態１においては、略矩形のアライメントマークＡＭ１のラインＡＭ１Ｙ１の上部を覆うように、略矩形のアライメントマーク部ＡＭ２ａを形成し、アライメントマークＡＭ１のラインＡＭ１Ｙ２の上部を覆うように、略矩形のアライメントマーク部ＡＭ２ｂを形成している（図１参照）。本実施の形態においては、アライメントマークＡＭ２の他の平面形状例について説明する。

例えば、第１例においては、略矩形のアライメントマークＡＭ１の外周（ラインＡＭ１Ｙ１、ＡＭ１Ｙ２、ＡＭ１Ｘ１、ＡＭ１Ｘ２）を覆うように、枠状のアライメントマークＡＭ２を形成している。また、第２例においては、アライメントマークＡＭ１のラインＡＭ１Ｙ１およびラインＡＭ１Ｙ２に沿って、四角柱状のアライメントマーク部を複数配置している。

（第１例）
［構造説明］
図１２は、本実施の形態の半導体装置の製造プロセスで用いるリソグラフィ工程用の位置決めマークの第１例を示す図である。図１２は、領域１Ａに関し、上部は平面図を、下部は断面図を示す。

図１２に示すように、本実施の形態の半導体装置は、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である。ここでは、アライメントマークＡＭ１は、半導体基板Ｓの上方の層間絶縁膜ＩＬ１上に配置されている。例えば、第１層配線（Ｍ１）を形成する工程を利用してアライメントマークＡＭ１が形成されている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ２が配置され、この層間絶縁膜ＩＬ２上には、アライメントマークＡＭ２が配置されている。アライメントマークＡＭ２は、層間絶縁膜ＩＬ２上にアライメントマークＡＭ１とその一部が重なるように配置される。

具体的に、アライメントマークＡＭ２は、略矩形のアライメントマークＡＭ１の外周（ラインＡＭ１Ｙ１、ＡＭ１Ｙ２、ＡＭ１Ｘ１、ＡＭ１Ｘ２）を覆うように、枠状に形成されている。他の言い方をすれば、アライメントマークＡＭ２は、略矩形のアライメントマークＡＭ１の外周より一回り大きく形成され、アライメントマークＡＭ１の外周より内側に開口部を有する。また、他の言い方をすれば、アライメントマークＡＭ２は、略矩形のアライメントマークＡＭ１の外周を構成する４つのライン（ＡＭ１Ｙ１、ＡＭ１Ｙ２、ＡＭ１Ｘ１、ＡＭ１Ｘ２）上に位置する４つの部位を有するように構成されている。即ち、アライメントマークＡＭ２は、アライメントマークＡＭ１のラインＡＭ１Ｙ１の上部を覆うアライメントマーク部（第１部）およびアライメントマークＡＭ１のラインＡＭ１Ｙ２の上部を覆うアライメントマーク部（第２部）を有する。さらに、アライメントマークＡＭ２は、アライメントマークＡＭ１のラインＡＭ１Ｘ１の上部を覆うアライメントマーク部（第３部）およびアライメントマークＡＭ１のラインＡＭ１Ｘ２の上部を覆うアライメントマーク部（第４部）を有する。

このようにアライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することにより、下層のアライメントマークＡＭ１の端部を検出することなく、アライメントマークＡＭ２を検出することが可能となる。これにより、スクライブ領域の小面積化を図ることができる。また、高精度な位置合わせを行うことができる。

また、図１２に示した例では、下側のアライメントマークＡＭ１のパターンエッジをすべて覆うようにアライメントマークＡＭ２を配置しているため、下側のアライメントマークの情報がすべて遮断されるようになる。これにより、アライメントマークＡＭ１によるノイズなどの影響をより受けにくくすることができる。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図１２を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態１や２と同様の工程については詳細な説明を省略する。

まず、実施の形態１等と同様に、半導体基板Ｓを準備し、素子分離領域（図示せず）やＭＩＳＦＥＴなどの半導体素子（図示せず）を形成する。

次いで、半導体基板Ｓ上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。

次いで、層間絶縁膜ＩＬ１中にプラグ（図示せず）を形成する。このプラグは、例えば、実施の形態２のプラグＰ１と同様に形成することができる。

次いで、層間絶縁膜ＩＬ１に、導電性膜として、金属膜を堆積し、金属膜をパターニングすることにより、領域１ＡにアライメントマークＡＭ１を形成し、例えば、他の領域（領域２Ａ）に第１層配線（図示せず）を形成する。アライメントマークＡＭ１は、Ｙ方向に長辺を有する略矩形状である。

次いで、アライメントマークＡＭ１および第１層配線（図示せず）上に、層間絶縁膜ＩＬ２を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積する。この際、層間絶縁膜ＩＬ２の表面には、アライメントマークＡＭ１に起因する凹凸が生じている。

次いで、層間絶縁膜ＩＬ２に、導電性膜として、金属膜を形成する。層間絶縁膜ＩＬ１上に、例えば、アルミニウム膜をスパッタリング法などを用いて堆積する。なお、アルミニウム膜の上下に、例えば、窒化チタン膜などよりなるバリア膜を形成してもよい。

次いで、上記金属膜をパターニングする。例えば、金属膜上にポジ型フォトレジスト膜（図示せず）を塗布する。次いで、露光マスクを用いて露光することにより、フォトレジスト膜を部分的に反応させる。次いで、現像処理を行うことにより、フォトレジスト膜の変質部分を選択的に除去し、露光マスクに対応するフォトレジスト膜を残存させる。

（第２例）
［構造説明］
図１３は、本実施の形態の半導体装置の第２例を示す図である。図１３の左部は、領域１Ａを、右部は領域２Ａに関する図である。左部（領域１Ａ）において、上部は平面図を、下部は断面図を示す。右部（領域２Ａ）においては、断面図のみを示す。

図１３に示すように、本実施の形態の半導体装置は、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である。ここでは、実施の形態１で説明した分離溝ＴＲの内部に酸化シリコン膜などの絶縁膜が埋め込まれた素子分離領域ＳＴＩをアライメントマークＡＭ１としている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１中には、アライメントマークＡＭ２が配置されている。アライメントマークＡＭ２は、層間絶縁膜ＩＬ１中にアライメントマークＡＭ１とその一部が重なるように配置される。

具体的に、アライメントマークＡＭ２は、略矩形の複数のアライメントマーク部よりなる。アライメントマークＡＭ２は、アライメントマークＡＭ１のラインＡＭ１Ｙ１に沿って配置されている複数のアライメントマーク部（アライメントマーク部群、アライメントマーク部列、ＡＭ２ａ１〜ＡＭ２ａ７）ＡＭ２ａを有する。そして、さらに、アライメントマークＡＭ１のラインＡＭ１Ｙ２に沿って配置されている複数のアライメントマーク部（アライメントマーク部群、アライメントマーク部列、ＡＭ２ｂ１〜ＡＭ２ｂ７）ＡＭ２ｂを有する。これらの複数のアライメントマーク部（ＡＭ２ａ、ＡＭ２ｂ）により、アライメントマークＡＭ２が構成される。

各アライメントマーク部のＸ方向の長さ（幅）は例えば０．７μｍ程度であり、Ｙ方向の長さ（幅）は、例えば、０．５μｍ程度である。また、各アライメントマーク部のＹ方向の間隔は、例えば、０．５μｍ程度である。この間隔は、マーク検出光ではっきり分離して観察されることがないように、かつ、下側パターンの像が遮られるように、例えば白色光であれば０．５μｍ程度以下とすることが望ましい。

また、図１３に示すように、領域２Ａにおいては、ＭＩＳＦＥＴ（Ｔ）およびプラグＰ１等が形成されている。これらの構成は、図１１を参照しながら説明した実施の形態２と同様であるため、その詳細な説明を省略する。

本実施の形態においても、実施の形態１と同様に、アライメントマークＡＭ１とアライメントマークＡＭ２（ＡＭ２ａ１〜ＡＭ２ａ７、ＡＭ２ｂ１〜ＡＭ２ｂ７）とを重ね合わせて配置することにより、下層のアライメントマークＡＭ１の端部（ラインＡＭ１Ｙ１、ＡＭ１Ｙ２）を検出することなく、アライメントマークＡＭ２を検出することが可能となる。

また、本実施の形態によれば、プラグＰ１の形成工程を利用してアライメントマーク部（ＡＭ２ａ１〜ＡＭ２ａ７）を形成することができる。プラグＰ１の平面形状は、例えば、直径が０．１μｍ程度の略円形である。よって、例えば、実施の形態２（図１１）の場合と比較し、アライメントマークＡＭ２とプラグＰ１との寸法差が軽減される。よって、アライメントマークＡＭ２の加工精度を向上させることができる。例えば、アライメントマークＡＭ２を構成する膜の埋め込み特性を向上させることができる。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図１３を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態１または２と同様の工程については詳細な説明を省略する。

まず、実施の形態２と同様に、半導体基板Ｓを準備し、分離溝ＴＲを形成し、その内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩは、領域１ＡにおいてアライメントマークＡＭ１となる。アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である。

次いで、領域２Ａの活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴ（Ｔ）を形成する。ＭＩＳＦＥＴ（Ｔ）は、半導体基板Ｓ上にゲート酸化膜ＧＯＸを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側の半導体基板Ｓ中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｎ型の低濃度半導体領域（ｎ⁻型半導体領域）ＮＭおよびｎ型の高濃度半導体領域（ｎ^＋型半導体領域）ＮＲよりなる。また、ゲート電極Ｇの側壁にはサイドウォール膜ＳＷが配置されている。

上記ＭＩＳＦＥＴ（Ｔ）の各部位は、各膜をパターニングすることにより形成される。この際のフォトリソグラフィ工程などにおいて、アライメントマークＡＭ１の位置情報に基づいて半導体基板Ｓと露光マスク（原版）とを位置合わせする。これにより、露光マスクに描かれたパターンを精度良く転写することができる。その結果、ＭＩＳＦＥＴ（Ｔ）の各部位を精度良く形成することができ、ＭＩＳＦＥＴ（Ｔ）の特性を向上させることができる。

次いで、層間絶縁膜ＩＬ１をパターニングすることにより、領域１ＡのアライメントマークＡＭ２の形成領域に開口部（コンタクトホール）を設け、さらに、領域２Ａのｎ^＋型半導体領域ＮＲ上にコンタクトホールを形成する。

次いで、開口部およびコンタクトホールの内部に導電性膜を埋め込むことによりアライメントマークＡＭ２（ＡＭ２ａ１〜ＡＭ２ａ７、ＡＭ２ｂ１〜ＡＭ２ｂ７）およびプラグＰ１を形成する。例えば、開口部およびコンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。次いで、バリア膜上に、主導電性膜として、タングステン（Ｗ）膜を、開口部およびコンタクトホールを埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリア膜および主導電性膜をＣＭＰ法などを用いて除去する。これにより、アライメントマークＡＭ２およびプラグＰ１が形成される。

このように、本実施の形態においては、複数のアライメントマーク部（ＡＭ２ａ１〜ＡＭ２ａ７、ＡＭ２ｂ１〜ＡＭ２ｂ７）とプラグＰ１との寸法が同程度であるため、開口部およびコンタクトホールの内部の導電性膜の埋め込み特性が向上する。

また、本実施の形態においても、実施の形態１と同様に、アライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することができ、スクライブ領域の小面積化を図ることができる。また、アライメントマーク部を横切るＸ方向（例えば、Ａ−Ａ部）において、アライメントマークＡＭ１の波形のピークは確認されず、アライメントマーク部（ＡＭ２ａ１〜ＡＭ２ａ７、ＡＭ２ｂ１〜ＡＭ２ｂ７）の端部を波形のピークとして確認することができる。よって、アライメントマークＡＭ２を用いて高精度な位置合わせを行うことが可能となる。

（実施の形態４）
実施の形態１においては、アライメントマークＡＭ１のラインＡＭ１Ｙ１の上方にアライメントマーク部ＡＭ２ａを配置し、アライメントマークＡＭ１のラインＡＭ１Ｙ２の上方にアライメントマーク部ＡＭ２ｂを配置している（図１参照）。

これに対し、本実施の形態においては、アライメントマークＡＭ１のラインＡＭ１Ｙ１を挟み込むようにアライメントマーク部ＡＭ２ａを分割して配置している。また、アライメントマークＡＭ１のラインＡＭ１Ｙ２を挟み込むようにアライメントマーク部ＡＭ２ｂを分割して配置している。

［構造説明］
図１４は、本実施の形態の半導体装置の構成および検出波形を示す図である。最下段は、アライメントマークＡＭ１、ＡＭ２の断面図を示し、中段は、アライメントマークＡＭ１、ＡＭ２の平面図を示す。最上段は、アライメントマークＡＭ２のＸ方向における検出波形のグラフであり、横軸は、位置（position）、縦軸は、光の強度（Intensity［ａ．ｕ．］）を示す。なお、断面図は、例えば、平面図のＢ−Ｂ断面部に対応する。

図１４の中段および最下段に示すように、本実施の形態の半導体装置は、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１上には、アライメントマークＡＭ２（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）が配置されている。

アライメントマークＡＭ２は、層間絶縁膜ＩＬ１上の４つの部分を有する。このアライメントマークＡＭ２は、アライメントマーク部ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬおよびＡＭ２ｂＲを有する。アライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲは、アライメントマークの第１の端部であるラインＡＭ１Ｙ１を挟み込むように配置されている。また、アライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲは、ラインＡＭ１Ｙ２を挟み込むように配置されている。アライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲをＡＭ２ａと、アライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲをＡＭ２ｂと示す。

各アライメントマーク部（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）のＸ方向の長さ（幅）は例えば０．５μｍ程度であり、Ｙ方向の長さ（幅）は、例えば、４０μｍ程度である。また、各アライメントマーク部のＸ方向の間隔は、例えば、０．５μｍ程度である。この間隔は下側マークによる波形変化と上側マークによる波形変化とが分離して検出されるように設定されていればよく、好ましくは下側マークの波形が上側マークの波形に埋没する程度の幅、白色検出光の場合は、０．５μｍ程度以下とすることが望ましい。

図１４の最上段に示すように、アライメントマークＡＭ１のラインＡＭ１Ｙ１において、波形のピークは若干確認されるものの、アライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲの端部における波形のピークに埋没している。よって、アライメントマーク部ＡＭ２ａＬの左側の端部およびＡＭ２ａＲの右側の端部における波形のピークを認識することが可能である。また、アライメントマークＡＭ１のラインＡＭ１Ｙ２において、波形のピークは若干確認されるものの、アライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲの端部における波形のピークに埋没している。よって、アライメントマーク部ＡＭ２ｂＬの左側の端部およびＡＭ２ｂＲの右側の端部における波形のピークを容易に認識することが可能である。

よって、以降の位置合わせにおいては、アライメントマークＡＭ２を用いて位置合わせを行うことができる。ここで、波形の埋没とは、アライメントマーク部（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）の波形変化量よりも小さな波形変化量であることを意味する。

このように、本実施の形態においては、このアライメントマークＡＭ２を下層のアライメントマークＡＭ１上に重ね合わせて配置することが可能となり、スクライブ領域の小面積化を図ることができる。また、下層のアライメントマークＡＭ１の端部を誤認識することなく、アライメントマークＡＭ２を検出することが可能となる。これにより、高精度な位置合わせを行うことができる。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図１４を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態１と同様の工程については詳細な説明を省略する。

まず、実施の形態１と同様に、半導体基板Ｓを準備し、分離溝ＴＲを形成する。次いで、分離溝ＴＲの内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩは、領域１ＡにおいてアライメントマークＡＭ１となる。アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である。

次いで、他の領域（領域２Ａ）の活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴなどの半導体素子（図示せず）を形成する。次いで、半導体素子上を含む半導体基板Ｓ上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。

次いで、層間絶縁膜ＩＬ１に、導電性膜として、金属膜をスパッタリング法などを用いて堆積し、金属膜をパターニングする。これにより、アライメントマークＡＭ２（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）を形成する。

この際、図１４に示すように、アライメントマークＡＭ１の第１の端部であるラインＡＭ１Ｙ１を挟み込むように、略矩形のアライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲを形成する。また、アライメントマークＡＭ１の第２の端部であるラインＡＭ１Ｙ２を挟み込むように、略矩形のアライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲを形成する。

このように、下層のアライメントマークＡＭ１のエッジ情報が上層のアライメントマークのエッジ情報に埋没してしまう程度のスペースをアライメントマーク部間（ＡＭ２ａＬとＡＭ２ａＲ間、ＡＭ２ｂＬとＡＭ２ｂＲ間）に設けてもよい。

このような場合においても、アライメントマークＡＭ１の端部を誤認識することなく、アライメントマークＡＭ２を検出することが可能となる。

よって、本実施の形態においても、スクライブ領域の小面積化を図ることができ、また、高精度な位置合わせを行うことができる。

（実施の形態５）
実施の形態４においては、アライメントマークＡＭ１の上方に４つのライン状のアライメントマーク部（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬおよびＡＭ２ｂＲ）をアライメントマークＡＭ２として形成している。

この４つの部分のうち、内側に位置するアライメントマーク部ＡＭ２ａＲおよびＡＭ２ｂＬの間に他のアライメントマーク部ＡＭ２ｃを設け、ラインアンドスペースの構成のアライメントマークＡＭ２としてもよい。

［構造説明］
図１５は、本実施の形態の半導体装置の構成を示す図である。上部は、アライメントマークＡＭ１、ＡＭ２の平面図を示し、下部は、アライメントマークＡＭ１、ＡＭ２の断面図を示す。

図１５に示すように、本実施の形態の半導体装置は、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ２は、層間絶縁膜ＩＬ１上の４つの部分を有する。具体的には、ライン状のアライメントマーク部ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬおよびＡＭ２ｂＲを有する。アライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲ（ＡＭ２ａ）は、アライメントマークの第１の端部であるラインＡＭ１Ｙ１を挟み込むように配置されている。また、アライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲ（ＡＭ２ｂ）は、ラインＡＭ１Ｙ２を挟み込むように配置されている。

さらに、本実施の形態においては、アライメントマーク部ＡＭ２ａＲおよびＡＭ２ｂＬの間にアライメントマーク部ＡＭ２ｃが配置されている。よって、アライメントマークＡＭ１の上方には、５つのライン状のアライメントマーク部（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｃ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）が配置されている。これらのアライメントマーク部のＸ方向の長さ（幅）は例えば０．５μｍ程度であり、Ｙ方向の長さ（幅）は、例えば、４０μｍ程度である。また、各アライメントマーク部のＸ方向の間隔は、例えば、０．４μｍ程度である。即ち、アライメントマークＡＭ１は、ラインアンドスペースの構成のアライメントマークＡＭ２で覆われている。

なお、図１５においては、アライメントマーク部ＡＭ２ａＲおよびＡＭ２ｂＬの間に、１つのアライメントマーク部ＡＭ２ｃしか配置していないが、ＡＭ２ａＲおよびＡＭ２ｂＬの間隔によっては、２以上のアライメントマーク部ＡＭ２ｃを所定の間隔をおいて配置してもよい（図２４参照）。

このように、本実施の形態においても、実施の形態４の場合と同様に、下層のアライメントマークＡＭ１の端部を誤認識することなく、アライメントマークＡＭ２を検出することが可能となる。

また、本実施の形態においては、アライメントマークＡＭ２を構成するアライメントマーク部の幅とピッチ（スペース）の規則性が高まり、アライメントマーク部の加工精度が向上する。

なお、図１５においては、アライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲは、アライメントマークの第１の端部であるラインＡＭ１Ｙ１を挟み込むように配置されている。また、アライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲは、ラインＡＭ１Ｙ２を挟み込むように配置されている。即ち、ラインアンドスペースの構成のアライメントマークＡＭ２のスペース部に、アライメントマークＡＭ１のラインＡＭ１Ｙ１およびラインＡＭ１Ｙ２が対応するように配置されている。

これに対し、アライメントマークＡＭ１の第１の端部であるラインＡＭ１Ｙ１上に、略矩形のアライメントマーク部ＡＭ２ａＬまたはＡＭ２ａＲが配置されてもよい。また、アライメントマークＡＭ１の第２の端部であるラインＡＭ１Ｙ２上に、略矩形のアライメントマーク部ＡＭ２ｂＬまたはＡＭ２ｂＲが配置されてもよい。即ち、ラインアンドスペースの構成のアライメントマークＡＭ２のライン部に、アライメントマークＡＭ１のラインＡＭ１Ｙ１およびラインＡＭ１Ｙ２が対応するように配置してもよい。

［製法説明］
本実施の形態の半導体装置の製造方法は、図１４を参照しながら説明した実施の形態４の場合と同様であるため、その詳細な説明を省略する。

即ち、層間絶縁膜ＩＬ１にの金属膜のパターニングの際、アライメントマークＡＭ２（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）に加えて、アライメントマーク部ＡＭ２ｃを形成することにより、ラインアンドスペースの構成のアライメントマークＡＭ２を形成すればよい。

（実施の形態６）
実施の形態５においては、アライメントマークＡＭ１を覆うように、ラインアンドスペースの構成のアライメントマークＡＭ２（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｃおよびＡＭ２ｂＲ）を形成している（図１５参照）。

これに対し、このアライメントマークＡＭ２の形成層において、スクライブ領域などである領域１Ａの全体にラインアンドスペースの構成のパターン（ラインパターン）を設け、遮光膜として利用してもよい。

［構造説明］
図１６〜図１８は、本実施の形態の半導体装置の構成を示す図である。図１６は断面図、図１７および図１８は、平面図である。

図１６に示すように、本実施の形態の半導体装置は、アライメントマークＡＭ１、複数のラインパターンＭＰおよびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、複数のラインパターン（金属パターン）ＭＰおよびアライメントマークＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１上には、複数のラインパターン（金属パターン）ＭＰが配置されている（図１７）。ラインパターンＭＰのＸ方向の長さ（幅）は例えば０．２５μｍ程度であり、Ｙ方向の長さ（幅）は、例えば、５０μｍ程度である。また、各ラインパターンＭＰのＸ方向の間隔は、例えば、０．２５μｍ程度である。

このＸ方向の間隔としては、マーク検出光学系で個別のラインパターンが分離して検出されず、おおむね一様な光強度分布となるように見える間隔であることが好ましい。また、レイアウトルールで許容される最小のライン幅およびスペース幅以上である必要がある。例えば、ＫｒＦ露光装置を用い最小寸法０．２５μｍのデザインルールにおいては、例えばライン幅およびスペース幅をそれぞれ０．２５μｍとすることで、下層のアライメントマークのエッジ情報が検出され難くなる。

ラインパターンＭＰ上には層間絶縁膜ＩＬ２が配置され、この層間絶縁膜ＩＬ２上には、アライメントマークＡＭ２が配置されている。アライメントマークＡＭ２は、例えば、Ｙ方向に長辺を有する略矩形状であり、金属膜Ｍの開口部ＯＡとして形成されている（図１８）。

このように、本実施の形態においては、アライメントマークＡＭ１とアライメントマークＡＭ２の層間に複数のラインパターンＭＰを設けている。よって、この複数のラインパターンＭＰが遮光膜として機能し、下層のアライメントマークＡＭ１のエッジ情報が抑制されるため、下層のアライメントマークＡＭ１の端部を誤認識することなく、アライメントマークＡＭ２を検出することが可能となる。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。なお、実施の形態４と同様の工程については、その詳細な説明を省略する。

まず、実施の形態４と同様に、素子分離領域ＳＴＩよりなるアライメントマークＡＭ１を形成する。アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である。

次いで、他の領域（領域２Ａ）の活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴなどの半導体素子を形成する。次いで、半導体素子上を含む半導体基板Ｓ上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。

次いで、層間絶縁膜ＩＬ１に、導電性膜として、金属膜をスパッタリング法などを用いて堆積し、金属膜をパターニングする。これにより、複数のラインパターンＭＰを形成する。

次いで、複数のラインパターンＭＰ上に層間絶縁膜ＩＬ２を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ２の表面をＣＭＰ法などを用いて平坦化する。

次いで、層間絶縁膜ＩＬ２に、導電性膜として金属膜Ｍをスパッタリング法などを用いて堆積し、金属膜Ｍをパターニングし、アライメントマークＡＭ２となる開口部ＯＡを形成する。

上記のように、本実施の形態によれば、アライメントマークＡＭ１とアライメントマークＡＭ２の層間に複数のラインパターンＭＰを設けている。アライメントマークＡＭ２は、例えば、Ｙ方向に長辺を有する略矩形状であり、アライメントマークＡＭ１と同様の形状とすることができる。

このように、アライメントマークＡＭ１とアライメントマークＡＭ２の層間に複数のラインパターンＭＰを設けることにより、この複数のラインパターンＭＰが遮光膜として機能し、下層のアライメントマークＡＭ１の形状に関係なく、所望の形状のアライメントマークＡＭ２を積層することができる。

（実施の形態７）
以降の実施の形態においては、領域１Ａに配置されるアライメントマークと領域２Ａに配置される半導体素子（その上部のプラグや配線を含む）とを有する半導体装置の構成例および製造工程例について説明する。

［構造説明］
図１９は、本実施の形態の半導体装置の構成を示す断面図である。

図１９に示すように、本実施の形態の半導体装置の領域１Ａは、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である（図１参照）。ここでは、半導体基板Ｓ上に領域１Ａにおいてゲート酸化膜ＧＯＸを介して形成されるゲート電極（Ｇ）と同層の膜をアライメントマークＡＭ１としている。なお、半導体基板Ｓ中には、素子分離領域ＳＴＩが形成され、領域２Ａの層間絶縁膜ＩＬ１中には、ＭＩＳＦＥＴ（Ｔ）などが形成されている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１上には、アライメントマークＡＭ２（ＡＭ２ａ、ＡＭ２ｂ）が配置されている。ここでは、層間絶縁膜ＩＬ１上に形成される第１層配線Ｍ１と同層の膜をアライメントマークＡＭ２としている。このアライメントマークＡＭ２は、実施の形態１と同様に、アライメントマーク部ＡＭ２ａおよびアライメントマーク部ＡＭ２ｂを有する（図１参照）。アライメントマーク部ＡＭ２ａは、アライメントマークの第１の端部であるラインＡＭ１Ｙ１、言い換えれば、アライメントマークＡＭ１のＹ方向に延在する一の辺の上方に位置する。また、アライメントマーク部ＡＭ２ｂは、アライメントマークの第２の端部であるラインＡＭ１Ｙ２、言い換えれば、アライメントマークＡＭ１のＹ方向に延在する他の辺の上方に位置する。ラインＡＭ１Ｙ１はラインＡＭ１Ｙ２と対向している（図１参照）。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図１９〜図２１を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。図２０および図２１は、本実施の形態の半導体装置の製造工程を示す平面図である。なお、実施の形態１等と同様の工程についてはその詳細な説明を省略する。

まず、実施の形態１と同様に、半導体基板Ｓを準備し、分離溝（ＴＲ）を形成する。次いで、分離溝（ＴＲ）の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。

次いで、領域２Ａの活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴ（Ｔ）を形成する。ＭＩＳＦＥＴ（Ｔ）の形成工程に制限はないが、例えば、以下の工程によりＭＩＳＦＥＴ（Ｔ）を形成することができる。例えば、ゲート酸化膜ＧＯＸとして、酸化シリコン膜を熱酸化法により形成する。窒化シリコン膜などの他の絶縁膜をゲート酸化膜ＧＯＸとしてもよい。また、成膜方法としてＣＶＤ法などを用いてもよい。

次いで、ゲート酸化膜ＧＯＸ上に、導電性膜として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて形成する。次いで、多結晶シリコン膜上にキャップ絶縁膜ＣＡＰとして、例えば、窒化シリコン膜をＣＶＤ法などにより形成する。次いで、図示しないフォトレジスト膜をマスクとして、導電性膜および酸化シリコン膜（ゲート酸化膜ＧＯＸ）をエッチングすることにより、ゲート電極Ｇを形成する。この際、領域１Ａにおいて、多結晶シリコン膜を略矩形に残存させ、ゲート電極Ｇと同層の膜によりアライメントマークＡＭ１を形成する。このアライメントマークＡＭ１の平面形状は、上記“構造説明”の欄および実施の形態１（図１等）で説明したとおりである。次いで、フォトレジスト膜をアッシングなどにより除去する。

次いで、ゲート電極Ｇの両側の半導体基板Ｓ中に、ｎ型の低濃度半導体領域ＮＭを形成する。例えば、ゲート電極Ｇをマスクとして、ｎ型の不純物イオンをイオン注入する。

次いで、ゲート電極Ｇの側壁に絶縁膜よりなるサイドウォール（側壁絶縁膜、側壁スペーサ）ＳＷを形成し、さらに、ゲート電極Ｇおよびサイドウォール膜ＳＷの合成体の両側の半導体基板Ｓ中に、ｎ型の高濃度半導体領域ＮＲを形成する。例えば、半導体基板Ｓ上に絶縁膜として酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＣＶＤ法などを用いて堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などを用いて異方性エッチングする。これにより、ゲート電極Ｇの側壁に絶縁膜よりなるサイドウォール膜ＳＷを残存させることができる。次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷの合成体の両側の半導体基板Ｓ中に、ｎ型の不純物イオンをイオン注入する。なお、イオン注入が不要な領域においては、フォトレジスト膜などで覆い、イオン注入を阻止する。

次いで、半導体基板Ｓに対して、例えばＲＴＡ法等などを用いて熱処理を施すことにより、これまでの工程で注入された不純物を活性化する。

これにより、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲよりなるＬＤＤ構造のソース・ドレイン領域を有するＭＩＳＦＥＴ（Ｔ）を形成することができる。

次いで、半導体基板Ｓ上に、層間絶縁膜ＩＬ１として例えば酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、必要に応じて層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。

次いで、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールを形成する。ここでは、ＭＩＳＦＥＴ（Ｔ）のソース・ドレイン領域（ｎ型の高濃度半導体領域ＮＲ）上の層間絶縁膜ＩＬ１を選択的に除去することによりコンタクトホールを形成する。

次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ１を形成する。例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、例えば、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。次いで、バリア膜上に、主導電性膜として、タングステン（Ｗ）膜を、コンタクトホールを埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリア膜および主導電性膜をＣＭＰ法などを用いて除去する。これにより、コンタクトホールの内部に、バリア膜および主導電性膜よりなるプラグＰ１を形成することができる。

次いで、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に第１層配線Ｍ１を形成する。この際、領域１Ａにおいて、上記積層膜を略矩形に残存させ、第１層配線Ｍ１と同層の膜によりアライメントマークＡＭ２を形成する。このアライメントマークＡＭ２の平面形状は、上記“構造説明”の欄および実施の形態１（図１等）で説明したとおりである。

次いで、第１層配線Ｍ１上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ２を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより、第１層配線Ｍ１上にコンタクトホールを形成する。

次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ２を形成する。プラグＰ２は、プラグＰ１と同様に形成することができる。

次いで、層間絶縁膜ＩＬ２およびプラグＰ２上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ２上に第２層配線Ｍ２を形成する。

なお、ここでは、第１層配線Ｍ１と第２層配線Ｍ２の２つの層の配線を形成したが、第２層配線Ｍ２上にさらに多層の配線を形成してもよい。

次いで、最上層配線（図示せず）上に、表面保護膜（図示せず）として、例えば、酸化シリコン膜などの絶縁膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、最上層配線上の表面保護膜をエッチング除去し、最上層配線の一部を露出させる。この露出領域が、パッド部となる。

次いで、図２０に示す略円形のウエハ状の半導体基板Ｓを領域１Ａ（スクライブ領域）に沿って切断（ダイシング）し、略矩形状の領域２Ａ（半導体チップ）を切り出す。なお、上記アライメントマークＡＭ１、ＡＭ２は、例えば、図２１に示す領域１Ａ（スクライブ領域）のアライメントマーク形成領域ＡＭＡに形成されている。例えば、領域１Ａ（スクライブ領域）の幅は、５０μｍ〜７０μｍ程度であり、アライメントマークＡＭ１、ＡＭ２の長辺方向が、領域１Ａ（スクライブ領域）の幅方向に沿うように配置されている。なお、上記ダイシングの後、各半導体チップ（領域２Ａ）の外周に、上記アライメントマークＡＭ１、ＡＭ２の一部が残存する場合がある。

この後、半導体チップを、配線基板などの上に搭載（接着、ダイボンディング）し、上記パッド部（ＤＰＤ、ＲＦＰＤ）と配線基板の端子とを金線などからなるワイヤ（導電性部材）で接続する（ワイヤボンディング）。その後、必要に応じて、半導体チップおよびワイヤを覆うように封止樹脂（モールド樹脂）を形成し、封止する。

以上の工程により、本実施の形態の半導体装置を製造することができる。

このように、本実施の形態によれば、アライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置しても、下層のアライメントマークＡＭ１の端部を検出することなく、アライメントマークＡＭ２を検出することが可能となる。

例えば、ゲート電極Ｇの形成後から第１層配線Ｍ１の形成工程の前までにおいては、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。例えば、イオン注入の阻止用のフォトレジスト膜の露光工程、層間絶縁膜ＩＬ１中にコンタクトホールを形成するためのパターニング工程などにおいて、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。

また、第１層配線Ｍ１の形成後においては、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。例えば、層間絶縁膜ＩＬ２中にコンタクトホールを形成するためのパターニング工程などにおいて、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。

もちろん、実施の形態１等で詳細に説明したように、アライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することにより、スクライブ領域の小面積化を図ることができる。

（実施の形態８）
［構造説明］
図２２は、本実施の形態の半導体装置の構成を示す断面図である。

図２２に示すように、本実施の形態の半導体装置の領域１Ａは、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である（図１４参照）。ここでは、半導体基板Ｓ上に領域１Ａにおいて層間絶縁膜ＩＬ１上の第１層配線Ｍ１と同層の膜をアライメントマークＡＭ１としている。なお、半導体基板Ｓ中には、素子分離領域ＳＴＩが形成され、領域２Ａの層間絶縁膜ＩＬ１中には、ＭＩＳＦＥＴ（Ｔ）などが形成されている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ２が配置され、この層間絶縁膜ＩＬ２上には、アライメントマークＡＭ２（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）が配置されている。ここでは、層間絶縁膜ＩＬ２上に形成される第２層配線Ｍ２と同層の膜をアライメントマークＡＭ２としている。このアライメントマークＡＭ２は、実施の形態４と同様に、アライメントマーク部ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬおよびＡＭ２ｂＲを有する（図１４参照）。アライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲは、アライメントマークの第１の端部であるラインＡＭ１Ｙ１を挟み込むように配置されている。また、アライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲは、ラインＡＭ１Ｙ２を挟み込むように配置されている（図１４参照）。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図２２を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態４および実施の形態７等と同様の工程についてはその詳細な説明を省略する。

実施の形態７と同様に、半導体基板Ｓを準備し、分離溝（ＴＲ）の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。次いで、実施の形態７と同様に、領域２Ａの活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴ（Ｔ）を形成する。

次いで、実施の形態７と同様に、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールを形成し、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ１を形成する。

次いで、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に第１層配線Ｍ１を形成する。この際、領域１Ａにおいて、上記積層膜を略矩形に残存させ、第１層配線Ｍ１と同層の膜によりアライメントマークＡＭ１を形成する。このアライメントマークＡＭ１の平面形状は、上記“構造説明”の欄および実施の形態４（図１４）で説明したとおりである。

次いで、第１層配線Ｍ１上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ２を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ１をパターニングすることにより、第１層配線Ｍ１上にコンタクトホールを形成する。

次いで、実施の形態７と同様に、層間絶縁膜ＩＬ２およびプラグＰ２上に、導電性膜とを形成し、この導電性膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ２上に第２層配線Ｍ２を形成する。この際、領域１Ａにおいて、第２層配線Ｍ２と同層の膜によりアライメントマークＡＭ２を形成する。このアライメントマークＡＭ２の平面形状は、上記“構造説明”の欄および実施の形態４（図１４）で説明したとおりである。

この後、必要に応じてさらに上層の配線を形成し、実施の形態７と同様に、表面保護膜およびパッド部を形成する。次いで、実施の形態７と同様に、略円形のウエハ状の半導体基板Ｓを領域１Ａ（スクライブ領域）に沿って切断し、略矩形状の領域２Ａ（半導体チップ）を切り出す。この後、ダイボンディングおよびワイヤボンディングを行い、封止することにより、本実施の形態の半導体装置を製造することができる。

例えば、第１層配線Ｍ１の形成後から第２層配線Ｍ２の形成工程の前までにおいては、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。例えば、層間絶縁膜ＩＬ２中にコンタクトホールを形成するためのパターニング工程などにおいて、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。

また、第２層配線Ｍ２の形成後においては、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。例えば、第２層配線Ｍ２上の層間絶縁膜中にコンタクトホールを形成するためのパターニング工程などにおいて、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。

また、図２２に示すように、層間絶縁膜ＩＬ２に第１層配線Ｍ１に起因する凹凸が生じている場合であっても、アライメントマークＡＭ２を微細なライン状とすることで加工精度が向上する。

もちろん、実施の形態４等で詳細に説明したように、アライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置することにより、スクライブ領域の小面積化を図ることができる。

（実施の形態９）
［構造説明］
図２３は、本実施の形態の半導体装置の構成を示す図である。

図２３に示すように、本実施の形態の半導体装置の領域１Ａは、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である（図１３参照）。ここでは、分離溝（ＴＲ）の内部に酸化シリコン膜などの絶縁膜が埋め込まれた素子分離領域ＳＴＩをアライメントマークＡＭ１としている。なお、半導体基板Ｓ中には、素子分離領域ＳＴＩが形成され、領域２Ａの層間絶縁膜ＩＬ１中には、ＭＩＳＦＥＴ（Ｔ）などが形成されている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１中には、アライメントマークＡＭ２（ＡＭ２ａ、ＡＭ２ｂ）が配置されている。ここでは、層間絶縁膜ＩＬ１中に形成されるプラグＰ１と同層の膜をアライメントマークＡＭ２としている。

このアライメントマークＡＭ２は、実施の形態３の第２例と同様に、平面形状が略矩形の複数のアライメントマーク部よりなる。即ち、アライメントマークＡＭ２は、アライメントマークＡＭ１のラインＡＭ１Ｙ１に沿って配置されている複数のアライメントマーク部（ＡＭ２ａ１〜ＡＭ２ａ７）を有し、さらに、アライメントマークＡＭ１のラインＡＭ１Ｙ２に沿って配置されている複数のアライメントマーク部（ＡＭ２ｂ１〜ＡＭ２ｂ７）を有する（図１３参照）。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図２３を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態３の第２例および実施の形態７等と同様の工程についてはその詳細な説明を省略する。

実施の形態７と同様に、半導体基板Ｓを準備し、分離溝（ＴＲ）の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。この際、領域１Ａにおいても、分離溝（ＴＲ）を形成し、その内部に酸化シリコン膜などの絶縁膜を埋め込むことによりアライメントマークＡＭ１（素子分離領域ＳＴＩ）を形成する。アライメントマークＡＭ１の平面形状は、上記“構造説明”の欄および実施の形態３の第２例（図１３）で説明したとおりである。

次いで、実施の形態７と同様に、領域２Ａの活性領域（素子分離領域ＳＴＩで区画された領域）に、ＭＩＳＦＥＴ（Ｔ）を形成する。

次いで、実施の形態７と同様に、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールを形成し、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ１を形成する。この際、領域１Ａにおいて、複数の開口部（コンタクトホール）を形成し、導電性膜を埋め込むことによりアライメントマークＡＭ２を形成する。アライメントマークＡＭ２の平面形状は、上記“構造説明”の欄および実施の形態３の第２例（図１３）で説明したとおりである。

次いで、実施の形態７と同様に、層間絶縁膜ＩＬ１およびプラグＰ１上に、第１層配線Ｍ１を形成する。さらに、第１層配線Ｍ１上に、層間絶縁膜ＩＬ２を形成し、プラグＰ２を形成する。次いで、実施の形態７と同様に、層間絶縁膜ＩＬ２およびプラグＰ２上に、第２層配線Ｍ２を形成する。

このように、本実施の形態によれば、アライメントマークＡＭ１とアライメントマークＡＭ２とを重ね合わせて配置しても、下層のアライメントマークＡＭ１の端部の検出を回避しつつ、アライメントマークＡＭ２を検出することが可能となる。

例えば、素子分離領域ＳＴＩの形成後からプラグＰ１の形成工程の前までにおいては、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。例えば、ゲート電極Ｇを形成するためのパターニング工程、イオン注入の阻止用のフォトレジスト膜の露光工程や層間絶縁膜ＩＬ１中にコンタクトホールを形成するためのパターニング工程などにおいて、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。

また、プラグＰ１の形成後においては、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。例えば、層間絶縁膜ＩＬ２中にコンタクトホールを形成するためのパターニング工程などにおいて、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。

また、アライメントマークＡＭ２を複数のアライメントマーク部により構成することで、プラグＰ１と同様の形状とすることができ、アライメントマークＡＭ２のアライメントマーク部（ＡＭ２ａ１〜ＡＭ２ａ７、ＡＭ２ｂ１〜ＡＭ２ｂ７）の加工精度を向上させることができる。

（実施の形態１０）
［構造説明］
図２４は、本実施の形態の半導体装置の構成を示す図である。

図２４に示すように、本実施の形態の半導体装置の領域１Ａは、アライメントマークＡＭ１、アライメントマークＡＭ２およびアライメントマークＡＭ３を有する。これらのアライメントマークＡＭ１、ＡＭ２、ＡＭ３は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である。ここでは、分離溝（ＴＲ）の内部に酸化シリコン膜などの絶縁膜が埋め込まれた素子分離領域ＳＴＩをアライメントマークＡＭ１としている。なお、半導体基板Ｓ中には、素子分離領域ＳＴＩが形成され、領域２Ａの層間絶縁膜ＩＬ１中には、ＭＩＳＦＥＴ（Ｔ）などが形成されている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ１が配置され、この層間絶縁膜ＩＬ１上には、アライメントマークＡＭ２（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｃ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）が配置されている。ここでは、層間絶縁膜ＩＬ１上に形成される第１層配線Ｍ１と同層の膜をアライメントマークＡＭ２としている。

アライメントマークＡＭ２は、実施の形態５（図１５）で説明したようにラインアンドスペースの構成である。ここでは、５つのライン状のアライメントマーク部（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｃ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）が所定の間隔を置いて配置されている。

アライメントマークＡＭ２上には層間絶縁膜ＩＬ２が配置され、この層間絶縁膜ＩＬ２上には、アライメントマークＡＭ３（ＡＭ３ａ、ＡＭ３ｂ）が配置されている。ここでは、層間絶縁膜ＩＬ２上に形成される第２層配線Ｍ２と同層の膜をアライメントマークＡＭ３としている。

このアライメントマークＡＭ３は、アライメントマーク部ＡＭ３ａおよびアライメントマーク部ＡＭ３ｂを有する。アライメントマーク部ＡＭ３ａは、アライメントマークＡＭ２の一の端部に位置するアライメントマーク部ＡＭ２ａＬの上方に位置する。また、アライメントマーク部ＡＭ３ｂは、アライメントマークＡＭ２の他の端部に位置するアライメントマーク部ＡＭ２ｂＲの上方に位置する。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図２４を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態５および実施の形態７等と同様の工程についてはその詳細な説明を省略する。

実施の形態７と同様に、半導体基板Ｓを準備し、分離溝（ＴＲ）の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域ＳＴＩを形成する。この際、領域１Ａにおいても、分離溝（ＴＲ）を形成し、その内部に酸化シリコン膜などの絶縁膜を埋め込むことによりアライメントマークＡＭ１（素子分離領域ＳＴＩ）を形成する。アライメントマークＡＭ１の平面形状は、上記“構造説明”の欄および実施の形態５（図１５）で説明したとおりである。

次いで、実施の形態７と同様に、層間絶縁膜ＩＬ１およびプラグＰ１上に、第１層配線Ｍ１を形成する。この際、領域１Ａにおいて、第１層配線Ｍ１と同層の膜によりアライメントマークＡＭ２を形成する。このアライメントマークＡＭ２の平面形状は、上記“構造説明”の欄で説明したとおりである。

次いで、実施の形態７と同様に、第１層配線Ｍ１上に、層間絶縁膜ＩＬ２を形成し、プラグＰ２を形成する。次いで、実施の形態７と同様に、層間絶縁膜ＩＬ２およびプラグＰ２上に、第２層配線Ｍ２を形成する。この際、領域１Ａにおいて、第２層配線Ｍ２と同層の膜によりアライメントマークＡＭ３を形成する。このアライメントマークＡＭ３の平面形状は、上記“構造説明”の欄で説明したとおりである。

また、アライメントマークＡＭ２とアライメントマークＡＭ３とを重ね合わせて配置しても、下層のアライメントマークＡＭ２の端部の検出を回避しつつ、アライメントマークＡＭ３を検出することが可能となる。

例えば、素子分離領域ＳＴＩの形成後から第１層配線Ｍ１の形成工程の前までにおいては、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。また、第１層配線Ｍ１の形成後から第２層配線Ｍ２の形成工程の前までにおいては、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。また、また、第２層配線Ｍ２の形成後においては、アライメントマークＡＭ３を用いた高精度な位置合わせが可能となる。

（実施の形態１１）
実施の形態８（図２２）においては、配線（Ｍ１、Ｍ２）を導電性膜のパターニングにより形成したが、これらをいわゆる“ダマシン配線”としてもよい。

［構造説明］
図２５は、本実施の形態の半導体装置の構成を示す図である。

図２５に示すように、本実施の形態の半導体装置の領域１Ａは、アライメントマークＡＭ１およびアライメントマークＡＭ２を有する。これらのアライメントマークＡＭ１、ＡＭ２は、スクライブ領域などである領域１Ａに形成される。

アライメントマークＡＭ１は、例えば、Ｙ方向に長辺を有する略矩形状である（図１４参照）。ここでは、半導体基板Ｓ上に領域１Ａにおいて層間絶縁膜ＩＬ１（ＩＬ１ａ、ＩＬ１ｂ）の上部の第１層配線Ｍ１と同層の膜をアライメントマークＡＭ１としている。なお、半導体基板Ｓ中には、素子分離領域ＳＴＩが形成され、領域２Ａの層間絶縁膜ＩＬ１中には、ＭＩＳＦＥＴ（Ｔ）などが形成されている。

アライメントマークＡＭ１上には層間絶縁膜ＩＬ２が配置され、この層間絶縁膜ＩＬ２の上部には、アライメントマークＡＭ２（ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬ、ＡＭ２ｂＲ）が配置されている。ここでは、層間絶縁膜ＩＬ１の上部に形成される第２層配線Ｍ２と同層の膜をアライメントマークＡＭ２としている。このアライメントマークＡＭ２は、実施の形態４（図１４）と同様に、アライメントマーク部ＡＭ２ａＬ、ＡＭ２ａＲ、ＡＭ２ｂＬおよびＡＭ２ｂＲを有する。アライメントマーク部ＡＭ２ａＬおよびＡＭ２ａＲは、アライメントマークの第１の端部であるラインＡＭ１Ｙ１を挟み込むように配置されている。また、アライメントマーク部ＡＭ２ｂＬおよびＡＭ２ｂＲは、ラインＡＭ１Ｙ２を挟み込むように配置されている。

上記第１層配線Ｍ１および第２層配線Ｍ２は、それぞれ層間絶縁膜ＩＬ１、ＩＬ２の上部の配線溝に導電性膜を埋め込むことにより形成された“ダマシン配線”である。

［製法説明］
次いで、本実施の形態の半導体装置の製造方法を図２５を参照しながら説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態７および実施の形態８等と同様の工程についてはその詳細な説明を省略する。

次いで、半導体基板Ｓ上に層間絶縁膜ＩＬ１ａとして例えば酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、必要に応じて層間絶縁膜ＩＬ１ａの表面をＣＭＰ法などを用いて平坦化する。

次いで、実施の形態７と同様に、層間絶縁膜ＩＬ１ａをパターニングすることにより、コンタクトホールを形成し、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ１を形成する。

次いで、層間絶縁膜ＩＬ１ａおよびプラグＰ１上に、層間絶縁膜ＩＬ１ｂとして例えば酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ１ｂをパターニングすることにより、配線溝を形成する。次いで、配線溝の内部を含む層間絶縁膜ＩＬ１ｂ上に、例えば窒化チタンからなるバリア膜（図示せず）をスパッタ法により堆積し、さらに、バリア膜上に、電解メッキ用のＣｕ（銅）シード層（図示せず）として例えば銅の薄膜をスパッタ法もしくはＣＶＤ法で形成する。次いで、Ｃｕシード層上に、導電性膜として例えば銅膜を電解メッキ法により形成する。

次いで、配線溝以外の銅膜およびバリア膜をＣＭＰ法により除去することにより第１層配線Ｍ１を形成する。この際、領域１Ａにおいて、第１層配線Ｍ１と同様の工程によりアライメントマークＡＭ１を形成する。即ち、アライメントマークＡＭ１の形成領域に溝（配線溝）を形成し、この溝の内部に導電性膜を埋め込むことによりアライメントマークＡＭ１を形成する。このアライメントマークＡＭ１の平面形状は、上記“構造説明”の欄および実施の形態４（図１４）で説明したとおりである。

上記のように、配線溝の内部に導電性膜を埋め込む方法をダマシン法といい、特に、プラグと配線とを別工程で形成する方法をシングルダマシン法と言う。また、後述する第２層配線Ｍ２のように、コンタクトホールおよび配線溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線とを形成する方法をデュアルダマシン法と言う。

次いで、デュアルダマシン法を用いて第２層配線Ｍ２を形成する。まず、第１層配線Ｍ１および層間絶縁膜ＩＬ１（ＩＬ１ａ、ＩＬ１ｂ）上に、層間絶縁膜ＩＬ２として、例えば窒化シリコン膜、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次ＣＶＤ法により堆積した積層膜を形成する。この積層膜のうち、上から２層の絶縁膜（酸化シリコン膜および窒化シリコン膜）をエッチングすることにより、配線溝を形成する。次いで、配線溝内を含む層間絶縁膜ＩＬ２上に、第１フォトレジスト膜（図示せず）を堆積し、エッチバックすることにより配線溝を第１フォトレジスト膜で埋め込む。さらに、第１フォトレジスト膜上に後述するプラグＰ２の形成領域が開口した第２フォトレジスト膜（図示せず）を形成し、この第２フォトレジスト膜をマスクに、第１フォトレジスト膜と、下から２層の絶縁膜（酸化シリコン膜および窒化シリコン膜）を、エッチングすることにより、コンタクトホールを形成する。

なお、ここでは、配線溝を形成した後、コンタクトホールを形成したが、コンタクトホールを形成した後、配線溝を形成してもよい。

次いで、上記コンタクトホールおよび配線溝内を含む層間絶縁膜ＩＬ２上に、例えば窒化チタンからなるバリア膜（図示せず）をスパッタ法により堆積し、さらに、バリア膜上に、電解メッキ用のＣｕシード層（図示せず）として例えば銅の薄膜をスパッタ法もしくはＣＶＤ法で形成する。次いで、Ｃｕシード層上に、導電性膜として例えば銅膜を電解メッキ法により形成する。

次いで、配線溝以外の銅膜およびバリア膜をＣＭＰ法により除去することによりプラグＰ２および第２層配線Ｍ２を形成する。この際、領域１Ａにおいて、第２層配線Ｍ２と同様の工程によりアライメントマークＡＭ２を形成する。即ち、アライメントマークＡＭ２の形成領域に溝（配線溝）を形成し、この溝の内部に導電性膜を埋め込むことによりアライメントマークＡＭ２を形成する。このアライメントマークＡＭ２の平面形状は、上記“構造説明”の欄および実施の形態４（図１４）で説明したとおりである。

この後、必要に応じてさらに上層の配線をデュアルダマシン法を用いて形成し、さらに、表面保護膜およびパッド部を形成する。次いで、実施の形態７と同様に、略円形のウエハ状の半導体基板Ｓを領域１Ａ（スクライブ領域）に沿って切断し、略矩形状の領域２Ａ（半導体チップ）を切り出す。この後、ダイボンディングおよびワイヤボンディングを行い、封止することにより、本実施の形態の半導体装置を製造することができる。

例えば、第１層配線Ｍ１の形成後から第２層配線Ｍ２の形成工程の前までにおいては、アライメントマークＡＭ１を用いた高精度な位置合わせが可能となる。また、第２層配線Ｍ２の形成後においては、アライメントマークＡＭ２を用いた高精度な位置合わせが可能となる。

また、配線の形成方法として、上記のようにダマシン法を用いた場合、埋め込んだ導電性膜のＣＭＰの際にディッシングなどの不具合が生じやすい。例えば、下層のアライメントマークＡＭ１の全体を上層のアライメントマークＡＭ２で覆うような比較例２（図２７）の場合には、下層のアライメントマークＡＭ２の形成領域が大きくなり、ディッシングにより導電性膜の埋め込み特性が劣化する恐れがある。

これに対し、本実施の形態においては、アライメントマークＡＭ２の細線化も可能である。即ち、アライメントマークＡＭ２の寸法の調整がしやすく、アライメントマークＡＭ２の加工精度を向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、各実施の形態の構成を部分的に組み合わせてもよい。例えば、実施の形態３の第１例（図１２）のアライメントマーク（ＡＭ１、ＡＭ２）を実施の形態１１で説明したダマシン構造としてもよい。また、上記実施の形態においては、アライメントマークＡＭ１の平面形状を略矩形としたが、他の形状、例えば、十字状、Ｌ字状であってもよい。また、上記実施の形態においては、マーク検出光学系として白色光を例示したが、他の光源を用いてもよい。

また、上記実施の形態の半導体装置の用途に制限はなく、種々のデバイス、例えば、マイコンチップやメモリなどの半導体製品に広く適用可能である。例えば、フォトダイオードと転送用トランジスタとを有する複数の画素を有する固体撮像素子（ＣＭＯＳイメージセンサ）などにも適用可能である。このような固体撮像素子においては、画素数の増加および画像の高精細化に伴い半導体チップ（領域２Ａ）が大きくなる場合がある。このような場合、半導体チップ（領域２Ａ）に対するスクライブ領域（領域１Ａ）の面積割合が小さくなり、スクライブ領域を有効利用できる上記実施の形態を適用して有効である。

１Ａ領域
２Ａ領域
ＡＭ１アライメントマーク
ＡＭ１Ｘ１ライン
ＡＭ１Ｘ２ライン
ＡＭ１Ｙ１ライン
ＡＭ１Ｙ２ライン
ＡＭ２アライメントマーク
ＡＭ２ａアライメントマーク部
ＡＭ２ａＬアライメントマーク部
ＡＭ２ａＲアライメントマーク部
ＡＭ２ｂアライメントマーク部
ＡＭ２ｂＬアライメントマーク部
ＡＭ２ｂＲアライメントマーク部
ＡＭ２ｃアライメントマーク部
ＡＭ３アライメントマーク
ＡＭ３ａアライメントマーク部
ＡＭ３ｂアライメントマーク部
ＡＭＡアライメントマーク形成領域
ＣＡＰキャップ絶縁膜
Ｇゲート電極
ＧＯＸゲート酸化膜
ＩＬ１層間絶縁膜
ＩＬ１ａ層間絶縁膜
ＩＬ１ｂ層間絶縁膜
ＩＬ２層間絶縁膜
ＩＬ３層間絶縁膜
Ｍ金属膜
Ｍ１第１層配線
Ｍ２第２層配線
ＭＬ金属膜
ＭＰラインパターン
ＮＭｎ型の低濃度半導体領域
ＮＲｎ型の高濃度半導体領域
ＯＡ開口部
Ｐ１〜Ｐ３プラグ
Ｒ１フォトレジスト膜
Ｓ半導体基板
ＳＴＩ素子分離領域
ＳＷサイドウォール膜
ＴＭＩＳＦＥＴ
ＴＲ分離溝

Claims

（ａ）第１領域に形成され、第１方向に延在する第１の端部と、前記第１の端部と対向する第２の端部とを有する第１マークと、
（ｂ）第２領域に形成された半導体素子と、
（ｃ）前記第１領域において、前記第１マークの上方に形成され、
前記第１マークの第１の端部上を覆う第１部と、前記第２の端部上を覆う第２部とを有する第２マークと、を有する半導体装置。
前記第１マークは、上面からの平面視において矩形状であり、
前記第２マークの前記第１部は、前記第１の端部である前記第１マークの一の長辺の上方に配置され、
前記第２マークの前記第２部は、前記第２の端部である前記第１マークの他の長辺の上方に配置される請求項１記載の半導体装置。
前記第２マークの前記第１部および前記第２部は、それぞれ上面からの平面視において矩形状である請求項２記載の半導体装置。
第１絶縁膜、前記第１絶縁膜上の第１層配線、前記第１層配線上の第２絶縁膜、および前記第２絶縁膜上の第２層配線とを有し、
前記第２マークは、前記第１層配線と同層である請求項１記載の半導体装置。
第１絶縁膜、前記第１絶縁膜上の第１層配線、前記第１層配線上の第２絶縁膜、および前記第２絶縁膜上の第２層配線とを有し、
前記第２マークは、前記第２絶縁膜に埋め込まれた導電性膜よりなる請求項１記載の半導体装置。
第１絶縁膜、前記第１絶縁膜上の第１層配線、前記第１層配線上の第２絶縁膜、および前記第２絶縁膜上の第２層配線とを有し、
前記第１マークは、前記第１絶縁膜の上部に埋め込まれた導電性膜よりなり、
前記第２マークは、前記第２絶縁膜の上部に埋め込まれた導電性膜よりなる請求項１記載の半導体装置。
前記第２マークは、前記第１マークの外周を覆う枠状である請求項１記載の半導体装置。
前記第２マークの前記第１部は、前記第１の端部に沿って配置されている複数のアライメントマーク部の第１列を有し、
前記第２マークの前記第２部は、前記第２の端部に沿って配置されている複数のアライメントマーク部の第２列を有する請求項１記載の半導体装置。
（ａ）第１領域に形成され、第１方向に延在する第１の端部と、前記第１の端部と対向する第２の端部とを有する第１マークと、
（ｂ）第２領域に形成された半導体素子と、
（ｃ）前記第１領域において、前記第１マークの上方に形成され、
前記第１マークの第１の端部を挟み込むように配置された第１部および第２部と、前記第２の端部を挟み込むように配置された第３部および第４部とを有する第２マークと、を有する半導体装置。
前記第１マークは、上面からの平面視において矩形状であり、
前記第２マークの前記第１部および前記第２部は、前記第１の端部である前記第１マークの一の長辺を挟み込むように配置され、
前記第２マークの前記第３部および前記第４部は、前記第２の端部である前記第１マークの他の長辺を挟み込むように配置される請求項９記載の半導体装置。
前記第２マークの前記第１部、前記第２部、前記第３部および前記第４部は、所定の幅を有するラインパターンである請求項１０記載の半導体装置。
前記第２部および前記第３部の間に設けられ、前記所定の幅を有する他のラインパターンを有する請求項１１記載の半導体装置。
（ａ）第１領域に形成され、第１方向に延在する第１の端部と、前記第１の端部と対向する第２の端部とを有する第１マークと、
（ｂ）第２領域に形成された半導体素子と、
（ｃ）前記第１領域において、前記第１マークの上方に形成された複数のラインパターンと、
（ｄ）前記第１領域において、前記複数のラインパターン上に形成された第２マークと、を有する半導体装置。
前記複数のラインパターンのスペースの幅は、マーク検出光学系の分解能力以下である請求項１３記載の半導体装置。