KR20110123206A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20110123206A
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insulating film
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케이이치 이타가키
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

층간 절연막 등의 적층 구조를 저배화하면서, 얼라이먼트용의 마크가 용이하게 형성된 반도체 장치, 및 그 제조 방법을 제공한다.
반도체 기판(SUB)에 형성된 광전변환소자(PTO)와, 마크부의 스토퍼막(AL1)과, 스토퍼막(AL1) 상 및 광전변환소자(PTO) 상에 형성된 제1의 층간 절연막(II2)과, 제1의 금속 배선(AL2)과, 제2의 층간 절연막(II3)을 구비한다. 층간 절연막(II2, II3)을 관통하여 스토퍼막(AL1)에 이르는 스루홀(DTH)이 형성되며, 스루홀(DTH) 내의 도전층(DT)의 상면에 제1의 오목부(CAV)가 형성된다. 제1의 오목부(CAV)의 상면의 제2의 금속 배선(AL3)에, 얼라이먼트 마크가 되는 제2의 오목부(MK)를 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 포토다이오드 등의 광전변환소자를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
디지털 카메라의 특히 디지털 싱글 반사식 카메라(digital single-lens reflex camera, DSLR)에 사용되는 이미지 센서에서는, 외부로부터 받는 빛에 대한 감도를 향상시키는 것이 바람직하다. 이미지 센서에 이용하는 예를 들어 포토다이오드는, 통상, 그 상부를 층간 절연막 등의 박막이 적층된 적층 구조에 의해 덮고 있다.
이 적층 구조를 형성할 때, 먼저 형성한 층을 얼라이먼트용의 마크로서 이용함으로써, 후속 공정에 있어서 형성되는 박막이 소망하는 형상으로 패터닝된다. 여기서의 얼라이먼트용의 마크란, 예를 들어 금속층 등이 부분적으로 오목형상으로 된 영역이다. 얼라이먼트용의 마크의 형성예로서 예를 들어 일본극 특허공개공보 평3-138920호(특허 문헌 1)에 기재된 반도체 장치가 알려져 있다.
특허문헌 1: 일본국 특허공개공보 평3-138920호
이미지 센서에 있어서, 외부로부터 받는 빛에 대한 감도를 높이기 위해서는, 이미지 센서를 구성하는 예를 들어 포토다이오드의 상부에 배치되는 적층 구조를 얇게 하는(저배화(低背化)하는) 것이 바람직하다. 해당 적층 구조를 구성하는, 층간 절연막 등의 박막을 보다 얇게 하면, 외부로부터 포토다이오드로 들어가는 광량이 층간 절연막에 의해 감쇠하는 것을 억제할 수 있다.
그런데 해당 적층 구조가 저배화되면, 적층 구조를 관통하도록 형성되는 구멍의 내부를 메우는 금속막의 상면에 형성되는 오목형상의 단차도 저배화된다. 즉 해당 적층 구조가 저배화되면, 상기 구멍의 내부에, 충분한 두께의 금속막의 오목형상의 단차로 이루어지는 선명한 얼라이먼트용의 마크를 형성하는 것은 곤란해진다. 해당 마크의 단차가 작고, 불선명하게 되면, 후속 공정의 사진제판의 노광 처리 시에 얼라이먼트가 곤란해진다.
한편, 해당 적층 구조를 두껍게 하면, 단차가 크고 충분히 선명한 오목형상을 형성하는 것은 용이해지지만, 외부로부터 포토다이오드로 들어가는 광량이 감쇠된다. 이 때문에, 외부로부터 포토다이오드로 들어가는 빛에 대한 감도가 저하될 가능성이 있다.
일본국 특허공개공보 평3-138920호에 기재된 반도체 장치에 있어서는, 얼라이먼트 마크용 구멍이 반도체 기판의 표면에 이르고 있다. 이 때문에, 얼라이먼트 마크용 구멍이 깊어져, 얼라이먼트 마크용 구멍의 측벽에 형성되는 금속 배선막의, 구멍의 지름 방향의 두께의 불균일이 커진다. 이에 의해, 얼라이먼트 정밀도가 저하된다.
본 발명은, 이상의 문제를 감안하여 이루어진 것으로, 그 목적은, 층간 절연막 등의 적층 구조를 저배화 가능하며, 또한 높은 얼라이먼트 정밀도를 확보 가능한 반도체 장치, 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 반도체 장치는 이하의 구성을 구비하고 있다. 상기 반도체 장치는, 주표면을 가지는 반도체 기판과, 반도체 기판에 형성된 광전변환소자와, 반도체 기판의 주표면 상에 형성된 스토퍼막과, 스토퍼막 상 및 광전변환소자 상에 형성된 제1의 층간 절연막과, 제1의 층간 절연막 상에 형성된 제1의 금속 배선과, 제1의 금속 배선 상 및 광전변환소자 상을 덮도록 형성된 제2의 층간 절연막을 구비한다. 상기 제1 및 제2의 층간 절연막을 관통하여 스토퍼막에 이르도록 구멍이 형성되어 있다. 상기 구멍의 측벽 및 저벽을 따라서 형성되어, 상면에 제1의 오목부를 가지는 구멍 내 도전층과, 구멍 내 도전층 및 제2의 층간 절연막 상에 형성되며, 또한 제1의 오목부의 바로 위의 상면에 얼라이먼트 마크가 되는 제2의 오목부를 가지는 제2의 금속 배선을 구비한다.
본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다. 우선 주표면을 가지는 반도체 기판의 내부에 광전변환소자가 형성된다. 상기 반도체 기판의 주표면 상에 금속 배선이 형성된다. 상기 금속 배선 상 및 광전변환소자 상에 층간 절연막이 형성된다. 상기 층간 절연막에 금속 배선에 이르는 구멍이 형성된다. 상기 구멍 안을 메우는 도전층이 형성된다. 상기 층간 절연막의 상면에 대해서 도전층의 상면을 선택적으로 제거함으로써, 도전층의 상면을 층간 절연막의 상면에 대해서 퇴행시킨다. 상기 도전층의 상면 상 및 층간 절연막의 상면 상에 금속층이 형성되고, 도전층의 바로 위에 위치하는 금속층의 상면에 얼라이먼트 마크가 되는 오목부가 형성된다.
본 실시예에 의하면, 얼라이먼트 마크가 형성되는 구멍이, 제1의 층간 절연막과 제2의 층간 절연막의 합계 분의 두께를 가진다. 이와 같이 두꺼운 구멍의 측벽 및 저벽을 따라서 형성되는 구멍 내 도전층의 상면에는, 충분한 두께(단차)를 가지는 오목부가 형성된다. 이 때문에 해당 오목부 상에, 충분한 두께(반차)를 가지는 선명한 얼라이먼트용의 마크가 형성된 반도체 장치가 제공된다.
본 실시예의 제조 방법에 의하면, 구멍 안을 메우는 도전층의 상면이 층간 절연막의 상면에 대해서 퇴행된다. 이 퇴행된 도전층의 상면 상에 얼라이먼트 마크가 되는 오목부가 형성된다. 이 때문에 충분한 두께(단차)를 가지는 선명한 얼라이먼트 마크가 형성된다.
도 1은, 본 실시의 형태 1과 관련되는 반도체 장치로서 웨이퍼 상태를 나타내는 개략 평면도이다.
도 2는, 도 1 중의 둥근 점선 「II」로 둘러싸인 영역의 개략 확대 평면도이다.
도 3은, 도 2 중의 둥근점선 「III」으로 둘러싸인 영역에 대응한 칩의 상태를 나타내는 개략 확대 평면도이다.
도 4는, 본 실시의 형태 1에 있어서의 얼라이먼트 마크의 일례를 나타내는 개략 평면도이다.
도 5는, 도 4의 V-V선에 따르는 부분에 있어서의 개략 단면도이다.
도 6은, 본 실시의 형태 1에 있어서의 얼라이먼트 마크의, 도 4와는 같지 않은 다른 예를 나타내는 개략 평면도이다.
도 7은, 도 6의 VII-VII선에 따르는 부분에 있어서의 개략 단면도이다.
도 8은, 본 실시의 형태 1에 있어서의 얼라이먼트 마크의, 도 4 및 도 6과는 같지 않은 다른 예를 나타내는 개략 평면도이다.
도 9는, 도 8의 IX-IX선에 따르는 부분에 있어서의 개략 단면도이다.
도 10은, 본 실시의 형태 1과 관련되는 반도체 장치의 구성을 나타내는 개략 단면도이다.
도 11은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제1 공정을 나타내는 개략 단면도이다.
도 12는, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제2 공정을 나타내는 개략 단면도이다.
도 13은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제3 공정을 나타내는 개략 단면도이다.
도 14는, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제4 공정을 나타내는 개략 단면도이다.
도 15는, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제5 공정을 나타내는 개략 단면도이다.
도 16은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제6 공정을 나타내는 개략 단면도이다.
도 17은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제7 공정을 나타내는 개략 단면도이다.
도 18은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제8 공정을 나타내는 개략 단면도이다.
도 19는, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제9 공정을 나타내는 개략 단면도이다.
도 20은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제10 공정을 나타내는 개략 단면도이다.
도 21은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제11 공정을 나타내는 개략 단면도이다.
도 22는, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제12 공정을 나타내는 개략 단면도이다.
도 23은, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제13 공정을 나타내는 개략 단면도이다.
도 24는, 본 발명의 실시의 형태 1에 있어서의 반도체 장치의 제조 방법의 제14 공정을 나타내는 개략 단면도이다.
도 25는, (A)는 본 실시의 형태 1에 대해 마크부에 형성되는 도전층을 나타내는 개략 단면도이며, (B)는 본 실시의 형태 1의 비교예로서의 도전층을 나타내는 개략 단면도이다.
도 26은, 얼라이먼트 마크로서 사용 가능한 마크의 단면의 모양을 나타내며, 또한 표 1 중의 각 항목의 치수를 나타내는 사진이다.
도 27는, 얼라이먼트 마크로서 사용 불가능한 마크의 단면의 모양을 나타내며, 또한 표 1 중의 각 항목의 치수를 나타내는 사진이다.
도 28은, 본 실시의 형태 1과 관련되는 반도체 장치의, 스토퍼막이 도 10과 다른 변형예의 구성을 나타내는 개략 단면도이다.
도 29는, 본 실시의 형태 1과 관련되는 반도체 장치의, 도전층이 도 28과 다른 변형예의 구성을 나타내는 개략 단면도이다.
도 30은, 본 실시의 형태 1과 관련되는 반도체 장치의, 스토퍼막이 도 10 및 도 28과 다른 변형예의 구성을 나타내는 개략 단면도이다.
도 31은, 본 실시의 형태 1과 관련되는 반도체 장치의, 도전층이 도 30과 다른 변형예의 구성을 나타내는 개략 단면도이다.
도 32는, 본 발명의 실시의 형태 2에 있어서의 반도체 장치의 제조 방법의, 실시의 형태 1의 도 18에 나타내는 공정에 이어지는 공정을 나타내는 개략 단면도이다.
도 33은, 본 발명의 실시의 형태 2에 있어서의 반도체 장치의 제조 방법의, 도 32에 나타내는 공정에 이어지는 공정을 나타내는 개략 단면도이다.
도 34는, 본 발명의 실시의 형태 2에 있어서의 반도체 장치의 제조 방법의, 도 33에 나타내는 공정에 이어지는 공정을 나타내는 개략 단면도이다.
도 35는, 본 발명의 실시의 형태 2에 있어서의 반도체 장치의 제조 방법의, 도 34에 나타내는 공정에 이어지는 공정을 나타내는 개략 단면도이다.
도 36은, 본 발명의 실시의 형태 2에 있어서의 반도체 장치의 제조 방법의, 도 35에 나타내는 공정에 이어지는 공정을 나타내는 개략 단면도이다.
이하, 본 발명의 실시의 형태에 관하여 도면에 근거하여 설명한다.
(실시의 형태 1)
우선, 본 실시의 형태로서 웨이퍼 상태의 반도체 장치에 관하여 설명한다.
도 1을 참조하여, 반도체 웨이퍼(SW)에는, 복수의 이미지 센서용의 칩 영역(IMC)이 형성되어 있다. 복수의 칩 영역(IMC)의 각각은 직사각형의 평면형상을 가지며, 행렬형상으로 배치되어 있다.
도 2를 참조하여, 복수의 칩 영역(IMC)의 각각은, 광전변환소자로서 예를 들어 포토다이오드의 형성 영역(PDR)과, 포토다이오드를 제어하기 위한 주변 회로의 형성 영역(PCR)을 가지고 있다. 형성 영역(PCR)은, 형성 영역(PDR)의 예를 들어 양측에 형성되어 있다. 또한 복수의 칩 영역(IMC)의 사이에는, 다이싱 라인 영역(DLR)이 형성되어 있다. 이 다이싱 라인 영역(DLR)에, 얼라이먼트 마크가 배치되어 있다.
이 다이싱 라인 영역(DLR)에서 반도체 웨이퍼(SW)가 다이싱됨으로써, 반도체 웨이퍼(SW)는 복수개의 반도체 칩으로 분할되어 있다.
다음으로, 본 실시의 형태로서 칩상태의 반도체 장치에 관하여 설명한다. 도 3을 참조하여, 반도체 칩(SC)은, 직사각형의 평면 형상을 가지며, 포토다이오드의 형성 영역(PDR)과, 주변 회로의 형성 영역(PCR)과, 다이싱 라인 영역(DLR)을 가지고 있다. 이 다이싱 라인 영역(DLR)에 형성된 얼라이먼트 마크는, 다이싱에 의해 절단되어 있는 것도 있지만, 절단되지 않고 남아 있는 것도 있다.
얼라이먼트 마크는, 일례로서 도 4 및 도 5에 나타내는 바와 같이, 평면시에 있어서의 길이가 30㎛에서 34㎛, 폭이 4㎛에서 8㎛의 긴형상이며, 인접하는 마크끼리의 간격이 16㎛이다. 혹은 다른 예로서 도 6 및 도 7에 나타내는 바와 같이, 평면시에 있어서의 길이가 36㎛, 폭이 2㎛의 긴형상이며, 인접하는 마크끼리의 간격이 14㎛이다. 또 다른 예로서 도 8 및 도 9에 나타내는 바와 같이, 평면시에 있어서의 길이가 한 변 4㎛의 정방형상이며, 인접하는 마크끼리의 간격이 16㎛이다. 이들 얼라이먼트 마크로서는, 막의 상면에 설치된 단차로서의 오목부가 이용되는 일이 있다.
다음으로, 본 실시의 형태에 있어서의 웨이퍼 상태 및 칩 상태의 쌍방의 이미지 센서 및 얼라이먼트 마크의 구성에 관하여 설명한다.
도 10을 참조하여, 본 실시의 형태의 이미지 센서는, 포토다이오드부에는 포토다이오드(PTO)가 형성되어 있으며, 주변 회로부에는 제어용 트랜지스터(CTR)가 형성되어 있다. 그리고 마크부에는 얼라이먼트 마크로서의 오목부(MK)가 형성된 도전층이 형성되어 있다.
구체적으로는, 본 이미지 센서는, 예를 들어 실리콘으로 이루어지는 반도체 기판(SUB)의 n-영역(NTR)에 형성되어 있다. 포토다이오드부, 주변 회로부 및 얼라이먼트 마크부의 각각은, 반도체 기판(SUB)의 표면에 형성된 필드 산화막(FO)에 의해 서로 평면시에 있어서 분리되어 있다.
포토다이오드(PTO)는, p형 웰 영역(PWR1)과 n형 불순물 영역(NPR)에 의해 구성되어 있다. p형 웰 영역(PWR1)은 포토다이오드부 내의 반도체 기판(SUB)의 표면에 형성되어 있다. n형 불순물 영역(NPR)은 p형 웰 영역(PWR1) 내의 반도체 기판(SUB)의 표면에 형성되어 있으며, p형 웰 영역(PWR1)과 pn접합을 구성하고 있다.
포토다이오드부에는, 전송용 트랜지스터(SWTR) 등의 MIS(Metal Insulator Semiconductor) 트랜지스터도 형성되어 있다. 특히 전송용 트랜지스터(SWTR)는, 한쌍의 소스/드레인 영역(NPR, NR, NDR)과, 게이트 절연막(GI)과, 게이트 전극(GE)을 가지고 있다. 한쌍 n형 소스/드레인 영역(NPR, NR, NDR)의 각각은, p형 웰 영역(PWR1) 내의 반도체 기판(SUB)의 표면에 서로 간격을 두고 배치되어 있다. 한쌍의 n형 소스/드레인 영역(NPR, NR, NDR)의 한쪽의 영역(NPR)은, 포토다이오드(PTO)의 n형 불순물 영역(NPR)와 일체로 되어 있으며, 서로 전기적으로 접속되어 있다. 한쌍의 소스/드레인 영역(NPR, NR, NDR)의 다른쪽의 영역(NR, NDR)은, 고농도 영역으로서의 n+불순물 영역(NDR)과 LDD(Lightly Doped Drain)로서의 n형 불순물 영역(NR)을 가지고 있다. 한쌍의 소스/드레인 영역(NPR, NR, NDR)의 사이에 끼워지는 반도체 기판(SUB)의 표면 위에는 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE)이 형성되어 있다.
또한, p형 웰 영역(PWR1) 내의 반도체 기판(SUB)의 표면에는, 상층 배선과 접속하기 위해 p+ 불순물 영역(PDR)이 형성되어 있다.
포토다이오드(PTO)를 덮도록 반도체 기판(SUB)의 표면 상에는, 실리콘 산화막(OF)과 실리콘 질화막(NF)의 적층 구조로 이루어지는 반사 방지막이 형성되어 있다. 이 반사 방지막(OF, NF)의 한쪽 끝은 게이트 전극(GE)의 한쪽 위에 올려져 있다. 또한 반사 방지막(OF, NF)의 잔사로서 게이트 전극(GE)의 다른 한 쪽의 측벽에는 실리콘 산화막(OF)과 실리콘 질화막(NF)으로 이루어지는 측벽 절연층이 형성되어 있다.
주변 회로부에 있어서의, 반도체 기판(SUB)의 표면에는, 예를 들어 p형 웰 영역(PWR2)이 형성되어 있다. 이 p형 웰 영역(PWR2)에는, 복수의 포토다이오드(PTO)의 동작을 제어하기 위한 제어 소자가 형성되어 있으며, 이 제어 소자는 예를 들어 MIS 트랜지스터(CTR)를 포함하고 있다.
이 MIS 트랜지스터(CTR)는, 한쌍의 n형 소스/드레인 영역(NR, NDR)과, 게이트 절연막(GI)과, 게이트 전극(GE)을 가지고 있다. 한쌍의 n형 소스/드레인 영역(NR, NDR)의 각각은, 서로 간격을 두고 반도체 기판(SUB)의 표면에 형성되어 있다.
한쌍의 n형 소스/드레인 영역(NR, NDR)의 각각은, 예를 들어 고농도 영역으로서의 n형 불순물 영역(NDR)과 LDD로서의 n형 불순물 영역(NR)을 가지고 있다.
한쌍의 n형 소스/드레인 영역(NR, NDR)에 끼어지는 반도체 기판(SUB)의 표면 위에는 게이트 절연막(GI)를 사이에 두고 게이트 전극(GE)이 형성되어 있다. 게이트 전극(GE)의 측벽에는, 반사 방지막의 잔사로서 산화막(OF)과 질화막(NF)으로 이루어지는 측벽 절연층이 형성되어 있다.
포토다이오드부와 주변 회로부의 각 MIS 트랜지스터의 게이트 전극(GE)의 재질은 예를 들어 불순물이 도프된 다결정 실리콘으로 이루어져 있어도 되며, 또한 예를 들어 TiN 등의 금속으로 이루어져 있어도 된다.
포토다이오드부, 주변 회로부 및 얼라이먼트 마크부(다이싱 라인 영역)의 각각에 있어서, 반도체 기판(SUB)의 표면 상에는, 상기의 소자(포토다이오드(PTO), MIS 트랜지스터(SWTR), CTR) 상을 덮도록 층간 절연막(II1)이 형성되어 있다. 포토다이오드부와 주변 회로부에 있어서는, 층간 절연막(II1) 상에, 패터닝된 1층째의 금속 배선(AL1)이 형성되어 있다. 이 1층째의 금속 배선(AL1)은, 층간 절연막(II1)의 콘택트홀 안을 메우는 도전층(C1)을 통해서, 예를 들어 p+ 불순물 영역(PDR) 또는 n+ 불순물 영역(NDR)에 전기적으로 접속되어 있다.
얼라이먼트 마크부에 있어서는, 층간 절연막(II1) 상에 스토퍼막(AL1)이 형성되어 있다. 이 스토퍼막(AL1)은, 예를 들어 통상의 사진제판 기술 및 에칭 기술에 의해 금속 배선(AL1)과 같은 금속막으로부터 분리하여 형성된 것이며, 예를 들어 알루미늄(Al), 동(Cu) 등으로 되어 있다.
금속 배선(AL1) 위와 스토퍼막(AL1) 상을 덮도록 층간 절연막(II1) 상에는 층간 절연막(II2)이 형성되어 있다. 포토다이오드부와 주변 회로부에 있어서는, 층간 절연막(II2) 상에, 패터닝된 2층째의 금속 배선(AL2)이 형성되어 있다. 이 2층째의 금속 배선(AL2)은, 층간 절연막(II2)의 스루홀 안을 메우는 도전층(T1)을 통해서 1층째의 금속 배선(AL1)과 전기적으로 접속되어 있다.
금속 배선(AL2) 상을 덮도록 층간 절연막(II2) 상에는 층간 절연막(II3)이 형성되어 있다. 포토다이오드부와 주변 회로부에 있어서는, 층간 절연막(II3) 상에, 패터닝된 3층째의 금속 배선(AL3)이 형성되어 있다. 이 3층째의 금속 배선(AL3)은, 층간 절연막(II3)의 스루홀 안을 메우는 도전층(T2)를 통해서 2층째의 금속 배선(AL2)과 전기적으로 접속되어 있다.
얼라이먼트 마크부에 있어서는, 층간 절연막(II2) 및 층간 절연막(II3)을 관통하여, 스토퍼막(AL1)에 이르도록 층간 절연막(II2, II3)에 스루홀(DTH)(구멍)가 형성되어 있다. 이 스루홀(DTH)의 측벽 및 저벽을 따르도록 스루홀(DTH) 내에는 도전층(구멍 내 도전층)(DT)이 형성되어 있다. 이 도전층(DT)은, 예를 들어 텅스텐(W)으로 되어 있다. 이 도전층(DT)의 상면에는 오목부(제1의 오목부)(CAV)가 형성되어 있다.
이 도전층(DT)의 상면 상 및 층간 절연막(II3)의 상면 상에 얼라이먼트 마크 용 금속막(제2의 금속 배선)(AL3)이 형성되어 있다. 이 얼라이먼트 마크용 금속막(AL3)의 상면으로서, 도전층(DT)의 오목부(CAV)의 바로 위에는, 얼라이먼트 마크가 되는 오목부(제2의 오목부)(MK)가 형성되어 있다. 이 얼라이먼트 마크용 금속막(AL3)은, 예를 들어 통상의 사진제판 기술 및 에칭 기술에 의해 포토다이오드부 및 주변 회로부의 금속 배선(AL3)과 같은 금속막으로 형성된 것으로, 예를 들어 알루미늄, 동 등으로 이루어져 있다.
포토다이오드부 및 주변 회로부의 금속 배선(AL3) 상과 얼라이먼트 마크용 금속막(AL3) 상을 덮도록, 층간 절연막(II3) 상에는 층간 절연막(II4)이 형성되어 있다. 이 층간 절연막(II4) 상에는 패시베이션막(PASF)이 형성되어 있다. 이 패시베이션막(PASF) 상으로서, 포토다이오드(PTO)의 바로 위에는 집광렌즈(LENS)가 배치되어 있다. 이 집광렌즈(LENS)는 빛을 집광하여 포토다이오드(PTO)에 조사하기 위한 것이다.
상기에 있어서, 층간 절연막(II1, II2, II3, II4)은 예를 들어 실리콘 산화막으로 이루어져 있으며, 금속재료로 이루어지는 스토퍼막(AL1)과는 에칭 선택비(예를 들어 스루홀(DTH) 형성을 위한 층간 절연막(II2, II3)의 에칭 시에 있어서의 에칭 선택비)가 다른 재료로 이루어져 있다.
또한, 스루홀(DTH)의 측벽은, 층간 절연막(II3)의 상면으로부터 스토퍼막(AL1)을 향하는 방향에 있어서 층간 절연막(II2)과 층간 절연막(II3)의 경계에 단차를 가지지 않고 연속한 면을 이루고 있다. 이에 의해 도 10의 단면에 있어서 스루홀(DTH)의 측벽은 층간 절연막(II3)의 상면으로부터 스토퍼막(AL1)의 표면까지 직선 모양에 연장되어 있다. 또한 도시되어 있지 않지만, 스루홀(DTH)의 측벽이나 저벽에는 배리어 메탈이 형성되어도 된다.
또한, 도 10의 단면도에 있어서의 오목부(MK)는, 하측의 폭이 좁아진 형상(삼각형상)을 가지고 있다. 그러나 오목부(CAV)의 폭(도 10에 있어서의 좌우 방향의 치수)이 커지면, 도 5, 도 7, 도 9의 단면도에 나타내는 바와 같이 하측의 폭이 상측의 폭과 거의 같아진다.
또한 도 10에는 포토다이오드부의 포토다이오드(PTO)나 스위칭 소자(SWTR), 주변 회로부의 제어용 트랜지스터(CTR), 마크부의 오목부(MK)가 하나씩 도시되어 있다. 그러나 실제로는 예를 들어 도 3에 나타내는, 분할된 개개의 칩 중에 복수의 포토다이오드(PTO)나 스위칭 소자(SWTR) 등이, 서로 간격을 두고 배치되어 있다.
다음으로 도 10에 나타내는, 본 실시의 형태의 반도체 장치의 제조 방법에 관하여 도 11~도 23을 이용하여 설명한다.
도 11을 참조하여, 우선 실리콘이나 게르마늄 등, 사용 시에 조사하는 빛의 파장에 따라 다른 반도체 재료로부터 이루어지는 반도체 기판(SUB)이 준비된다. 반도체 기판(SUB)의 표면에는 n- 에피택셜 성장층으로 이루어지는 n- 영역(NTR)이 형성된다. 그리고 포토다이오드부 및 주변 회로부에 p형 웰 영역(PWR1, PWR2)이 형성된다. 또한 포토다이오드부와 주변 회로부의 경계부, 및 주변 회로부와 마크부의 경계부에는 필드 산화막(FO)이 형성된다. 필드 산화막(FO)은, 포토다이오드부, 주변 회로부, 마크부의 형성 영역간을 전기적으로 분리하는 것이다.
다음으로 게이트 절연막(GI) 및 게이트 전극(GE)가, 소망하는 장소에 형성된다. 구체적으로는 예를 들어 열산화 처리법에 의해, 반도체 기판(SUB)의 주표면 상에 게이트 절연막이 형성된다. 그 게이트 절연막 상에, 게이트 전극이 되어야 할 다결정 실리콘막 등이 퇴적된다. 그 후, 상기 게이트 절연막 및 다결정 실리콘 등이 패터닝되어, 도 11에 나타내는 모양의 게이트 절연막(GI) 및 게이트 전극(GE)이 형성된다.
도 12를 참조하여, 포토다이오드부의 p형 웰 영역(PWR1)의 내부에, 통상의 사진제판 기술 및 이온 주입 기술을 이용하여 n형 불순물 영역(NPR)이 형성된다. 이에 의해, p형 웰 영역(PWR1)과 n형 불순물 영역(NPR)으로 이루어지는 포토다이오드(PTO)가 형성된다.
도 13을 참조하여, p형 웰 영역(PWR1, PWR2) 내의 반도체 기판(SUB)의 표면에, 통상의 사진제판 기술 및 이온 주입 기술을 이용하여 LDD로 이루어지는 n형 영역(NR)이 형성된다.
도 14를 참조하여, 반도체 기판(SUB)의 표면 전면에, 예를 들어 실리콘 산화막(OF)과 실리콘 질화막(NF)이 순서대로 적층하여 퇴적된다. 그 후, 통상의 사진제판 기술 및 에칭 기술에 의해, 적어도 포토다이오드(PTO) 상을 덮도록 실리콘 산화막(OF)과 실리콘 질화막(NF)이 패터닝되어, 실리콘 산화막(OF)과 실리콘 질화막(NF)으로 이루어지는 반사 방지막이 형성된다.
또한, 실리콘 산화막(OF)과 실리콘 질화막(NF)의 에칭에 의해, 게이트 전극(GE)의 측벽에는, 반사 방지막의 잔사로서 실리콘 산화막(OF)과 실리콘 질화막(NF)으로 이루어지는 측벽 절연층이 형성된다.
도 15를 참조하여, p형 웰 영역(PWR1)의 소정의 영역에, 통상의 사진제판 기술 및 이온 주입 기술에 의해 p+ 영역(PDR)이 형성된다.
도 16을 참조하여, 포토다이오드부 및 주변 회로부의 소정의 영역에, 통상의 사진제판 기술 및 이온 주입 기술에 의해 n형 영역(NDR)이 형성된다. 또한 n형 영역(NDR)은 n형 영역(NR)보다도 불순물 농도가 높은 n+ 영역이다.
도 17을 참조하여, 예를 들어 CVD(Chemical Vapor Deposition)법을 이용하여 실리콘 산화막으로 이루어지는 층간 절연막(II1)이 형성된다. 그 후, 해당 층간 절연막(II1)이 CMP(Chemical Mechanical Polishing)라 불리는 화학 기계적 연마법에 의해 상면이 평탄해지도록 연마된다. 또한 통상의 사진제판 기술 및 에칭 기술에 의해, n형 영역(NDR)이나 p형 영역(PDR)에 이르도록 층간 절연막(II1)에 콘택트홀(CH1)이 형성된다.
도 18을 참조하여, 콘택트홀(CH1)의 내부에 예를 들어 텅스텐으로 이루어지는 도전막(C1)이 충진된다. 이 처리에 있어서는 예를 들어 CVD법이 이용되며, 층간 절연막(II1) 상에도 텅스텐의 박막이 형성된다. 층간 절연막(II1) 상의 텅스텐의 박막은 CMP에 의해 제거된다. 이 후, 층간 절연막(II1) 상에 예를 들어 알루미늄으로 이루어지는 박막이, 예를 들어 스패터링에 의해 형성된다. 그리고 통상의 사진제판 기술 및 에칭 기술에 의해, 포토다이오드부 및 주변 회로부에 있어서는, 예를 들어 알루미늄으로 이루어지는 금속 배선(AL1)이 형성되며, 마크부에는 예를 들어 알루미늄으로 이루어지는 스토퍼막(AL1)이 형성된다.
또한, 포토다이오드부 및 주변 회로부의 금속 배선(AL1)은, 콘택트(C1)를 통해서 n형 영역(NDR), p형 영역(PDR)에 전기적으로 접속되도록 형성된다.
도 19를 참조하여, 층간 절연막(II1), 금속 배선(AL1), 스토퍼막(AL1) 상에, 층간 절연막(II2)이 형성되며, 소망하는 영역(금속 배선(AL1) 상)에 스루홀(TH1)이 형성된다. 층간 절연막(II2) 및 스루홀(TH1)은, 상기의 층간 절연막(II1)이나 콘택트홀(CH1)과 같은 순서에 의해 형성된다. 층간 절연막(II1)과 금속 배선(AL1)은 에칭 선택비가 서로 다르기 때문에, 윗쪽에서 아래쪽으로 향하는 층간 절연막(II1)의 에칭은, 금속 배선(AL1)에 이르렀을 시점에서 종료시키는 것이 용이해진다.
도 20을 참조하여, 스루홀(TH1)의 내부에 예를 들어 텅스텐으로 이루어지는 도전층(T1)이 충진된다. 이 후, 층간 절연막(II2) 상에 예를 들어 알루미늄으로 이루어지는 금속 배선(AL2)의 패턴이 형성된다. 도전층(T1)과 금속 배선(AL2)은, 상기의 콘택트(C1)와 금속 배선(AL1)과 같은 순서에 의해 형성된다. 또한 마크부에는 금속 배선(AL2)은 형성되지 않는다.
도 21을 참조하여, 층간 절연막(II2)이나 금속 배선(AL2) 상에, 층간 절연막(II3)이 형성되고, 소망하는 영역(금속 배선(AL2) 상)에 스루홀(TH2)이 형성된다. 층간 절연막(II3) 및 스루홀(TH2)은, 상기의 층간 절연막(II2)이나 스루홀(TH1)과 같은 순서에 의해 형성된다.
이 때, 포토다이오드부나 주변 회로부에는, 층간 절연막(II3)의 최상면으로부터 금속 배선(AL2)에 이르도록 스루홀(TH2)이 형성된다. 이에 대해서 마크부에 있어서는, 층간 절연막(II3)의 최상면으로부터 스토퍼막(AL1)에 이르도록 스루홀(DTH)이 형성된다. 스루홀(DTH)은, 층간 절연막(II2) 및 층간 절연막(II3)을 관통하도록 에칭함으로써 형성된다. 층간 절연막(II2, II3)과 스토퍼막(AL1)은 에칭 선택비가 서로 다르기 때문에, 스루홀(DTH) 형성을 위한 에칭을 스토퍼막(AL1)에 이르는 시점에서 종료시키는 것이 용이해진다.
도 22를 참조하여, 스루홀(TH2) 및 스루홀(DTH) 안을 메우도록 층간 절연막(II3) 상에, 예를 들어 텅스텐으로 이루어지는 도전막(DL)이 형성된다. 이 스루홀(DTH)의 개구 지름 및 깊이의 각각은, 스루홀(TH2)의 개구 지름 및 깊이보다 크다. 이 때문에, 도전막(DL)은 스루홀(TH2)을 완전하게 메우지만, 스루홀(DTH)은 완전하게 메우지 않고 스루홀(DTH)의 측벽 및 저벽을 따라서 형성된다. 이 후, 층간 절연막(II3)의 상면이 노출될 때까지, 도전막(DL)이 CMP에 의해 연마 제거된다.
도 23을 참조하여, 상기의 CMP에 의해, 스루홀(TH2) 내에 상기 도전막(DL)으로 이루어지는 도전막(T2)이 형성되고, 스루홀(DTH) 내에 상기 도전막(DL)으로 이루어지는 도전막(DT)가 형성된다. 도전층(DT)은 스루홀(DTH)의 측벽 및 저벽을 따라서 형성되며, 상면에 오목부(CAV)를 가지도록 형성된다.
이 때, 스루홀(DTH)의 내부에 충진되는 도전막(DT)이, 평면시에 있어서의 일부의 영역에 있어 층간 절연막(II3)의 최상면까지 충진되지 못하고, 주위보다 얕게 충진된다. 그 결과, 오목부(CAV)(제1의 오목부)가 형성되게 된다.
도전막(DT), 도전막(T2) 및 층간 절연막(II3)의 상면 상을 덮도록 금속막(AL3)이 형성된다. 이 금속막(AL3)의 상면에는, 오목부(CAV)의 바로 위에 있어서 오목부(제2의 오목부)(MK)가 형성된다. 이 오목부(MK)는, 금속막(AL3)을 패터닝할 때의 사진제판 공정에 있어서 포토마스크(레티클)를 위치 맞춤하기 위한 얼라이먼트 마크로서 이용된다.
즉, 금속막(AL3)의 패터닝에 있어서는, 우선 금속막(AL3) 상에 포토레지스트(감광체)가 도포된다. 그리고 오목부(MK)를 얼라이먼트 마크로 하여 포토마스크를 위치 맞춤한 후, 포토마스크를 투과시킨 노광빛을 이용하여 포토레지스트의 소정 영역이 노광된다. 이 후, 포토레지스트가 현상되어 소정의 형상으로 패터닝된다. 이 패터닝된 포토레지스트를 마스크로 해서 금속막(AL3)이 에칭되어 소정의 형상으로 패터닝된다. 이 후, 포토레지스트는 애싱(ashing) 등에 의해 제거된다.
상기의 금속막(AL3)의 패터닝에 의해, 포토다이오드부 및 주변 회로부에는, 금속막(AL3)으로 형성된 금속 배선(AL3)이 형성되며, 마크부에는 오목부(MK)를 가진 얼라이먼트 마크용 금속막(AL3)이 도전막(DT) 상에 잔존된다.
도 24를 참조하여, 금속 배선(AL3) 및 얼라이먼트 마크용 금속막(AL3)을 덮도록 층간 절연막(II3) 상에 층간 절연막(II4)이 형성된다. 이 층간 절연막(II4)의 상면이 예를 들어 CMP에 의해 평탄화된다. 이 후, 층간 절연막(II4) 상에, 예를 들어 CVD법에 의해 실리콘 질화막이 퇴적된다. 이 실리콘 질화막이 패시베이션막(PASF)으로 된다.
마지막으로 포토다이오드(PTO)의 바로 위에 집광렌즈(LENS)를 설치함으로써, 도 10에 나타내는 이미지 센서가 형성된다.
다음으로, 본 실시의 형태의 작용 효과에 관하여, 도 25를 참조하면서 설명한다. 도 25(A)에는, 도 10에 나타내는 본 실시의 형태의 마크부의 구성이 나타나고 있다. 스루홀(DTH)은 층간 절연막(II2, II3)의 2층을 관통하는 것이다. 도 25(B)에는, 비교예로서 층간 절연막(II3)의 1층만을 관통하는 스루홀(STH)이 도시되어 있다. 도 25(B)에 나타내는 비교예는 스루홀(STH)이, 층간 절연막(II3)의 1층만을 관통하는 것을 제외하고, 도 25(A)에 나타내는 본 실시의 형태의 구성과 거의 같기 때문에, 동일한 요소에 관해서는 동일한 부호를 부여하여, 그 설명을 반복하지 않는다.
도 25(B)에 나타내는 비교예의 스루홀(STH)와 같이 얕은 구멍은 도전층(DT)에 의해서 메우기 쉽다. 이 때문에, 스루홀(STH)을 메우는 도전층(DT)의 상면에는 오목부(CAV)가 형성되기 어렵다. 이와 같이 도전층(DT) 상면의 오목부(CAV)가 없거나, 혹은 작아지는 경우, 그 위에 형성되는 금속막(AL3)의 상면에 얼라이먼트 마크가 되는 오목부가 형성되지 않는다. 또는 얼라이먼트 마크용의 오목부가 형성되었다고 해도 그 오목부는 매우 작고, 얼라이먼트 마크로 이용하는 것은 곤란해진다.
한편, 도 25(A)에 나타내는 실시의 형태에서는, 스루홀(DTH)이 2개의 층간 절연막(II2, II3)을 관통하고 있어, 깊게 형성되어 있다. 이 때문에 이 스루홀(DTH)은 도전층(DT)에 의해서 메우기 어렵고, 도전층(DT)의 상면에 큰(깊은) 오목부(CAV)가 형성되기 쉽다. 따라서, 도전층(DT) 상에 형성되는 금속막(AL3)의 상면에도, 큰 오목부(MK)가 형성되기 쉽다. 오목부(MK)가 커지기 때문에 얼라이먼트 마크로서 높은 정밀도로 이용할 수 있다.
또한 본 실시의 형태에서는, 스루홀(DTH)을 층간 절연막 2층 분의 두께에 대응한 깊이로 형성함으로써, 비교예보다도 깊은 오목부(MK)를 형성할 수 있다. 이 때문에, 오목부(MK)의 깊이를 얼라이먼트 마크로서 필요한 깊이로 유지하면서, 층간 절연막(II2, II3)의 두께를 얇게함으로써, 포토다이오드(PTO)에 입사되는 빛의 강도를 향상시키는 것이 가능해진다.
단차가 큰(깊이가 깊은) 선명한 오목부(MK)를 형성할 수 있으면, 후속 공정에 있어서 해당 오목부(MK)를 얼라이먼트 마크로서 이용하는, 패터닝 등의 처리를 실시하는 것이 용이하게 된다. 이것을 도 26 및 도 27, 및 다음의 표 1을 참조하면서 설명한다.
[표 1]
Figure pat00001
도 26 및 도 27에 있어서 둥근 점선으로 둘러싼 단차 부분이 오목부(MK)이다. 도 26 및 도 27 중에 1~4의 번호를 붙인 치수가, 표 1중의 1~4의 각 항목의 치수에 상당한다. 도 26에 나타내는, 얼라이먼트 마크로서 사용 가능한 마크의 각 치수는, 표 1 중의 「얼라이먼트 가능 마크」의 란에 나타낸다. 또한 도 27에 나타내는, 얼라이먼트 마크로서 사용 불가능한 마크의 각 치수는, 표 1 중의 「얼라이먼트 불가능 마크」의 란에 나타낸다.
양자의 비교에 의해, 얼라이먼트 가능한 마크는, 얼라이먼트 불가능한 마크보다 단차(1)가 크고, 스루홀 도전층 전체의 두께(4)가 큰 것을 알 수 있다.
또한, 모든 막이 CMP에 의해 표면이 완전히 평탄하게 되도록 처리가 이루어지는 것은 아니기 때문에, 표 1에 있어서의 1과 2와 3의 합이 반드시 4와 동일해진다고는 할 수 없다.
또한 본 실시의 형태에서는 스루홀(DTH)은, 반도체 기판(SUB)의 표면까지 이르고 있지 않기 때문에, 오목부(MK)의 지름 방향의 두께의 불균일이 작아진다. 따라서 얼라이먼트 정밀도를 향상시킬 수 있다.
또한 본 실시의 형태에서는, 스루홀(DTH)의 벽면이 층간 절연막(II2)과 층간 절연막(II3)의 경계부에 있어서 단차를 가지고 있지 않으며, 층간 절연막(II3)의 상면으로부터 금속 배선(AL1)까지 연속한 면을 구성하고 있다. 이 때문에, 그 단차부에서 오목부(MK)의 지름 방향의 두께의 불균일이 생기는 일도 없어, 양호한 얼라이먼트 정밀도를 얻을 수 있다.
이상에 기술한, 마크부의 스루홀(DTH)을 형성하기 위한 스토퍼막(AL1)은 1층째의 금속 배선(AL1)이다. 그러나 도 28에 나타내는 바와 같이, 스루홀(DTH)을 형성하기 위한 스토퍼막이, 포토다이오드(PTO)에 있어서의 빛의 반사 방지막으로서의 실리콘 질화막(NF)과 동일한 막이어도 된다. 반사 방지막의 상부에 형성되는 실리콘 질화막은 층간 절연막(실리콘 산화막 등)과의 에칭 선택비가 높기 때문이다.
도 28의 이미지 센서는 도 10의 이미지 센서와 비교하여, 마크부의 스토퍼막 및 마크를 만드는 층에 있어서 다르다. 도 28의 구성에 있어서는, 마크부의 스토퍼막은 상술한 바와 같이, 반사 방지막의 실리콘 질화막(NF)이다. 또한 오목부(MK)를 만드는 층은 2층째의 금속 배선(AL2)과 같은 층으로부터 분리하여 형성된 금속막(AL2)이다. 도 28의 이미지 센서는, 상기 이외에는 도 10의 이미지 센서와 거의 같기 때문에, 도 28에 있어서 도 10으로 동일한 요소에 대해서는 동일한 부호를 부여하여, 그 설명을 반복하지 않는다.
도 28의 이미지 센서에 있어서의 스토퍼막은, 포토다이오드(PTO)의 실리콘 질화막(NF)과 동일한 층으로부터 분리하여 형성된 막이다. 따라서 층간 절연막(II1) 아래에 스토퍼막이 배치되어 있고, 이에 동반하여 스루홀(DTH)의 최상부가 층간 절연막(II2)의 최상부와 거의 같아지고 있다. 그러나 예를 들어 도 29에 나타내는 바와 같이, 도 10과 마찬가지로 해당 스루홀(DTH)의 최상부가 층간 절연막(II3)의 최상부와 거의 같은 높이에 있어도 된다. 그 경우는 해당 스루홀(TTH)이 층간 절연막(II1, II2, II3)의 3층을 관통하는 구성이 된다.
혹은 도 30에 나타내는 바와 같이, 스토퍼막이, 제어용 트랜지스터(CTR)나 스위칭 소자(SWTR)의 게이트 전극(GE)과 같은 다결정 실리콘으로 이루어지는 박막이어도 된다. 다결정 실리콘은 층간 절연막(실리콘 산화막 등)과의 에칭 선택비가 높기 때문이다. 또한 도 30의 이미지 센서는, 상기 이외에는 도 10의 이미지 센서와 거의 같다.
도 30의 이미지 센서에 있어서의 스토퍼막(G1)은, 제어용 트랜지스터(CTR)나 스위칭 소자(SWTR)의 게이트 전극(GE)과 동일한 층으로부터 분리하여 형성된 막이다. 따라서 층간 절연막(II1)의 아래에 스토퍼막이 배치되어 있으며, 이에 동반하여 스루홀(DTH)의 최상부가 층간 절연막(II2)의 최상부와 거의 같아지고 있다. 그러나 예를 들어 도 31에 나타내는 바와 같이, 도 10과 마찬가지로 해당 스루홀(DTH)의 최상부가 층간 절연막(II3)의 최상부와 거의 같은 높이에 있어도 된다. 그 경우는 해당 스루홀(DTH)이 층간 절연막(II1, II2, II3)의 3층을 관통하는 구성이 된다.
(실시의 형태 2)
본 실시의 형태는, 실시의 형태 1과 비교하여, 오목부(MK)가 형성되는 제조 방법에 있어서 다르다. 이하, 본 실시의 형태에 있어서의 반도체 장치(이미지 센서)의 제조 방법으로 관하여, 도 32~도 36을 참조하면서 설명한다.
본 실시의 형태에 있어서도, 상기의 도 11~도 18에 나타내는 공정에 관해서는, 실시의 형태 1과 같다. 즉 반도체 기판(SUB)의 내부에 포토다이오드(PTO)가 형성되고, 반도체 기판(SUB)의 주표면 상에는 금속 배선(AL1), 스토퍼막(AL1) 등이 형성된다.
도 32에 나타내는 공정은, 실시의 형태 1에 있어서의 도 19에 나타내는 공정에 대하여, 마크부에도 스루홀(STH)이 형성되는 점에 있어서 다르다. 즉 마크부의 금속막(AL1)을 스토퍼막으로 하여, 층간 절연막(II)을 관통하는 스루홀(STH)(구멍)이 형성된다.
도 33을 참조하여, 스루홀(TH1) 및 스루홀(STH) 안을 메우도록 층간 절연막(II2) 상에, 예를 들어 텅스텐으로 이루어지는 도전막(Wa)이 형성된다. 도전막(Wa)은 예를 들어 CVD법에 의해 형성된다. 이 후, 층간 절연막(II3)의 상면이 노출할 때까지, 도전막(Wa)이 CMP에 의해 연마 제거된다.
도 34를 참조하여, 상기의 CMP에 의해, 텅스텐으로 이루어지는 도전막(Wa)은 스루홀(TH1, STH) 내에 잔존되어, 도전막(Wb)이 된다. 스루홀(TH1, STH)의 내부를 메우는 도전층(Wb의) 각각의 상면은 거의 평탄하게 된다.
도 35를 참조하여, 특히 스루홀(TH1, STH)의 내부의 텅스텐 도전층(Wb)의 상면의 일부의 영역이, 에치백(etch-back)에 의해 선택적으로 제거된다. 이 과정에서, 각각의 텅스텐 도전층(Wb)의 상면이 층간 절연막(II2)의 상면에 대해서 하측으로 퇴행되어, 텅스텐 도전층(Wb)의 상면에 오목부(CAV)가 형성된다.
그리고 도 36을 참조하여, 층간 절연막(II2), 텅스텐 도전층(Wb) 위에, 예를 들어 알루미늄으로 이루어지는 금속 박막(AL2a)(금속층)이, 예를 들어 스패터링에 의해 형성된다. 이 때, 스루홀(STH) 내의 도전층(Wb)의 오목부(CAV)의 바로 위에 형성되는 금속 박막(AL2a)의 상면에는, 얼라이먼트 마크가 되는 오목부(MK)가 형성된다. 이후에는 도시되지 않지만, 통상의 사진제판 기술 및 에칭 기술에 의해, 금속 박막(AL2a)이 패터닝되어 금속 배선이 형성된다.
이 때, 금속 박막(AL2a)에 형성된 오목부(MK)를 얼라이먼트 마크로서 이용함으로써, 금속 박막(AL2a)의 패터닝을 위한 포토마스크(photomask)의 위치 맞춤(얼라이먼트)이 실시된다. 이 금속 박막(AL2a)의 패턴은, 실시의 형태 1의 금속막(AL3)의 패터닝과 거의 같다.
그 후에 있어서는 실시의 형태 1과 마찬가지로 층간 절연막(II3) 등이 형성됨으로써, 최종적으로 이미지 센서가 형성된다.
도 32~도 36에 있어서, 상기 이외에는 실시의 형태 1의 이미지 센서와 거의 같기 때문에, 도 32~도 36에 대해 실시의 형태 1과 동일한 요소에 대해서는 동일한 부호를 부여하여, 그 설명을 반복하지 않는다.
다음으로, 본 실시의 형태의 작용 효과에 관하여 설명한다. 상술한 바와 같이, 예를 들어 1층의 층간 절연막(II2)에 형성된 스루홀(STH) 내에 도전층(Wb)을 형성하는 경우, 마크부의 도전층(DT)(Wb)가 얇으면, 도전층(Wb)의 상면에 오목부(CAV)가 형성되지 않는 일이 있다. 이것은 상술한 도 25(B)에 나타내는 비교예의 스루홀(STH)과 같이 얕은 구멍은 도전층(DT)에 의해서 메워지기 쉽기 때문이다.
그래서 본 실시의 형태에서는, 도 34 및 도 35에 나타내는 바와 같이 도전층(Wb)이 에치백됨으로써 도전층(Wb)의 상면이 선택적으로 제거된다. 이에 의해, 도전층(Wb)의 상면이 층간 절연막(II2)의 상면에서 후퇴하여, 도전층(Wb)의 상면에 오목부(CAV)가 형성된다. 이에 의해, 스루홀(STH) 내의 도전층(Wb)의 상면에 얼라이먼트 마크용의 오목부(CAV)가 형성되기 때문에, 1층만의 층간 절연막(II2)에 형성된 스루홀(STH) 내의 도전층(Wb) 상에도 깊은 얼라이먼트용 오목부(CAV)를 형성하는 것이 가능해진다. 따라서, 포토다이오드(PTO) 상의 층간 절연막의 두께를 얇게 하여 포토다이오드(PTO)의 수광의 감도를 높이면서, 양호한 얼라이먼트 정밀도를 얻을 수 있다.
또한 도 32~도 36은, 스루홀(STH) 내의 도전층(DT, Wb)에 대해서 에치백을 실시하는 경우를 도시하고 있다. 그러나 예를 들어 층간 절연막(II1)이나 층간 절연막(II3)에 형성되는 콘택트홀이나 스루홀 내의 도전층에 대해서 같은 처리를 실시하여도, 같은 효과를 얻을 수 있다. 또한 도 29나 도 31에 나타내는 도전층(DT)에 대해서 같은 처리를 실시해도 된다. 또한, 마크부의 도전층(DT)의 스토퍼막은 알루미늄으로 이루어지는 금속 배선에 한정하지 않으며, 도 28~도 29에 나타내는 반사 방지막과 동일한 층이 분리된 실리콘 질화막(NF)이어도 되고, 도 30~도 31에 나타내는 게이트 전극(GE)와 동일한 층이 분리된 박막이어도 된다.
또한 본 실시의 형태에 있어서는, 스루홀(STH)의 내부를 메우는 도전막(Wa)이, 통상의 CVD법(성막 도중에 스퍼터를 동반하지 않는 기상 성장법)에 의해 형성되는 것이 바람직하다. 이러한 구멍 안을 메우는 막을, HDP(HighDensityPlasma)-CVD법이라 불리는, 웨이퍼에 바이어스 RF(RadioFrequency)를 인가함으로써 성막과 스퍼터를 동시에 실시하는 기상 성장법에 의해 형성하는 일이 있다. 이 경우, 도전막(Wa)의 상면에 형성되는 오목부(MK)의 측벽이, 반도체 기판(SUB)의 주표면에 대해서 수직이 되기 어려워진다. 즉, 오목부(MK)의 측벽은, 도전막(Wa)의 상면으로부터 깊이 방향으로 나아감에 따라 폭이 좁아지고, 단면에 있어서 삼각형상을 이루게 된다. 이와 같이 되면, 오목부(MK)의 단차가 불선명이 되어, 얼라이먼트 마크로서의 오목부(MK)의 정밀도가 낮아진다.
이것에 대해서, 성막 도중에 스퍼터를 수반하지 않는 기상 성장법에 의해 스루홀(STH)을 도전막(Wa)으로 메우면, 도전막(Wa)의 상면에 형성되는 오목부(MK)의 측벽은, 반도체 기판(SUB)의 주표면에 수직으로 형성되기 쉽다. 이 때문에, 오목부(MK)의 단차가 보다 선명해져, 얼라이먼트 마크로서의 오목부(MK)의 정밀도가 높아진다.
본 발명의 실시의 형태 2는, 이상에서 말한 각 점에 관해서만, 본 발명의 실시의 형태 1과 다르다. 즉, 본 발명의 실시의 형태 2에 관하여, 상술하지 않았던 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 실시의 형태 1에 따른다.
이번에 개시된 실시의 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 나타나며, 특허 청구의 범위와 균등의 범위 내에서의 모든 변경은 특허청구범위에 포함되는 것이다.
본 발명은, 광학 변환 소자를 가지는 반도체 장치 및 그 제조 방법에 특히 유리하게 적용될 수 있다.
AL1, AL2, AL3 금속 배선, AL2a 금속 박막, C1 콘택트, CAV 오목부, CH1 콘택트홀, CTR 제어용 트랜지스터, DL, Wa 도전막, DLR 다이싱 라인 영역, DT, T1, T2, Wb 도전층, DTH, STH, TH1, TH2, TTH 스루홀, FO 필드 산화막, GE 게이트 전극, GI 게이트 절연막, II1, II2, II3, II4 층간 절연막, IMC 칩 영역, LENS 집광렌즈, MK 오목부, NDR, NR n형 영역, NF실리콘 질화막, NPR 소스/드레인 영역, NTR n-영역, NWR n형 웰 영역, OF 실리콘 산화막, PASF 패시베이션막, PCR, PDR 형성 영역, PTO 포토다이오드, PWR p형 웰 영역, PWR1, PWR2 p형 웰 영역, SC 반도체 칩, SUB 반도체 기판, SW 반도체 웨이퍼, SWTR 전송용 트랜지스터.

Claims (9)

  1. 주표면을 가지는 반도체 기판과,
    상기 반도체 기판 내에 형성된 광전변환소자와,
    상기 반도체 기판의 상기 주표면 상에 형성된 스토퍼막과,
    상기 스토퍼막 상 및 상기 광전변환소자 상에 형성된 제1의 층간 절연막과,
    상기 제1의 층간 절연막 상에 형성된 제1의 금속 배선과,
    상기 제1의 금속 배선 상 및 상기 광전변환소자 상을 덮도록 형성된 제2의 층간 절연막을 구비하며,
    상기 제1 및 제2의 층간 절연막을 관통하여 상기 스토퍼막에 이르도록 상기 제1 및 제2의 층간 절연막에 구멍이 형성되어 있으며, 또한 상기 구멍의 측벽 및 저벽을 따라서 형성되어, 상면에 제1의 오목부를 가지는 구멍 내 도전층과, 상기 구멍 내 도전층 및 상기 제2의 층간 절연막 상에 형성되며, 또한 상기 제1의 오목부의 바로 위의 상면에 얼라이먼트 마크가 되는 제2의 오목부를 가지는 제2의 금속 배선을 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 구멍의 상기 측벽은, 상기 제2의 층간 절연막의 상면으로부터 상기 스토퍼막을 향하는 방향에 있어서 상기 제1의 층간 절연막과 상기 제2의 층간 절연막의 경계에 단차(段差)를 가지지 않고 연속한 면을 이루고 있는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 스토퍼막은, 상기 제1 및 제2의 층간 절연막과는 에칭 선택비가 다른 재질로 이루어지는 막인, 반도체 장치.
  4. 제1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 스토퍼막이, 상기 제1의 금속 배선의 하층에 형성된 제3의 금속 배선인, 반도체 장치.
  5. 제1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 스토퍼막이, 상기 광전변환소자의 반사 방지막과 동일한 층으로부터 분리하여 형성된 막인, 반도체 장치.
  6. 제1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 스토퍼막이, 트랜지스터의 게이트 전극과 동일한 층으로부터 분리하여 형성된 막인, 반도체 장치.
  7. 주표면을 가지는 반도체 기판 내에 광전변환소자를 형성하는 공정과,
    상기 반도체 기판의 상기 주표면 상에 금속 배선을 형성하는 공정과,
    상기 금속 배선 상 및 상기 광전변환소자 상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에 상기 금속 배선에 이르는 구멍을 형성하는 공정과,
    상기 구멍 안을 메우는 도전층을 형성하는 공정과,
    상기 층간 절연막의 상면에 대해서 상기 도전층의 상면을 선택적으로 제거함으로써, 상기 도전층의 상면을 상기 층간 절연막의 상면에 대해서 퇴행시키는 공정과,
    상기 도전층의 상면 상 및 상기 층간 절연막의 상면 상에 금속층을 형성하여, 상기 도전층의 바로 위에 위치하는 상기 금속층의 상면에 얼라이먼트 마크가 되는 오목부를 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 구멍 안을 메우는 도전층을 형성하는 공정은,
    상기 구멍 안을 메우는 것과 동시에, 상기 층간 절연막 상을 덮도록 상기 도전층을 성막(成膜) 하는 공정과,
    상기 도전층을 상기 층간 절연막의 상면이 노출할 때까지 화학 기계적 연마법에 의해 연마 제거하는 공정을 포함하는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 도전층은, 상기 성막 도중에 스퍼터링(sputtering)를 수반하지 않는 기상 성장법에 의해 형성되는, 반도체 장치의 제조 방법.
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