TW201812866A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置之製造方法，改善檢查圖案之檢測精度。該半導體裝置之製造方法，包含以下步驟：於檢查圖案形成區域CPR形成基準圖案BP之步驟；於半導體基板上形成第1遮罩層，並於檢查圖案形成區域形成檢查圖案CP1之步驟；以及測定相對於基準圖案之檢查圖案CP1的第1偏差量之步驟。進一步包含以下步驟：利用第1遮罩層對半導體基板離子植入之步驟；去除第1遮罩層及檢查圖案CP1後，於半導體基板上形成第2遮罩層，並於檢查圖案形成區域形成檢查圖案CP2之步驟；以及測定相對於基準圖案之檢查圖案CP2的第2偏差量之步驟。而在俯視時，檢查圖案CP2，較檢查圖案CP1更大，覆蓋形成有檢查圖案CP1的區域之全域。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法，特別是，關於有效應用在具有離子植入用微影步驟中的遮罩之疊合偏差檢查圖案的半導體裝置之製造方法的技術。
在半導體裝置之製程，為了將導體膜或絕緣膜加工為期望的形狀，或為了形成將雜質對半導體基板等離子植入時的遮罩層，而包含多次的微影步驟。微影步驟，例如利用縮小投影曝光法等，將形成在遮罩或倍縮光罩(以下通稱為遮罩)上之遮罩圖案，轉印至形成在半導體基板上的光阻層。此轉印步驟，檢測形成在半導體基板上之定位用的標記圖案，將其與遮罩對齊(定位)後，實施曝光處理。接著，對施行過曝光處理之光阻層實施顯影處理及烘烤處理，藉而完成具有與遮罩圖案相等之圖案的光阻遮罩。而後，使用該光阻遮罩，實施導體膜或絕緣膜等之加工、或雜質離子植入。
然而，在形成光阻遮罩時，發生遮罩對於形成在半導體基板之基底層的疊合偏差，故在形成光阻遮罩之光阻層同時形成檢查圖案，測定相對於在基底層形成之被對準層(被對準標記)的檢查圖案之疊合偏差量。
日本特開2005－150251號公報(專利文獻1)，係關於對準用標記部(上述標記圖案)的改良。
日本特開2000－292905號公報(專利文獻2)，係關於標記圖案及疊合偏差檢查圖案的改良。 [習知技術文獻] [專利文獻]
專利文獻1：日本特開2005－150251號公報 專利文獻2：日本特開2000－292905號公報
[本發明所欲解決的問題] 前述檢查圖案，並未與半導體裝置之運作有直接關聯，故一般配置在劃線區。然而，檢查圖案，必須在多個微影步驟各自設置，在各微影步驟，將複數檢查圖案配置於劃線區。因此，檢查圖案的數量變得巨大，而有劃線區之面積增大等問題。
作為此等問題之對策，將形成離子植入用的遮罩層所用之複數個層的在微影步驟形成之複數檢查圖案，配置在相同位置。亦即，採取將先施行之第1離子植入步驟的第1檢查圖案、與後續之第2離子植入步驟的第2檢查圖案，配置在相同位置之手法。此係因，第1離子植入步驟一結束，則將第1檢查圖案去除，故可在相同位置形成第2檢查圖案。
於劃線區，除了檢查圖案以外，亦配置數量巨大的元件特性檢查用之元件等，藉由上述手法減少檢查圖案的數量，此一手法在半導體裝置之小型化上有效。
另一方面，由於半導體裝置之細微化，而使對於前述疊合偏差量之容許範圍變窄。伴隨於此，在檢查圖案之疊合偏差量的測定中，必須改善檢查圖案之檢測精度。
然而，從本案發明人的研討，認知如下問題：上述手法中，在檢測第2檢查圖案時，受到存在於形成第1檢查圖案之區域的第1檢查圖案痕跡之影響，而使第2檢查圖案之檢測精度降低。
在半導體裝置之製造方法中，要求改善檢查圖案之檢測精度。
其他問題與新特徵，應可自本說明書之記述內容及附圖明瞭。 [解決問題之技術手段]
一實施形態的半導體裝置之製造方法，包含如下步驟：於檢查圖案形成區域形成基準圖案之步驟；於半導體基板上形成第1遮罩層，並於檢查圖案形成區域形成第1檢查圖案之步驟；以及測定相對於基準圖案之第1檢查圖案的第1偏差量之步驟。進一步包含如下步驟：利用第1遮罩層對半導體基板離子植入之步驟；去除第1遮罩層及第1檢查圖案後，於半導體基板上形成第2遮罩層，並於檢查圖案形成區域形成第2檢查圖案之步驟；以及測定相對於基準圖案之第2檢查圖案的第2偏差量之步驟。而在俯視時，第2檢查圖案，較第1檢查圖案更大，覆蓋形成有第1檢查圖案的區域之全域。 [本發明之效果]
依照一實施形態，在半導體裝置之製造方法中，可改善檢查圖案之檢測精度。
以下實施形態中，雖為了方便在必要時分割為複數個部分或實施形態予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、細節、補充說明等關係。
此外，以下實施形態中，在提及要素的數目等(包括個數、數值、量、範圍等)之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定為該特定數目，可為特定數目以上亦可為以下。
進一步，以下實施形態中，其構成要素(亦包括要素步驟等)，除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。
同樣地，以下實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，對於上述數目及範圍亦相同。
此外，在用於說明實施形態的全部附圖中，對同一構件原則上給予同一符號，並省略其重複的說明。另，為了使附圖容易理解，而有即便為俯視圖仍給予影線之情況。
(實施形態) ＜半導體裝置之構造＞ 圖1為，本實施形態的半導體裝置之俯視圖。如圖1所示，半導體裝置SD，由俯視時呈矩形(正方形或長方形)的半導體基板1構成。半導體基板1之主面1a，具備：電路區塊區CB，配置在其中央部；複數個外部連接端子ET，配置在電路區塊區CB之周圍；劃線區(切割區)SR，以包圍電路區塊區CB及外部連接端子ET的方式，配置在半導體基板1之端部。
於電路區塊區CB，形成邏輯電路或記憶電路等，此等電路，係由n通道型MISFET QN及p通道型MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半場效電晶體)QP構成。n通道型MISFET QN，形成在以元件隔離膜STI包圍其周圍之主動區ACT內，具有閘極電極GN、由n型半導體區構成的源極區S、及由n型半導體區構成的汲極區D。此外，p通道型MISFET QP，形成在以元件隔離膜STI包圍其周圍之主動區ACT內，具有閘極電極GP、由p型半導體區構成的源極區S、及由p型半導體區構成的汲極區D。於電路區塊區CB，形成複數個p通道型MISFET QP及n通道型MISFET QN。
複數個外部連接端子ET，配置在電路區塊區CB與半導體基板1的邊之間，沿著各邊直線狀地配設複數個外部連接端子ET。本實施形態中，外部連接端子ET，沿著各邊呈2列地交錯配設，但並未限定於此一形態。外部連接端子ET，與電路區塊區CB內之邏輯電路或記憶電路等連接。
在位於外部連接端子ET列的外側之劃線區SR，配置複數檢查圖案形成區域CPR。檢查圖案形成區域CPR，分別配置於半導體基板1的各邊(4邊)。
＜半導體裝置之製造方法＞ 在說明本實施形態的半導體裝置之製造方法前，茲就本案發明人的研討例予以說明。圖24(a)為，研討例的半導體裝置之製程中的檢查圖案形成區域之俯視圖。圖24(b)為，顯示沿著圖24(a)的A－A線之光強度的附圖。圖25(a)為，接續圖24的半導體裝置之製程中的檢查圖案形成區域之俯視圖。圖25(b)為，顯示沿著圖25(a)的B－B線之光強度的圖。圖26為，顯示沿著圖25(a)之B－B線的剖面圖。圖27(a)為，接續圖25的半導體裝置之製程中的檢查圖案形成區域之俯視圖。圖27(b)為，顯示沿著圖27(a)的C－C線之光強度的圖。圖24(b)、圖25(b)、及圖27(b)，顯示藉由光學顯微鏡將基準圖案BP、檢查圖案CPJ1與CPJ2、及檢查圖案痕跡TCPJ1進行影像辨識時之光強度，例如，上側為亮，下側為暗。
圖24(a)、圖25(a)、及圖27(a)為，檢測離子植入用之遮罩層的重合偏差量所用之檢查圖案形成區域CPR的俯視圖。在1個檢查圖案形成區域CPR，依序形成檢查圖案CPJ1及CPJ2。而檢查圖案形成區域CPR，分別配置於半導體基板1的各邊(4邊)，故在配置於4邊的檢查圖案形成區域CPR，同時形成檢查圖案CPJ1及CPJ2。以下，對於其中1個檢查圖案形成區域CPR予以說明。
於圖24(a)，顯示形成在檢查圖案形成區域CPR的基準圖案(被對準層)BP與檢查圖案(對準層)CPJ1。基準圖案(被對準層)BP係以元件隔離膜STI構成，元件隔離膜STI係對形成在半導體基板1之主面1a的溝，填入氧化矽膜等絕緣膜。在俯視時，基準圖案BP，例如具有框形狀。檢查圖案(對準層)CPJ1，由形成在半導體基板1之主面1a上的光阻層構成，在俯視時，具有框形狀。檢查圖案CPJ1的尺寸較基準圖案BP的尺寸更小，檢查圖案CPJ1，配置在基準圖案BP的內側。
如圖24(b)所示，光強度，依照下述順序變小(變暗)：由單晶矽構成的半導體基板1之主面1a、構成檢查圖案CPJ1的光阻層、構成基準圖案BP的元件隔離膜STI。然則，光強度僅為一例，並未限定半導體基板1、基準圖案BP、及檢查圖案CPJ1等之光強度(明暗)的關係，例如亦可為與上述相反的關係。
圖24(a)及圖24(b)，顯示對半導體基板1之主面1a將p型或n型雜質離子植入前的狀態。
接著，圖25(a)及圖25(b)，顯示在離子植入後，將檢查圖案CPJ1去除的狀態。圖26為，沿著圖25(a)之B－B線的剖面圖。如圖26所示，於檢查圖案CPJ1及基準圖案BP(元件隔離膜STI)以外的半導體基板1之主面1a，形成雜質植入區IR。例如，離子植入之雜質的劑量為1×1015 cm－ 2 以上之情況，雜質植入區IR，成為非晶質層。另一方面，以檢查圖案CPJ1覆蓋之主面1a，維持為單晶矽層。因此，如圖25(a)所示，在存在有檢查圖案CPJ1的區域觀察到檢查圖案痕跡TCPJ1。
如圖25(b)所示，成為非晶質層之雜質植入區IR的光學常數(例如，折射率、消光係數)，與單晶矽層的光學常數不同，故雜質植入區IR之光強度上升，相對地，維持為單晶矽而留下之檢查圖案痕跡TCPJ1看起來暗。
圖27(a)，顯示形成由光阻層構成的檢查圖案CPJ2之狀態。檢查圖案CPJ2，以與檢查圖案CPJ1相等的尺寸，形成在相等的位置，但在發生重合偏差之情況，檢查圖案CPJ2，形成在對檢查圖案痕跡TCPJ1偏差的位置。如圖27(a)所示，檢查圖案CPJ2，相對於檢查圖案痕跡TCPJ1，往斜左上方偏差而形成。因此，在檢查圖案CPJ2之右側及下側，露出檢查圖案痕跡TCPJ1。
若觀察沿著圖27(a)的C－C線之光強度，則如圖27(b)所示，在檢查圖案CPJ2之右側，受到檢查圖案痕跡TCPJ1的影響而光強度降低，例如，確認到將檢查圖案CPJ2的寬度檢測為較實際更寬等現象。亦即，確認到發生檢查圖案CPJ2的誤檢測，檢查圖案CPJ2之檢測精度降低。
此外，吾人發現：尤其在形成有雜質植入區IR之離子植入的劑量較1×1015 cm－ 2 更高之情況，確認到檢查圖案痕跡TCPJ1，檢查圖案CPJ2的誤檢測之頻度高，而在劑量較1×1015 cm－ 2 更低之情況，誤檢測之頻度低。
以下說明之本實施形態的半導體裝置之製造方法，防止檢查圖案的誤檢測，改善檢查圖案之檢測精度。
圖2為，顯示本實施形態的半導體裝置之製程的程序流程圖。圖3至圖12為，本實施形態的半導體裝置之製程中的剖面圖。圖13為，本實施形態的半導體裝置之檢查圖案形成區域的俯視圖。圖14為，本實施形態的半導體裝置之檢查圖案形成區域的俯視圖。圖15(a)為，本實施形態的半導體裝置之製程中的檢查圖案形成區域之俯視圖。圖15(b)為，顯示沿著圖15(a)的D－D線之光強度的圖。圖16為，本實施形態的半導體裝置之檢查圖案形成區域的俯視圖。圖17為，本實施形態的半導體裝置之部分製程的程序流程圖。另，圖13中，為了使2個檢查圖案CP1及CP2的尺寸或位置關係明確化，而將2個檢查圖案CP1及CP2在1張圖中顯示。同樣地，圖14及圖16中，為了使4個檢查圖案CP3、CP4、CP5及CP6的尺寸或位置關係明確化，而將4個檢查圖案CP3、CP4、CP5及CP6顯示在1張圖中。此外，圖14顯示，相對於基準圖案BP，檢查圖案CP3、CP4、CP5及CP6未發生重合偏差之情況；圖16顯示，相對於基準圖案BP，檢查圖案CP3、CP4、CP5及CP6，在紙面的斜左上方發生重合偏差之情況的例子。
利用圖2至圖17，說明n通道型MISFET QN、p通道型MISFET QP、基準圖案、及檢查圖案之製造方法。另，分別於n通道型MISFET形成區域NTR形成n通道型MISFET QN，於p通道型MISFET形成區域PTR形成p通道型MISFET QP，於檢查圖案形成區域CPR形成檢查圖案。
實施圖2所示之「準備半導體基板1」步驟(S1)及「形成元件隔離膜STI」步驟(S2)。
首先，如圖3所示，準備導入有硼(B)等p型雜質之由單晶矽構成的半導體基板1。此時，半導體基板1，為呈略圓板形狀之半導體晶圓的狀態。接著，於半導體基板1之主面1a形成元件隔離膜STI。使用光微影技術及蝕刻技術，在半導體基板1之主面1a形成元件隔離溝。而後，以填入元件隔離溝的方式於半導體基板1上形成氧化矽膜等絕緣膜，其後，藉由化學機械研磨法(chemical mechanical polishing，CMP)，將形成在半導體基板1上之不需要的絕緣膜去除。藉此，可僅於元件隔離溝內形成填入有氧化矽膜等絕緣膜的元件隔離膜(元件隔離區)STI。
藉由元件隔離膜STI的形成，在n通道型MISFET形成區域NTR、p通道型MISFET形成區域PTR、及檢查圖案形成區域CPR，形成周圍被元件隔離膜STI包圍的主動區ACT。
在檢查圖案形成區域CPR中，元件隔離膜STI，成為基準圖案(被對準層)BP，其如圖13、圖14、圖15(a)及圖16所示，具有在俯視時呈矩形的框形狀(框形)。
接著，對藉由元件隔離區STI分離的主動區ACT導入雜質，形成井。例如，於主動區ACT中之n通道型MISFET形成區域NTR，形成p型井PWL；於p通道型MISFET形成區域PTR，形成n型井NWL。p型井PWL，係藉由例如將硼等p型雜質以離子植入法導入至半導體基板1而形成。同樣地，n型井NWL，係藉由例如將磷(P)或砷(As)等n型雜質以離子植入法導入至半導體基板1而形成。
本實施形態，雖為在檢查圖案形成區域CPR，未形成p型井PWL及n型井NWL之任一方的例子，但亦可形成兩者之任一方。
接著，實施圖2所示之「形成閘極絕緣膜GOX」步驟(S3)及「形成多晶矽膜PF」步驟(S4)。
如圖4所示，於半導體基板1上形成閘極絕緣膜GOX。閘極絕緣膜GOX，例如由氧化矽膜形成，例如係將半導體基板1之主面1a熱氧化而形成。然則，閘極絕緣膜GOX並未限定於氧化矽膜，可進行各種變更，例如，亦可使閘極絕緣膜GOX為氮氧化矽膜(SiON)。此外，閘極絕緣膜GOX，例如亦可由介電常數較氧化矽膜更高的高介電質膜形成。例如，作為高介電質膜，使用係鉿氧化物之一種的氧化鉿膜(HfO2 膜)，但亦可改變為氧化鉿膜，使用如HfAlO膜(鋁酸鉿膜)、HfON膜(氮氧化鉿膜)、HfSiO膜(矽氧化鉿膜)、HfSiON膜(矽氧氮化鉿膜)等其他鉿系絕緣膜。進一步，此等鉿系絕緣膜，亦可使用導入有氧化鉭、氧化鈮、氧化鈦、二氧化鋯、氧化鑭、氧化釔等氧化物的鉿系絕緣膜。
此外，亦可使n通道型MISFET形成區域NTR之閘極絕緣膜GOX、與p通道型MISFET形成區域PTR之閘極絕緣膜GOX，為不同膜厚、不同膜質、或不同膜厚與膜質。
接著，於閘極絕緣膜GOX上形成多晶矽膜(矽膜)PF。多晶矽膜PF，例如可使用CVD法形成。此時形成之多晶矽膜PF，係由多結晶狀態之矽膜所形成。
接著，實施圖2所示之「閘極電極用雜質離子植入」步驟(S5)。「閘極電極用雜質離子植入」步驟(S5)包含2個光微影步驟，形成將n型雜質及p型雜質往多晶矽膜PF離子植入時使用的光阻層PR1及PR2。
如圖5所示，形成光阻層PR1，其覆蓋p通道型MISFET形成區域PTR，露出n通道型MISFET形成區域NTR。此時，於檢查圖案形成區域CPR，形成由光阻層PR1構成的檢查圖案(對準層)CP1。而後，以光阻層PR1為遮罩，對從光阻層PR1露出的多晶矽膜PF，將n型雜質，例如磷離子或砷離子，以劑量1～5×1015 cm－ 2 離子植入。亦即，於n通道型MISFET形成區域NTR之多晶矽膜、及檢查圖案形成區域CPR中，在從檢查圖案CP1露出的多晶矽膜PF，形成雜質植入區。而在植入雜質的區域，形成非晶矽層；在未植入n型雜質的區域，留下多晶矽層。
此處，在實施n型雜質之離子植入前，如圖17所示，利用檢查圖案CP1，實施對於基準圖案BP之檢查圖案CP1的「偏差量測定」步驟(S23)，若該偏差量為既定之容許範圍以下，則實施n型雜質之「離子植入」步驟(S25)。然則，在偏差量較容許範圍更大的情況，實施「光阻層PR1及檢查圖案CP1的去除」步驟(S24)後，再度實施「光阻層PR1的形成及檢查圖案CP1的形成」步驟(S22)、「偏差量測定」步驟(S23)。如此地，重複實施光阻層PR1的去除、光阻層PR1的形成、及偏差量測定，直至偏差量成為容許範圍以下為止。接著，在「離子植入」步驟(S25)結束後，實施「光阻層PR1及檢查圖案CP1的去除」步驟(S26)。另，圖17之製程流程，在上述以外之離子植入步驟亦同樣地實施，故標記為光阻層PR(n)、檢查圖案(n)。
此外，如圖13所示，形成在檢查圖案形成區域CPR的檢查圖案CP1，具有矩形之框形狀(框形)。而圖17所示之「偏差量測定」步驟(S23)，例如利用光學顯微鏡，將基準圖案BP及檢查圖案CP1進行影像辨識，測定相對於基準圖案BP的中心點C0之，檢查圖案CP1的中心點C1之偏差量。另，圖13中，亦一併圖示在接下來的步驟形成之檢查圖案CP2。
接著，如圖6所示，形成光阻層PR2，其覆蓋n通道型MISFET形成區域NTR，露出p通道型MISFET形成區域PTR。此時，於檢查圖案形成區域CPR，形成由光阻層PR2構成的檢查圖案(對準層)CP2。而後，以光阻層PR2為遮罩，對從光阻層PR2露出的多晶矽膜PF，將p型雜質，例如硼離子，以劑量1～5×1015 cm－ 2 離子植入。亦即，將p型雜質，植入至p通道型MISFET形成區域PTR的多晶矽膜PF、及在檢查圖案形成區域CPR中從檢查圖案CP2露出的多晶矽膜PF，於該處形成雜質植入區。
此處，在實施p型雜質之離子植入前，如圖17所示，利用檢查圖案CP2，實施對於基準圖案BP之檢查圖案CP2的「偏差量測定」步驟(S23)，若該偏差量為既定之容許範圍以下，則實施p型雜質之「離子植入」步驟(S25)。另，在偏差量較容許範圍更大的情況，重複實施光阻層PR2的去除、光阻層PR2的形成、及偏差量測定，直至偏差量成為容許範圍以下為止。進一步，在「離子植入」步驟(S25)結束後，實施「光阻層PR2及檢查圖案CP2的去除」步驟(S26)。
此外，檢查圖案CP2，如圖13所示，具有矩形之框形狀(框形)。圖17所示之「偏差量測定」步驟(S23)，例如，測定相對於基準圖案BP的中心點C0之，檢查圖案CP2的中心點C2的偏差量。此處，如圖13所示，重點為使檢查圖案CP2，完全覆蓋形成有檢查圖案CP1的區域。檢查圖案CP1，在形成檢查圖案CP2前去除，但如同前述，形成有檢查圖案CP1的區域，被辨識為檢查圖案痕跡TCP1之影像。若在檢查圖案CP2之周圍露出檢查圖案痕跡TCP1，則將露出的檢查圖案痕跡TCP1與檢查圖案CP2雙方辨識為檢查圖案CP2之影像，因而誤檢測檢查圖案CP2的中心點C2。
因此，如圖6及13所示，重點為使檢查圖案CP2，俯視時較檢查圖案CP1更大，成為以檢查圖案CP2完全覆蓋隱藏檢查圖案痕跡TCP1的構造。亦即，檢查圖案CP2，具有如下圖案(俯視形狀及剖面形狀)：覆蓋形成有檢查圖案CP1的區域之全域，並自該處，連續地延伸至從檢查圖案CP1露出的區域(n型雜質的植入區)。因此，至少必須使檢查圖案CP2之框部分的寬度(稱作框寬)W2，涵蓋其全周，較檢查圖案CP1的框寬W1更大(W2＞W1)。此外，若使光微影步驟之光阻層PR1的遮罩對準裕度為α1、使光阻層PR2的遮罩對準裕度為α2，則為了將檢查圖案CP1及CP2，與基準圖案BP對齊，重點為使檢查圖案CP2的框寬W2，較檢查圖案CP1的框寬W1更大2α以上(W2≧W1＋α1＋α2)。
如此地，藉由成為檢查圖案CP2較檢查圖案CP1更大，以檢查圖案CP2完全覆蓋隱藏檢查圖案痕跡TCP1之構造，而可防止檢查圖案CP2的誤檢測，可改善檢查圖案CP2之檢測精度。此一結果，可防止起因於誤檢測之光阻層PR2的再形成，故可減少製造成本、製造時間。
另，雖以將n型雜質之離子植入步驟較p型雜質之離子植入步驟更早施行的例子進行說明，但其順序亦可相反。此一情況，在p型雜質之離子植入步驟利用檢查圖案CP1，在n型雜質之離子植入步驟利用檢查圖案CP2。
接著，實施圖2所示之「加工閘極電極GN、GP」步驟(S6)。
如圖7所示，藉由將多晶矽膜PF圖案化，在n通道型MISFET形成區域NTR中，於半導體基板1之主面1a上，隔著閘極絕緣膜GOX而形成閘極電極GN；在p通道型MISFET形成區域PTR中，於半導體基板1之主面1a上，隔著閘極絕緣膜GOX而形成閘極電極GP。另，在此一步驟中，將檢查圖案形成區域CPR的多晶矽膜PF及閘極絕緣膜GOX去除，露出半導體基板1之主面1a。
接著，實施圖2所示之「半導體區EXN用離子植入」步驟(S7)。
如圖8所示，形成光阻層PR3，其覆蓋p通道型MISFET形成區域PTR，露出n通道型MISFET形成區域NTR。此時，於檢查圖案形成區域CPR，形成由光阻層PR3構成的檢查圖案(對準層)CP3。而後，以光阻層PR3為遮罩，對從光阻層PR3露出的半導體基板1之主面1a，將n型雜質，例如磷離子或砷離子，以劑量1～5×1015 cm－ 2 離子植入，形成半導體區EXN。於不存在閘極電極GN及元件隔離膜STI的半導體基板1之主面1a，將半導體區EXN，對閘極電極GN及元件隔離膜STI自對準地形成。然則，半導體區EXN，係經由後述活性化退火而完成，在此一階段，為雜質植入區。
在n通道型MISFET形成區域NTR、及從檢查圖案形成區域CPR之檢查圖案CP3露出的區域中，將n型雜質植入半導體基板1。而於n通道型MISFET形成區域NTR及檢查圖案形成區域CPR中，在植入n型雜質的區域，由單晶矽構成的半導體基板1之主面1a被非晶化，形成非晶矽層。在以光阻層PR3覆蓋，並未植入n型雜質的區域，留下單晶矽層。亦即，檢查圖案形成區域CPR中，以檢查圖案CP3覆蓋的區域為單晶矽，在從檢查圖案CP3露出的區域，形成非晶質層。
此處，在實施n型雜質之離子植入前，如圖17所示，利用以光阻層PR3形成的檢查圖案CP3，實施對於基準圖案BP之檢查圖案CP3的「偏差量測定」步驟(S23)，若該偏差量為既定之容許範圍以下，則實施n型雜質之「離子植入」步驟(S25)。另，在偏差量較容許範圍更大的情況，重複實施光阻層PR3的去除、光阻層PR3的形成、及偏差量測定，直至偏差量成為容許範圍以下為止。接著，在「離子植入」步驟(S25)結束後，實施「光阻層PR3及檢查圖案CP3的去除」步驟(S26)。亦即，將係離子植入步驟之遮罩的光阻層PR3及檢查圖案CP3，藉由灰化處理去除。而在後續的離子植入步驟，亦實施圖17所示之流程。
檢查圖案CP3，如圖14所示，具有矩形之框形狀(框形)，進一步，具有框寬W3。此處，將前述多晶矽膜PF去除，故檢查圖案CP3，形成在由單晶矽構成的半導體基板1之主面1a上。因此，例如無須特別在意相對於檢查圖案CP2之，檢查圖案CP3的尺寸或位置，將檢查圖案CP3，配置在從基準圖案BP偏差的位置，不與基準圖案BP重疊即可。
接著，實施圖2所示之「半導體區EXP用離子植入」步驟(S8)。
如圖9所示，形成光阻層PR4，其覆蓋n通道型MISFET形成區域NTR，露出p通道型MISFET形成區域PTR。此時，於檢查圖案形成區域CPR，形成由光阻層PR4構成的檢查圖案(對準層)CP4。而後，以光阻層PR4為遮罩，對從光阻層PR4露出的半導體基板1之主面1a，將p型雜質，例如硼離子，以劑量1～5×1015 cm－ 2 離子植入，形成半導體區EXP。於不存在閘極電極GP及元件隔離膜STI的半導體基板1之主面1a，將半導體區EXP，對閘極電極GP及元件隔離膜STI自對準地形成。檢查圖案形成區域CPR中，在從檢查圖案CP4露出的區域形成半導體區EXP。然則，半導體區EXP，係經由後述活性化退火而完成，在此一階段，為雜質植入區。而於檢查圖案形成區域CPR中，在半導體區EXP或EXN，形成非晶矽層。此外，在檢查圖案CP4之下部的未形成半導體區EXP或EXN之任一者的區域，即在檢查圖案痕跡TCP3(換而言之，形成有檢查圖案CP3的區域)，留下由單晶矽構成的半導體基板1之主面1a。
此處，在實施p型雜質之離子植入前，如圖17所示，利用檢查圖案CP4，實施對於基準圖案BP之檢查圖案CP4的「偏差量測定」步驟(S23)，若該偏差量為既定之容許範圍以下，則實施p型雜質之「離子植入」步驟(S25)。另，在偏差量較容許範圍更大的情況，重複實施光阻層PR4的去除、光阻層PR4的形成、及偏差量測定，直至偏差量成為容許範圍以下為止。接著，在「離子植入」步驟(S25)結束後，實施「光阻層PR4及檢查圖案CP4的去除」步驟(S26)。亦即，將係離子植入步驟之遮罩的光阻層PR4及檢查圖案CP4，藉由灰化處理去除。亦即，在實施檢查圖案CP4之「偏差量測定」步驟(S23)時，僅形成半導體區EXN，並未形成半導體區EXP。
檢查圖案CP4，如圖14所示，具有矩形之框形狀(框形)，進一步，具有框寬W4。檢查圖案CP4的框寬W4，較檢查圖案CP3的框寬W3更寬，覆蓋檢查圖案痕跡TCP3之全域。在前述的半導體區EXN用離子植入步驟結束後，將光阻層PR3及檢查圖案CP3去除，但於半導體基板1之主面1a，形成檢查圖案痕跡TCP3。因此，其重點為在半導體區EXP用離子植入步驟中，形成光阻層PR4及檢查圖案CP4，在實施檢查圖案CP4的「偏差量測定」步驟(S23)時，檢查圖案CP4覆蓋檢查圖案痕跡TCP3之全域。亦即，重點為使檢查圖案CP4之相對於檢查圖案CP3的關係，與前述檢查圖案CP2之相對於檢查圖案CP1的關係相同。
圖15(a)為，顯示半導體區EXP用離子植入步驟中的形成在檢查圖案形成區域CPR之基準圖案BP及檢查圖案CP4的俯視圖；圖15(b)，顯示沿著圖15(a)的D－D線之光強度。如圖15(a)所示，檢查圖案痕跡TCP3之全域被檢查圖案CP4覆蓋，進入至檢查圖案CP4的內側。亦即，檢查圖案痕跡TCP3並未在檢查圖案CP4之周圍(外側)露出，因而如圖15(b)所示，在檢查圖案CP4之「偏差量測定」步驟(S23)中，可正確地檢測圖15(a)所示之檢查圖案CP4的內側及外側的邊，可防止檢查圖案CP4的誤檢測。
另，亦可將半導體區EXN用離子植入步驟，在半導體區EXP用離子植入步驟後實施。此一情況，在半導體區EXP用離子植入步驟利用檢查圖案CP3，在半導體區EXN用離子植入步驟利用檢查圖案CP4。
接著，實施圖2所示之「形成側壁絕緣膜SW」步驟(S9)。
如圖10所示，於閘極電極GN及GP之側壁上，分別形成側壁絕緣膜SW。例如，將氧化矽膜等絕緣膜，以覆蓋閘極電極GN及GP的頂面及側面之方式，沉積於半導體基板1的主面1a上後，對絕緣膜施行非等向性乾蝕刻，藉而在閘極電極GN及GP之側壁上，形成側壁絕緣膜SW。側壁絕緣膜SW，除了氧化矽膜以外，亦可為氮化矽膜、氧化矽膜與氮化矽膜的疊層構造、或氧化矽膜與氮化矽膜與氧化矽膜的3層構造。另，於檢查圖案形成區域CPR，並未形成側壁絕緣膜SW。
接著，實施圖2所示之「半導體區NH用離子植入」步驟(S10)。
如圖11所示，形成光阻層PR5，其覆蓋p通道型MISFET形成區域PTR，露出n通道型MISFET形成區域NTR。此時，於檢查圖案形成區域CPR，形成由光阻層PR5構成的檢查圖案(對準層)CP5。而後，以光阻層PR5為遮罩，對從光阻層PR5露出的半導體基板1之主面1a，將n型雜質，例如磷離子或砷離子，以劑量1～5×1015 cm－ 2 離子植入，形成半導體區NH。於不存在閘極電極GN、側壁絕緣膜SW、及元件隔離膜STI的半導體基板1之主面1a，將半導體區NH，對閘極電極GN、側壁絕緣膜SW及元件隔離膜STI自對準地形成。檢查圖案形成區域CPR中，在從檢查圖案CP5露出的區域形成半導體區NH。然則，半導體區NH，係經由後述活性化退火而完成，在此一階段，為雜質植入區。而於檢查圖案形成區域CPR，在半導體區EXP、EXN或NH，形成非晶矽層；在檢查圖案CP5之下部的未形成半導體區EXP、EXN或NH之任一者的區域，留下由單晶矽構成的半導體基板1之主面1a。
此處，在實施n型雜質之離子植入前，如圖17所示，利用檢查圖案CP5，實施對於基準圖案BP之檢查圖案CP5的「偏差量測定」步驟(S23)，若該偏差量為既定之容許範圍以下，則實施n型雜質之「離子植入」步驟(S25)。另，在偏差量較容許範圍更大的情況，重複實施光阻層PR5的去除、光阻層PR5的形成、及偏差量測定，直至偏差量成為容許範圍以下為止。接著，在「離子植入」步驟(S25)結束後，實施「光阻層PR5及檢查圖案CP5的去除」步驟(S26)。亦即，將係離子植入步驟之遮罩的光阻層PR5及檢查圖案CP5，藉由灰化處理去除。
檢查圖案CP5，如圖14所示，具有矩形之框形狀(框形)，進一步，具有框寬W5。檢查圖案CP5的框寬W5，較檢查圖案CP4的框寬W4更寬，覆蓋檢查圖案痕跡TCP4之全域。在前述的半導體區EXP用離子植入步驟結束後，將光阻層PR4及檢查圖案CP4去除，但於半導體基板1之主面1a，形成檢查圖案痕跡TCP4。因此，其重點為在半導體區NH用離子植入步驟中，形成光阻層PR5及檢查圖案CP5，在實施檢查圖案CP5的「偏差量測定」步驟(S23)時，檢查圖案CP5覆蓋檢查圖案痕跡TCP4之全域。進一步，重點為使檢查圖案CP5，覆蓋檢查圖案痕跡TCP3及TCP4之全域。重點為使檢查圖案CP5之相對於檢查圖案CP4的關係，與前述檢查圖案CP2之相對於檢查圖案CP1的關係相同。
接著，實施圖2所示之「半導體區PH用離子植入」步驟(S11)。
如圖12所示，形成光阻層PR6，其覆蓋n通道型MISFET形成區域NTR，露出p通道型MISFET形成區域PTR。此時，於檢查圖案形成區域CPR，形成由光阻層PR6構成的檢查圖案(對準層)CP6。而後，以光阻層PR6為遮罩，對從光阻層PR6露出的半導體基板1之主面1a，將n型雜質，例如硼離子，以劑量1～5×1015 cm－ 2 離子植入，形成半導體區PH。於不存在閘極電極GP、側壁絕緣膜SW、及元件隔離膜STI的半導體基板1之主面1a，將半導體區PH，對閘極電極GP、側壁絕緣膜SW及元件隔離膜STI自對準地形成。檢查圖案形成區域CPR中，在從檢查圖案CP6露出的區域形成半導體區PH。然則，半導體區PH，係經由後述活性化退火而完成，在此一階段，為雜質植入區。而於檢查圖案形成區域CPR，在半導體區EXP、EXN、NH或PH，形成非晶矽層；在檢查圖案CP6之下部的未形成半導體區EXP、EXN、NH或PH之任一者的區域，留下由單晶矽構成的半導體基板1之主面1a。
此處，在實施p型雜質之離子植入前，如圖17所示，利用檢查圖案CP6，實施對於基準圖案BP之檢查圖案CP6的「偏差量測定」步驟(S23)，若該偏差量為既定之容許範圍以下，則實施p型雜質之「離子植入」步驟(S25)。另，在偏差量較容許範圍更大的情況，重複實施光阻層PR6的去除、光阻層PR6的形成、及偏差量測定，直至偏差量成為容許範圍以下為止。接著，在「離子植入」步驟(S25)結束後，實施「光阻層PR6及檢查圖案CP6的去除」步驟(S26)。亦即，將係離子植入步驟之遮罩的光阻層PR6及檢查圖案CP6，藉由灰化處理去除。
檢查圖案CP6，如圖14所示，具有矩形之框形狀(框形)，進一步，具有框寬W6。檢查圖案CP6的框寬W6，較檢查圖案CP5的框寬W5更寬，覆蓋檢查圖案痕跡TCP5之全域。在前述的半導體區NH用離子植入步驟結束後，將光阻層PR5及檢查圖案CP5去除，但於半導體基板1之主面1a，形成檢查圖案痕跡TCP5。因此，重點為在半導體區PH用離子植入步驟中，形成光阻層PR6及檢查圖案CP6，實施檢查圖案CP6的「偏差量測定」步驟(S23)時，檢查圖案CP6覆蓋檢查圖案痕跡TCP5之全域。亦即，重點為使檢查圖案CP6之相對於檢查圖案CP5的關係，與前述檢查圖案CP2之相對於檢查圖案CP1的關係相同。
接著，實施圖2所示之「活性化退火」步驟(S12)。
藉由對半導體基板1實施900～1000℃的熱處理，而使離子植入之雜質活性化，並追求因離子植入而非晶化的半導體基板1之結晶缺陷的回復。亦即，藉由活性化退火，使植入n型雜質離子的多晶矽膜PF、植入p型雜質離子的多晶矽膜PF、與半導體區EXN、EXP、NH及PH活性化。另，多晶矽膜PF的活性化退火，與半導體區EXN、EXP、NH及PH的活性化退火，亦可由不同步驟實施。亦即，亦可接著圖2之「閘極電極用雜質離子植入」步驟(S5)，實施多晶矽膜PF的活性化退火。
如此地，形成圖1所示之n通道型MISFET QN及p通道型MISFET QP。而n通道型MISFET QN之源極區S及汲極區D，分別以圖12所示之半導體區EXN及NH構成；p通道型MISFET QP之源極區S及汲極區D，分別以圖12所示之半導體區EXP及PH構成。
另，圖16為，本實施形態的半導體裝置之檢查圖案形成區域的俯視圖。圖16顯示，相對於基準圖案BP的中心點C0，檢查圖案CP3、CP4、CP5及CP6的中心點C3、C4、C5及C6，全部往一定方向偏差之情況的例子。
如同前述，必須使檢查圖案CP4覆蓋隱藏檢查圖案痕跡TCP3之全域，使檢查圖案CP5覆蓋隱藏檢查圖案痕跡TCP4之全域，使檢查圖案CP6覆蓋隱藏檢查圖案痕跡TCP5之全域。換而言之，檢查圖案CP4，覆蓋檢查圖案痕跡TCP3之全域；檢查圖案CP5，覆蓋檢查圖案痕跡TCP3及TCP4之全域；檢查圖案CP6，覆蓋檢查圖案痕跡TCP3、TCP4及TCP5之全域。因此，若使光微影步驟中之光阻層PR3的遮罩對準裕度為α3，使光阻層PR4的遮罩對準裕度為α4，使光阻層PR5的遮罩對準裕度為α5，使光阻層PR6的遮罩對準裕度為α6，則檢查圖案CP4的框寬W4，考慮到檢查圖案CP3的框寬W3、及X方向或Y方向之正方向與負方向的對準裕度α，必須使W4≧W3＋α3＋α4。此外，檢查圖案CP5的框寬W5，必須使W5≧W3＋α3＋2α4＋α5；檢查圖案CP6的框寬W6，必須使W6≧W3＋α3＋2α4＋2α5＋α6。
＜本實施形態的半導體裝置之製造方法的特徵與效果＞ 依照本實施形態，則藉由係第1離子植入步驟之遮罩的以第1光阻層形成之第1檢查圖案，在檢查圖案形成區域形成第1檢查圖案痕跡，將該第1檢查圖案痕跡，由係第1離子植入步驟後的第2離子植入步驟之遮罩的以第2光阻層形成之第2檢查圖案，在俯視時完全覆蓋隱藏，測定第2檢查圖案的偏差量。
因此，在第2檢查圖案的偏差量測定中，可防止起因於第1檢查圖案痕跡之第2檢查圖案的誤檢測。此一結果，可防止起因於誤檢測之光阻層PR2的再形成，故可減少製造成本、製造時間。此外，可於1個檢查圖案形成區域，形成複數個離子植入步驟之遮罩層的檢查圖案，故可削減檢查圖案形成區域之個數，可使半導體裝置小型化。
此外，在第1離子植入步驟中之雜質離子植入量為1×1015 cm－ 2 以上的情況，特別容易在半導體基板或多晶矽層，形成檢查圖案痕跡。因此，重點為使第2檢查圖案，成為在俯視時完全覆蓋隱藏第1檢查圖案痕跡之形狀。亦即，重點為使第2檢查圖案，成為在俯視時完全覆蓋第1檢查圖案痕跡，並以覆蓋第1離子植入步驟之雜質植入區的方式連續地延伸之形狀。
例如，在第1檢查圖案之俯視形狀為框形狀的情況，第2檢查圖案亦為框形狀，第2檢查圖案的框寬，較第1檢查圖案的框寬更大(寬)。
此外，係第2離子植入步驟後的第3離子植入步驟之遮罩的以第3光阻層形成之第3檢查圖案，具有在俯視時覆蓋隱藏第2檢查圖案痕跡之全域的形狀。進一步，第3檢查圖案，具有完全覆蓋第2檢查圖案痕跡及第1檢查圖案痕跡雙方的形狀。
另，本實施形態中，相對於框形狀之基準圖案BP，使檢查圖案CP1、CP2、CP3、CP4、CP5及CP6亦為框形狀，但亦可相對於框形狀之基準圖案BP，使檢查圖案CP1、CP2、CP3、CP4、CP5及CP6為正方形。
(變形例) 以上，雖依據實施形態具體地說明本發明人所提出之發明，但本發明並未限定於上述實施形態，在未脫離其要旨之範圍自然可進行各種變更。以下雖顯示複數個變形例，但亦可將各個變形例適宜組合實施。
＜變形例1＞ 變形例1為，關於上述實施形態之基準圖案及檢查圖案的變形例。
圖18為，變形例1之檢查圖案形成區域的俯視圖。上述實施形態，係於基準圖案BP之內側形成檢查圖案CP1、CP2、CP3、CP4、CP5及CP6的例子，但變形例1，於框形狀之基準圖案BPa的外側，形成框形狀之檢查圖案CP3a及CP4a。檢查圖案CP3a及CP4a，分別對應於上述實施形態之檢查圖案CP3及CP4。
與上述實施形態相同，重點為使檢查圖案CP4a，成為在俯視時完全覆蓋檢查圖案痕跡TCP3a之形狀。
＜變形例2＞ 變形例2為，關於上述實施形態之基準圖案及檢查圖案的變形例。
圖19為，變形例2之檢查圖案形成區域的俯視圖。上述實施形態，係框形狀之基準圖案BP，與框形狀之檢查圖案CP1、CP2、CP3、CP4、CP5及CP6的例子，但變形例2之基準圖案BPb、與檢查圖案CP3b及CP4b，具備俯視時角隅部具有缺口的框形狀。檢查圖案CP3b及CP4b，分別對應於上述實施形態之檢查圖案CP3及CP4。
與上述實施形態相同，重點為使檢查圖案CP4b，成為在俯視時完全覆蓋檢查圖案痕跡TCP3b之形狀。
＜變形例3＞ 變形例3為，關於上述變形例1之基準圖案及檢查圖案的變形例。
圖20為，變形例3之檢查圖案形成區域的俯視圖。變形例1，係框形狀之基準圖案BPa及框形狀之檢查圖案CP3a及CP4a的例子，但變形例3之基準圖案BPc、與檢查圖案CP3c及CP4c，在俯視時，具備角隅部具有缺口的框形狀。檢查圖案CP3c及CP4c，分別對應於上述實施形態之檢查圖案CP3及CP4。
與上述實施形態相同，重點為使檢查圖案CP4c，成為在俯視時完全覆蓋檢查圖案痕跡TCP3c之形狀。
＜變形例4＞ 變形例4為，關於上述實施形態之基準圖案及檢查圖案的變形例。
圖21為，變形例4之檢查圖案形成區域的俯視圖。上述實施形態，係於框形狀之基準圖案BP的內側，形成框形狀之檢查圖案CP1、CP2、CP3、CP4、CP5及CP6的例子，但變形例4，於正方形板狀之基準圖案BPd的內側，形成正方形板狀之檢查圖案CP3d及CP4d。檢查圖案CP3d及CP4d，分別對應於上述實施形態之檢查圖案CP3及CP4。
與上述實施形態相同，重點為使檢查圖案CP4d，成為在俯視時完全覆蓋檢查圖案痕跡TCP3d之形狀。
＜變形例5＞ 變形例5為，關於上述變形例4之基準圖案及檢查圖案的變形例。
圖22為，變形例5之檢查圖案形成區域的俯視圖。上述變形例4，係於正方形之基準圖案BPd的內側，形成正方形之檢查圖案CP3d及CP4d的例子，但變形例5，於正方形板狀之基準圖案BPe的外側，形成正方形板狀之檢查圖案CP3e及CP4e。檢查圖案CP3e及CP4e，分別對應於上述實施形態之檢查圖案CP3及CP4。
與上述實施形態相同，重點為使檢查圖案CP4e，成為在俯視時完全覆蓋檢查圖案痕跡TCP3e之形狀。
＜變形例6＞ 變形例6為，關於上述實施形態之基準圖案及檢查圖案的變形例。
圖23為，變形例6之檢查圖案形成區域的俯視圖。變形例6之基準圖案BPf、與檢查圖案CP3f及CP4f，係以複數基準圖案BPf、與複數檢查圖案CP3f及CP4f構成。如圖23所示，於第1象限及第3象限，配置有：複數基準圖案BPf，於Y方向延伸，在X方向等間隔地配置；以及複數檢查圖案CP3f與CP4f，於Y方向延伸，在X方向等間隔地配置。進一步，於第2象限及第4象限，配置有：複數基準圖案BPf，於X方向延伸，在Y方向等間隔地配置；以及複數檢查圖案CP3f與CP4f，於X方向延伸，在Y方向等間隔地配置。複數檢查圖案CP3f及CP4f，分別對應於上述實施形態之檢查圖案CP3及CP4。
與上述實施形態相同，重點為使各個檢查圖案CP4f，成為在俯視時完全覆蓋各個檢查圖案痕跡TCP3f之形狀。
1‧‧‧半導體基板
1a‧‧‧主面
ACT‧‧‧主動區
BP、BPa、BPb、BPc、BPd、BPe、BPf‧‧‧基準圖案(被對準層)
C0、C1、C2、C3、C4、C5、C6‧‧‧中心點
CB‧‧‧電路區塊區
CP1、CP2、CP3、CP4、CP5、CP6‧‧‧檢查圖案(對準層)
CPJ1、CPJ2、CP3a、CP3b、CP3c、CP3d、CP3e、CP3f、CP4a、CP4b、CP4c、CP4d、CP4e、CP4f‧‧‧檢查圖案(對準層)
CPR‧‧‧檢查圖案形成區域
D‧‧‧汲極區
ET‧‧‧外部連接端子
EXN、EXP、NH、PH‧‧‧半導體區
GN、GP‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
IR‧‧‧雜質植入區
NTR‧‧‧n通道型MISFET形成區域
NWL‧‧‧n型井
PF‧‧‧多晶矽膜(矽膜)
PR1、PR2、PR3、PR4、PR5、PR6‧‧‧光阻層
PTR‧‧‧p通道型MISFET形成區域
PWL‧‧‧p型井
QN‧‧‧n通道型MISFET
QP‧‧‧p通道型MISFET
S‧‧‧源極區
S1~S12、S21~S26‧‧‧步驟
SD‧‧‧半導體裝置
SR‧‧‧劃線區(切割區)
STI‧‧‧元件隔離膜(元件隔離區)
SW‧‧‧側壁絕緣膜
TCP1、TCP3、TCP3a、TCP3b、TCP3c、TCP3d、TCP3e、TCP3f、TCP4、TCP5、TCPJ1‧‧‧檢查圖案痕跡
W1、W2、W3、W4、W5、W6‧‧‧框寬
圖1係一實施形態的半導體裝置之俯視圖。 圖2係顯示一實施形態的半導體裝置之製程的程序流程圖。 圖3係一實施形態的半導體裝置之製程中的剖面圖。 圖4係接續圖3的半導體裝置之製程中的剖面圖。 圖5係接續圖4的半導體裝置之製程中的剖面圖。 圖6係接續圖5的半導體裝置之製程中的剖面圖。 圖7係接續圖6的半導體裝置之製程中的剖面圖。 圖8係接續圖7的半導體裝置之製程中的剖面圖。 圖9係接續圖8的半導體裝置之製程中的剖面圖。 圖10係接續圖9的半導體裝置之製程中的剖面圖。 圖11係接續圖10的半導體裝置之製程中的剖面圖。 圖12係接續圖11的半導體裝置之製程中的剖面圖。 圖13係一實施形態的半導體裝置之檢查圖案形成區域的俯視圖。 圖14係一實施形態的半導體裝置之檢查圖案形成區域的俯視圖。 圖15(a)係一實施形態的半導體裝置之製程中的檢查圖案形成區域之俯視圖；圖15(b)係顯示沿著D－D線之光強度的圖。 圖16係一實施形態的半導體裝置之檢查圖案形成區域的俯視圖。 圖17係一實施形態的半導體裝置之部分製程的程序流程圖。 圖18係變形例1之檢查圖案形成區域的俯視圖。 圖19係變形例2之檢查圖案形成區域的俯視圖。 圖20係變形例3之檢查圖案形成區域的俯視圖。 圖21係變形例4之檢查圖案形成區域的俯視圖。 圖22係變形例5之檢查圖案形成區域的俯視圖。 圖23係變形例6之檢查圖案形成區域的俯視圖。 圖24(a)係研討例的半導體裝置之製程中的檢查圖案形成區域之俯視圖；圖24(b)係顯示沿著A－A線之光強度的附圖。 圖25(a)係接續圖24的半導體裝置之製程中的檢查圖案形成區域之俯視圖；圖25(b)係顯示沿著B－B線之光強度的圖。 圖26係沿著圖25之B－B線的剖面圖。 圖27(a)係接續圖25的半導體裝置之製程中的檢查圖案形成區域之俯視圖；圖27(b)係顯示沿著C－C線之光強度的附圖。

Claims (17)

  1. 一種半導體裝置之製造方法，包含以下步驟： (a)準備半導體基板，於其主面具備MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半場效電晶體)形成區域、及檢查圖案形成區域； (b)藉由將絕緣膜填入形成在該主面的溝內而形成元件隔離膜，在該MISFET形成區域，形成以該元件隔離膜包圍之第1主動區及第2主動區，在該檢查圖案形成區域，於第1區域形成由該元件隔離膜構成的基準圖案； (c)在該MISFET形成區域中，形成由第1光阻層構成的第1遮罩層，該第1遮罩層覆蓋該第1主動區，並露出該第2主動區，而在該檢查圖案形成區域中，形成由該第1光阻層構成的第1檢查圖案，該第1檢查圖案覆蓋該第1區域以外之第2區域，並露出該第1區域以外之第3區域； (d)測定相對於該基準圖案之該第1檢查圖案的第1偏差量； (e)在該MISFET形成區域中，將第1雜質對從該第1遮罩層露出的該第2主動區離子植入，在該檢查圖案形成區域中，將該第1雜質對從該第1檢查圖案露出的該第3區域離子植入； (f)去除該第1遮罩層及該第1檢查圖案； (g)在該MISFET形成區域中，形成由第2光阻層構成的第2遮罩層，該第2遮罩層覆蓋該第2主動區，並露出該第1主動區，而在該檢查圖案形成區域中，形成由該第2光阻層構成的第2檢查圖案，該第2檢查圖案覆蓋該第2區域及該第3區域，並露出該第1區域；以及 (h)測定相對於該基準圖案之該第2檢查圖案的第2偏差量； 在俯視時，該第2檢查圖案，覆蓋形成有該第1檢查圖案的該第2區域之全域，自該第2區域連續地往該第3區域延伸。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 於該(e)步驟中，該第1雜質的劑量為1×1015 cm－ 2 以上。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 於該(h)步驟後，進一步包含以下步驟： (i)在該MISFET形成區域中，將第2雜質對從該第2遮罩層露出的該第1主動區離子植入，在該檢查圖案形成區域中，將該第2雜質對從該第2檢查圖案露出的該第3區域離子植入。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該第1檢查圖案及該第2檢查圖案具有框形狀，該第2檢查圖案的框寬，較該第1檢查圖案的框寬更大。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中， 該基準圖案，具有框形狀。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中， 該第1檢查圖案及該第2檢查圖案，配置在該基準圖案的內側。
  7. 如申請專利範圍第5項之半導體裝置之製造方法，其中， 該第1檢查圖案及該第2檢查圖案，配置在該基準圖案的外側。
  8. 如申請專利範圍第4項之半導體裝置之製造方法，其中， 該基準圖案、該第1檢查圖案、及該第2檢查圖案，分別具有於角隅部具備缺口之框形狀。
  9. 如申請專利範圍第8項之半導體裝置之製造方法，其中， 該第1檢查圖案及該第2檢查圖案，配置在該基準圖案的內側。
  10. 如申請專利範圍第8項之半導體裝置之製造方法，其中， 該第1檢查圖案及該第2檢查圖案，配置在該基準圖案的外側。
  11. 一種半導體裝置之製造方法，包含以下步驟： (a)準備半導體基板，於其主面具備MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半場效電晶體)形成區域、及檢查圖案形成區域； (b)藉由將絕緣膜填入形成在該主面的溝內而形成元件隔離膜，在該MISFET形成區域，形成以該元件隔離膜包圍的第1主動區及第2主動區，在該檢查圖案形成區域，於第1區域形成由該元件隔離膜構成的基準圖案； (c)於該半導體基板之該主面上沉積多晶矽膜； (d)在該MISFET形成區域中，於該多晶矽膜上，形成由第1光阻層構成的第1遮罩層，該第1遮罩層覆蓋該第1主動區，並露出該第2主動區，而在該檢查圖案形成區域中，於該多晶矽膜上，形成由該第1光阻層構成的第1檢查圖案，該第1檢查圖案覆蓋該第1區域以外之第2區域，並露出該第1區域以外之第3區域； (e)測定相對於該基準圖案之該第1檢查圖案的第1偏差量； (f)在該MISFET形成區域中，將第1雜質對從該第1遮罩層露出的該第2主動區上之該多晶矽膜離子植入，在該檢查圖案形成區域中，將該第1雜質對該第3區域上之該多晶矽膜離子植入； (g)去除該第1遮罩層及該第1檢查圖案； (h)在該MISFET形成區域中，於該多晶矽膜上，形成由第2光阻層構成的第2遮罩層，該第2遮罩層覆蓋該第2主動區，並露出該第1主動區，而在該檢查圖案形成區域中，於該多晶矽膜上，形成由該第2光阻層構成的第2檢查圖案，該第2檢查圖案覆蓋該第2區域及該第3區域，並露出該第1區域；以及 (i)測定相對於該基準圖案之該第2檢查圖案的第2偏差量； 在俯視時，該第2檢查圖案，覆蓋形成有該第1檢查圖案的該第2區域之全域，自該第2區域連續地往該第3區域延伸。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 於該(f)步驟中，該第1雜質的劑量為1×1015 cm－ 2 以上。
  13. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 於該(i)步驟後，進一步包含以下步驟：， (j)在該MISFET形成區域中，將第2雜質對從該第2遮罩層露出的該第1主動區上之該多晶矽膜離子植入，在該檢查圖案形成區域中，將該第2雜質對該第3區域上之該多晶矽膜離子植入； 該第2雜質之導電型，為與該第1雜質相反之導電型。
  14. 一種半導體裝置之製造方法，包含以下步驟： (a)準備半導體基板，於其主面具備第1MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半場效電晶體)形成區域、第2MISFET形成區域、及檢查圖案形成區域； (b)藉由將絕緣膜填入形成在該主面的溝內而形成元件隔離膜，在該第1MISFET形成區域，形成以該元件隔離膜包圍的第1主動區，在該第2MISFET形成區域，形成以該元件隔離膜包圍的第2主動區，在該檢查圖案形成區域，於第1區域形成由該元件隔離膜構成的基準圖案； (c)在該第1主動區之該主面上隔著第1閘極絕緣膜而形成第1閘極電極，在該第2主動區之該主面上隔著第2閘極絕緣膜而形成第2閘極電極； (d)形成由第1光阻層構成的第1遮罩層，該第1遮罩層覆蓋該第1MISFET形成區域，並露出該第2MISFET形成區域，而在該檢查圖案形成區域中，形成由該第1光阻層構成的第1檢查圖案，該第1檢查圖案覆蓋該第1區域以外之第2區域，並露出該第1區域以外之第3區域； (e)測定相對於該基準圖案之該第1檢查圖案的第1偏差量； (f)將第1雜質對從該第1遮罩層露出的該第2主動區離子植入，在該檢查圖案形成區域中，將該第1雜質對從該第1檢查圖案露出的該第3區域離子植入； (g)去除該第1遮罩層及該第1檢查圖案； (h)形成由第2光阻層構成的第2遮罩層，該第2遮罩層覆蓋該第2MISFET形成區域，並露出該第1MISFET形成區域，而在該檢查圖案形成區域中，形成由該第2光阻層構成的第2檢查圖案，該第2檢查圖案覆蓋該第2區域及該第3區域，並露出該第1區域； (i)測定相對於該基準圖案之該第2檢查圖案的第2偏差量；以及 (j)將第2雜質對從該第2遮罩層露出的該第1主動區離子植入； 在俯視時，該第2檢查圖案，覆蓋形成有該第1檢查圖案的該第2區域之全域，自該第2區域連續地往該第3區域延伸。
  15. 如申請專利範圍第14項之半導體裝置之製造方法，其中， 於該(f)步驟中，該第1雜質的劑量為1×1015 cm－ 2 以上。
  16. 如申請專利範圍第14項之半導體裝置之製造方法，其中， 於該(c)步驟與該(d)步驟之間，進一步包含以下步驟： (k)於該第1閘極電極與該第2閘極電極之側壁上形成側壁絕緣膜。
  17. 如申請專利範圍第14項之半導體裝置之製造方法，其中， 該第2雜質之導電型，為與該第1雜質相反之導電型。
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