TW201347095A - 半導體積體電路裝置之製造方法 - Google Patents

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Akira Imai
Toshiaki Iwamatsu
Akihiro Nakae
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Abstract

於在SOI基板上包含SOI器件區域及主體器件區域之混合型SOI半導體積體電路裝置中，一般於形成STI絕緣膜之後，於應成為主體器件區域之區域中，除去SOI層及BOX層。然而，於此種製程中，存有於主體器件區域中，STI絕緣膜之上表面與半導體基板上表面之間的階差變得明顯之問題。本案發明係如下者：於在SOI型半導體晶圓上形成SOI器件區域及主體器件區域之半導體積體電路裝置的製造方法中，先行除去主體器件區域中之BOX層及SOI層，其後，於兩個區域中形成STI區域。此處，於SOI器件區域中，STI區域係以貫通BOX層之方式而形成。

Description

半導體積體電路裝置之製造方法
本申請案係關於一種半導體積體電路裝置(或半導體裝置)之製造方法，特別係關於一種有效應用於具有SOI(Silicon On Insulator，絕緣體上矽)結構者之技術。
於日本專利特開平10-303385號公報(專利文獻1)中，揭示有如下技術：於SOI基板之一部分之區域，即主體器件區域中，使矽基板露出，於該主體器件區域中形成DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)之記憶單元區域，於未露出矽基板之區域，即SOI器件區域中，形成邏輯區域。
於日本專利特開2007-184549號公報(專利文獻2)中，揭示有如下技術：於由單晶矽基板等形成包含主體器件區域及器件區域之器件的情形時，於在應成為基底氧化膜的空腔部分中埋入絕緣膜之時，同時埋入元件分離絕緣膜。
於日本專利特開2004-47844號公報(專利文獻3)中，揭示有如下技術：於SOI基板之主體器件區域中，使矽基板露出，於該區域中使磊晶矽層成長之後，形成STI(Shallow Trench Isolation，淺溝隔離)區域。
於國際專利公開第2001/67509號公報(專利文獻4)或與其對應之 美國專利第7005755號公報(專利文獻5)中，揭示有如下技術：於除去SOI基板之SOI層及BOX(Buried Oxide，埋入式氧化物)層之部分中，形成圖案重疊用之對準標誌。
於日本專利特開平7-211610號公報(專利文獻6)中，揭示有如下技術：於在SOI基板上形成圖案重疊用之對準標誌之時，除去SOI層及BOX層，並對基底之基板進行蝕刻，藉此形成標誌。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平10-303385號公報
[專利文獻2]日本專利特開2007-184549號公報
[專利文獻3]日本專利特開2004-47844號公報
[專利文獻4]國際專利公開第2001/67509號公報
[專利文獻5]美國專利第7005755號公報
[專利文獻6]日本專利特開平7-211610號公報
於在SOI基板上包含SOI器件區域及主體器件區域之混合型SOI半導體積體電路裝置中，一般於形成STI(Shallow Trench Isolation)絕緣膜之後，於應成為主體器件區域之區域中，除去SOI層及BOX層。然而，於此種製程中，存有於主體器件區域中，STI絕緣膜之上表面與半導體基板上表面之間的階差變得明顯之問題。
以下對用於解決此類課題之手段等進行說明，其他課題與新穎之特徵根據本說明書之描述及附圖而可明瞭。
若簡單地說明本申請案中所揭示之實施形態中之代表者的概要，則如下所述。
即，本申請案之一實施形態之概要係如下者：於在SOI型半導體晶圓上形成SOI器件區域及主體器件區域之半導體積體電路裝置的製造方法中，先行除去主體器件區域中之BOX層及SOI層，其後，於兩個區域中形成STI區域。此處，於SOI器件區域中，STI區域係以貫通BOX層之方式而形成。
若簡單地說明根據本申請案中所揭示之實施形態中之代表者可獲得的效果，則如下所述。
即，本案發明係如下者：於在SOI型半導體晶圓上形成SOI器件區域及主體器件區域之半導體積體電路裝置的製造方法中，先行除去主體器件區域中之BOX層及SOI層，其後，於兩個區域中形成STI區域。於SOI器件區域中，STI區域係以貫通BOX層之方式而形成。因此，可提供一種階差較少且適合於微細器件之元件分離結構。
1‧‧‧半導體晶圓
1a‧‧‧晶圓或晶片之表面(第1主面)
1b‧‧‧晶圓或晶片之底面(第2主面)
1s‧‧‧矽基板(P型單晶矽基板部)
2、2a、2b、2c、2d、2e、2f、2g、2h、2i‧‧‧半導體晶片或晶片區域
3‧‧‧SOI器件區域
4‧‧‧主體器件區域
5‧‧‧凹口(晶體方位指標部)
6‧‧‧晶圓周邊區域
7‧‧‧晶圓內部區域
8‧‧‧劃線區域(切晶區域)
9‧‧‧單位照射區域
9d‧‧‧虛設單位照射區域
9r‧‧‧實設單位照射區域
10‧‧‧對準標記
11‧‧‧對準標記形成區域
12‧‧‧包含BOX層及SOI層之測試圖案區域
14‧‧‧BOX層
15‧‧‧SOI層
15b‧‧‧主體器件區域之SOI層
15s‧‧‧SOI器件區域之SOI層
16‧‧‧主體器件區域劃定用抗蝕膜
17‧‧‧STI區域(STI絕緣膜)
17b‧‧‧主體器件區域之STI區域(第2 STI區域)
17s‧‧‧SOI器件區域之STI區域(第1 STI區域)
18‧‧‧溝槽形成用抗蝕膜
19‧‧‧反向氧化膜蝕刻用抗蝕膜
20‧‧‧周邊曝光區域
21‧‧‧焊墊氧化矽膜
22‧‧‧氮化矽膜
24‧‧‧閘極絕緣膜
24b‧‧‧主體器件區域之MISFET之閘極絕緣膜
24s‧‧‧SOI器件區域之MISFET之閘極絕緣膜
25‧‧‧閘極電極
25b‧‧‧主體器件區域之MISFET之閘極電極
25s‧‧‧SOI器件區域之MISFET之閘極電極
26‧‧‧STI階差部
27‧‧‧側壁分隔件
28b‧‧‧主體器件區域之MISFET之N型源極區域
28s‧‧‧SOI器件區域之MISFET之N型源極區域
29‧‧‧工作區域或半導體基板露出區域
30‧‧‧上覆絕緣膜(氮化矽膜)
BA‧‧‧主體器件區域之工作區域
Dsb‧‧‧SOI-主體間SOI底面階差
Htb‧‧‧主體器件區域STI高度
Qb‧‧‧主體器件區域之MISFET之N型MISFET
Qs‧‧‧SOI器件區域之MISFET之N型MISFET
R1‧‧‧對準圖案周邊切出區域
圖1係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(SOI晶圓導入步驟)。
圖2係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(主體器件區域等BOX層& SOI層除去步驟)。
圖3係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(溝槽形成用光阻圖案形成步驟)。
圖4係用於說明本申請案之一實施形態之半導體積體電路裝置的 製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(STI絕緣膜埋入步驟)。
圖5係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(STI-CMP(Chemical Mechanical Polishing，化學機械研磨)及氮化矽膜等除去步驟)。
圖6係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(閘極電極加工步驟)。
圖7係與用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域之圖6(通道寬度方向)等不同方向(通道長度方向)之剖面圖(閘極電極完成時刻)。
圖8係圖1至圖7等中之半導體晶圓之表面之各區域的佈局圖。
圖9係圖8之晶片區域及其周邊之各區域的佈局圖。
圖10係圖9之對準圖案周邊切出區域R1的放大俯視圖。
圖11係與圖10之A-A'剖面對應的晶圓剖面圖。
圖12係用於詳細說明本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的晶圓周邊處理(主曝光裝置外周邊曝光方式)之晶圓整體俯視圖。
圖13係用於說明本申請案之上述一實施形態之半導體積體電路裝置的製造方法中之關於上述周邊處理的變形例(使用光罩之主曝光裝置內曝光方式)之晶圓及其周邊之俯視圖。
圖14係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(SOI晶圓導入步驟)。
圖15係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(溝槽形成用光阻圖案形成步驟。
圖16係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(溝槽形成步驟)。
圖17係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(STI絕緣膜埋入步驟)。
圖18係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(反向氧化膜蝕刻用光阻圖案形成步驟)。
圖19係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(反向氧化膜蝕刻步驟)。
圖20係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(CMP及氮化矽膜等除去步驟)。
圖21係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(BOX層& SOI層除去用抗蝕膜加工步驟)。
圖22係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(BOX層& SOI層除去步驟)。
圖23係表示主體器件區域STI高度Htb為較高情形時的弊端之例之主體器件區域與STI區域之邊界部等的晶圓俯視圖(閘極電極加工步 驟完成時刻)。
圖24係作為比較例之單純STI先行製程中之STI形成製程的晶圓內部區域之剖面圖(溝槽埋入步驟)。
圖25係作為比較例之單純STI先行製程中之STI形成製程的晶圓內部區域之剖面圖(BOX層& SOI層除去步驟)。
圖26係用於說明本申請案之一實施形態之半導體積體電路裝置之製造方法(先行除去BOX層& SOI層製程)的概要之晶圓剖面圖。
圖27係用於詳細說明表示圖12之曝光方法之變形例的晶圓周邊處理之晶圓整體俯視圖。
[實施形態之概要]
首先，對本申請案中所揭示之代表的實施形態之概要進行說明。
1.一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)於SOI型半導體晶圓之第1主面側之各晶片區域內的應成為主體器件區域之部分中，除去SOI層及BOX層之步驟；(b)上述步驟(a)之後，於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的應成為SOI器件區域之部分中，以貫通上述BOX層之方式形成第1 STI區域，並且於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的上述主體器件區域中，形成第2 STI區域之步驟；以及(c)上述步驟(b)之後，分別於上述SOI器件區域及上述主體器件區域中，形成MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)之步驟。
2.於上述項1之半導體積體電路裝置之製造方法中，上述第2 STI區域之下端部低於上述第1 STI區域之下端部。
3.於上述項1或2之半導體積體電路裝置之製造方法中，上述步驟(c)包含以下之下位步驟：(c1)將上述MISFET之閘極電極圖案化之步驟。
4.於上述項1至3中任一項之半導體積體電路裝置之製造方法中，於上述步驟(a)之後、且上述步驟(b)之前，不包含至少於上述主體器件區域上形成磊晶半導體層之步驟。
5.於上述項1至4中任一項之半導體積體電路裝置之製造方法中，於上述步驟(b)中，進而於上述SOI型半導體晶圓之上述第1主面側之切晶區域，即除去上述SOI層及上述BOX層之區域中，形成於上述步驟(c)中使用之對準標記。
6.於上述項5之半導體積體電路裝置之製造方法中，上述對準標記主要係由與上述第1 STI區域及上述第2 STI區域同時形成之STI絕緣膜構成。
7.於上述項1至6中任一項之半導體積體電路裝置之製造方法中，於上述步驟(a)中，進而於上述SOI型半導體晶圓之上述第1主面側之晶圓周邊區域中，除去上述SOI層及上述BOX層。
8.於上述項7之半導體積體電路裝置之製造方法中，於上述晶圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由周邊曝光而進行。
9.於上述項7之半導體積體電路裝置之製造方法中，於上述晶圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由使用光罩圖案之曝光而進行。
10.於上述項8之半導體積體電路裝置之製造方法中，上述周邊曝光係於用以劃定各晶片區域內之上述主體器件區域的主曝光之前執行。
11.一種半導體積體電路裝置之製造方法，其包含以下步驟： (a)於SOI型半導體晶圓之第1主面側之各晶片區域內的應成為主體器件區域之部分中，除去SOI層及BOX層之步驟；(b)上述步驟(a)之後，於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的應成為SOI器件區域之部分中，形成第1 STI區域，並且於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的上述主體器件區域中，形成第2 STI區域之步驟；以及(c)上述步驟(b)之後，分別於上述SOI器件區域及上述主體器件區域中，形成MISFET之步驟，此處，於上述步驟(a)之後、且上述步驟(b)之前，不包含至少於上述主體器件區域上形成磊晶半導體層之步驟。
12.於上述項11之半導體積體電路裝置之製造方法中，上述第2 STI區域之下端部低於上述第1 STI區域之下端部。
13.於上述項11或12之半導體積體電路裝置之製造方法中，上述步驟(c)包含以下之下位步驟：(c1)將上述MISFET之閘極電極圖案化之步驟。
14.於上述項11至13中任一項之半導體積體電路裝置之製造方法中，於上述步驟(b)中，進而於上述SOI型半導體晶圓之上述第1主面側之切晶區域，即除去上述SOI層及上述BOX層之區域中，形成於上述步驟(c)中使用之對準標記。
15.於上述項14之半導體積體電路裝置之製造方法中，上述對準標記主要係由與上述第1 STI區域及上述第2 STI區域同時形成之STI絕緣膜構成。
16.於上述項11至15中任一項之半導體積體電路裝置之製造方法中，於上述步驟(a)中，進而於上述SOI型半導體晶圓之上述第1主面側之晶圓周邊區域中，除去上述SOI層及上述BOX層。
17.於上述項16之半導體積體電路裝置之製造方法中，於上述晶 圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由周邊曝光而進行。
18.於上述項16之半導體積體電路裝置之製造方法中，於上述晶圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由使用光罩圖案之曝光而進行。
19.於上述項17之半導體積體電路裝置之製造方法中，上述周邊曝光係於用以劃定各晶片區域內之上述主體器件區域的主曝光之前執行。
[本申請案中之記載形式、基本用語、用法之說明]
1.於本申請案中，實施態樣之記載視需要，有時為了方便而分為複數個部分進行記載，除了明確並非如此之情形，該等並非相互獨立不同者，關於單一之例之各部分，一部分係另一部分的部分詳細、或一部分或全部的變形例等。又，原則上，省略相同部分之重複。又，關於實施態樣中之各構成元件，除了明確並非如此之情形、理論上限定此數目之情形及自上下文可知並非如此之情形以外，其並非必需者。
進而，於本申請案中，提及「半導體裝置」或「半導體積體電路裝置」時，主要係指各種電晶體(主動元件)單體，及以該等為中心，將電阻、電容器等集成於半導體晶片等(例如單晶矽基板)上者，及將半導體晶片等封裝者。此處，作為各種電晶體之代表者，可例示MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)所代表之MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)。此時，作為積體電路構成之代表者，可例示組合N通道型MISFET與P通道型MISFET之CMOS(Complemetary Metal Oxide Semiconductor，互補金屬氧化物半導體)型積體電路所代表之 CMIS(Complemetary Metal Insulator Semiconductor，互補金屬絕緣半導體)型積體電路。
現今之半導體積體電路裝置，即LSI(Large Scale Integration，大型積體電路)之晶圓步驟通常分為二個部分來考慮。即，第一部分係FEOL(Front End of Line，前段製程)步驟，其大概自作為原材料之矽晶圓之搬入至預金屬(Premetal)步驟(包含M1配線層下端與閘極電極結構之間之層間絕緣膜等的形成、接觸孔形成、鎢插塞、埋入等步驟)。第二部分係BEOL(Back End of Line，後段製程)步驟，其大概自M1配線層形成開始，至對鋁系焊墊電極上之最後鈍化膜的焊墊開口之形成為止(於晶圓級封裝製程中亦包含該製程)。
2.同樣於實施態樣等之記載中，關於材料、組成等，雖表述為「包含A之X」等，但除了明確並非如此之情形及自上下文可知並非如此之情形以外，並不排除將A以外之元件作為主要構成元件之一者。例如，就成分而言，其係「包含A作為主要成分之X」等意思。例如，雖稱為「矽構件」等，但並不限定於純矽，當然亦可為包含含有將SiGe合金及其他矽作為主要成分之多元合金、其他添加物等之構件。
同樣，雖稱為「氧化矽膜」、「氧化矽系絕緣膜」等，但不僅為較純之非摻雜氧化矽(Undoped Silicon Dioxide)，亦可包含將其他氧化矽作為主要成分之絕緣膜。例如，TEOS(Tetraethyl orthosilicate，矽酸四乙酯)基氧化矽(TEOS-based silicon oxide)、PSG(Phosphorus Silicate Glass，磷矽酸鹽玻璃)、BPSG(Borophosphosilicate Glass，硼磷矽酸鹽玻璃)等之摻雜雜質的氧化矽系絕緣膜亦為氧化矽膜。又，除熱氧化膜、CVD氧化膜以外，SOG(Spin On Glass，旋塗式玻璃)、奈米聚類矽石(NCS：Nano-Clustering Silica)等之塗佈系膜亦為氧化矽膜或氧化矽系絕緣膜。此外，FSG(Fluorosilicate Glass，氟矽玻璃)、 SiOC(Silicon Oxicarbide，氧碳化矽)或碳摻雜氧化矽(Carbon-doped Silicon oxide)或OSG(Organosilicate Glass，有機矽玻璃)等之Low-k絕緣膜亦同樣為氧化矽膜或氧化矽系絕緣膜。進而，將空隙導入至與該等相同之構件中的氧化矽系Low-k絕緣膜(多孔系絕緣膜)亦為氧化矽膜或氧化矽系絕緣膜。
又，與氧化矽系絕緣膜並列，作為半導體領域中所常用之矽系絕緣膜，有氮化矽系絕緣膜。作為屬於該系統之材料，有SiN、SiCN、SiNH、SiCNH等。此處，提及「氮化矽」時，除了明確並非如此之情形以外，包含SiN及SiNH兩者。同樣，提及「SiCN」時，除了明確並非如此之情形，包含SiCN及SiCNH兩者。
再者，SiC具有與SiN類似之性質，SiON反而是應分類為氧化矽系絕緣膜之情形較多。
氮化矽膜多用作SAC(Self-Aligned Contact，自對準接觸)技術中之蝕刻阻絕膜，即CESL(Contact Etch-Stop Layer，接觸孔蝕刻停止層)，除此之外，亦作為SMT(Stress Memorization Technique，應變記憶技術)中之應力賦予膜而使用。
同樣，提及「矽化鎳」之時，通常係指鎳單矽化物，但不僅為較純者，亦可包含將鎳單矽化物作為主要構成要素之合金、混晶等。又，矽化物並不限定於矽化鎳，亦可為先前具有實績之矽化鈷、矽化鈦、矽化鎢等。又，作為用於矽化之金屬膜，除Ni(鎳)膜以外，例如可使用Ni-Pt合金膜(Ni與Pt之合金膜)、Ni-V合金膜(Ni與V之合金膜)、Ni-Pd合金膜(Ni與Pd之合金膜)、Ni-Yb合金膜(Ni與Yb之合金膜)或Ni-Er合金膜(Ni與Er之合金膜)之類的鎳合金膜等。再者，將該等以鎳為主要金屬元素之矽化物總稱為「鎳系之矽化物」。
3.同樣，關於圖形、位置、屬性等，雖列舉了較佳之例示，但除了明確並非如此之情形及自上下文可知並非如此之情形以外，當然並 非嚴格地限定於此。
4.進而，提及特定之數值、數量之時，除了明確並非如此之情形、理論上限定此數目之情形及自上下文可知並非如此之情形以外，可為超過該特定之數值者，亦可為未達該特定之數值者。
5.提及「晶圓」之時，通常係指於其上形成半導體積體電路裝置(半導體裝置、電子裝置亦相同)之單晶矽晶圓，當然亦可包含磊晶晶圓、SOI基板、LCD(Liquid Crystal Display，液晶顯示器)玻璃基板等之絕緣基板與半導體層等的複合晶圓等。
6.於本申請案中，雖對晶圓上或其周邊之各種區域(例如晶片區域)進行了處理，但該等區域根據步驟，亦存在作為外部形狀無法直接識別者。然而，該等區域亦實指自特定之基準點所測量之具體的晶圓上之區域。
此外，於本申請案中，對經常使用之各種區域進行簡單地說明。即，所謂「SOI器件區域」，係SOI型之電晶體(形成於SOI結構上之電晶體)所形成之區域，所謂「主體器件區域」，係主體型之電晶體(形成於基板上之主體區域上之電晶體)所形成之區域。
又，所謂「STI區域」，係STI型之元件分離絕緣膜，即STI絕緣膜所形成之區域。再者，關於STI製程，所謂「反向氧化膜蝕刻」，係指CMP前蝕刻處理，該CMP前蝕刻處理係以於較寬之工作區域中對應部分之埋入氧化膜不過量殘存之方式，使用具有略小於該部分之寬度之開口的反向蝕刻光罩(與溝槽形成用光阻圖案之反向圖案對應)而實施。此處，本申請案中將以實際之對象工作區域之尺寸為基準的反向蝕刻光罩(抗蝕膜)之開口尺寸之比稱為「反向開口尺寸縮小率」。雖稱為「縮小率」，但通常並非以一定之比率縮小，自原工作區域之尺寸減去調合裕度等一定之長度而設定開口之尺寸(例如，以下均一縮小方式之情形)。因此，與調合裕度之2倍至3倍以下之工作區域對應 的部分中，開口尺寸成為零。又，於本申請案之以下實施形態中，對如下例進行說明：於SOI器件區域與主體器件區域中，使用大致相同之反向開口尺寸縮小率之例，及於主體器件區域中，使用更小之反向開口尺寸縮小率(即，開口尺寸變大，亦包含使用負縮小率之情形)之例。於此情形時，前者稱為「均一縮小方式」，後者稱為「主體器件側蝕刻量擴大方式」。
再者，當然，反向氧化膜蝕刻只要未明確為必需，則並非必需。
進而，所謂「晶圓周邊區域」，係指晶圓之周邊之數毫米左右之圓環狀的區域，其係與「晶圓內部區域」互補之概念。又，一般而言，與「周邊曝光區域」或抗蝕劑處理製程中之「邊緣清洗區域」大體一致。
同樣，「晶片區域」與「切晶區域(劃線區域)」亦為互補之概念，「對準標記形成區域」通常在切晶區域中。再者，當然，雖稱為「切晶區域」，但並不限定於藉由切晶而被分割成晶片者。
以下說明之例中，主要於「單位照射區域」中包含一個晶片區域，但亦存在包含複數個晶片區域之情形。所謂「實設單位照射區域」，主要係指與成為製品之晶片區域對應之單位照射區域，所謂「虛設單位照射區域」，主要係指於晶圓周邊區域附近，「單位照射區域」自「晶圓內部區域」伸出而成為晶圓周邊曝光處理之對象的單位照射區域。
7.於本申請案中，所謂「SOI型半導體晶圓」，係指於晶圓之表面側之大致整個面或一部分上具有SOI結構之晶圓。此處，SOI結構一般係指於矽基板等半導體基板之表面側，經由BOX層等薄膜絕緣膜，形成SOI層等半導體薄膜之結構。於本申請案中，雖稱為「BOX層」，但並不限定於特定之製造方法，廣泛地指SOI層之基底絕緣膜。 又，雖稱為「SOI層」，但並不限定於矽或矽系構件。除矽、SiGe以外，例如有鍺系半導體構件、III-V族系半導體構件等。
8.於本申請案中，所謂「周邊曝光」，係指於晶圓周邊曝光處理之時，於主曝光，即進行晶圓內部區域之曝光的曝光裝置之外部所進行的對晶圓周邊區域之曝光。光微影法步驟裝置通常由具有微影製程軌道(Lithographic Processing Track)之微影群集(Lith-Cluster)構成，該微影製程軌道包含掃描器等曝光裝置部及塗佈機等，一般而言，進行周邊曝光之周邊曝光單元設置於微影製程軌道(track)上。
[實施形態之詳細]
對實施形態進行進一步詳述。於各圖中，同一或相同之部分以同一或類似之符號或參考編號表示，原則上不重複說明。
又，於附圖中，反而，於變為繁雜之情形或與空隙之區別明確之情形時，有時省略剖面，即影線等。與此相關，於由說明等可知之情形等時，有時省略平面閉合之孔，即背景之輪廓線。進而，為了明確並非剖面、並非空隙，有時附加影線。
再者，關於二者擇一之情形之呼稱，於一個稱為「第1」等，另一個稱為「第2」等之情形時，有時按照代表之實施形態，進行對應附加並例示，例如雖稱為「第1」，當然並不限定於例示之該選項。
再者，作為揭示SOI製程之先前專利申請，例如有日本專利特願第2011-223666號(日本專利申請日2011年10月11日)。
1.本申請案之一實施形態之半導體積體電路裝置之製造方法(先行除去BOX層& SOI層製程)中的晶圓製程之主要部分等的說明(主要自圖1至圖7)
該部分中，作為晶圓製程之一例，自晶圓之導入至閘極結構之大致完成進行說明。以下作為本申請案之對象器件之一例，以SOC晶片(System-on-Chip，系統單晶片)為例進行具體地說明，當然亦可為 記憶體專用晶片。再者，以下例中，主要以28 nm技術節點之一代之製品為例進行具體地說明，當然可適用於其他一代。
再者，關於STI製程中之反向氧化膜蝕刻等，於部分5(圖18及圖19)中進行有詳細說明，因此該部分中關於該等之說明原則上省略。
該部分中說明之作為剝落對策等的晶圓周邊處理(除去於晶圓周邊之BOX層、SOI層等)當然並非必需者。然而，藉由將其實施，可減少於周邊之剝落等問題。
又，以下例中，以通常之FD-SOI(Fully Depleted Silicon on Insulator，全空乏絕緣體上矽)器件為例進行具體地說明，當然亦可為所謂之無摻雜劑通道(Dopantless Channel)型之FD-SOI器件。
再者，此處說明之積體電路於SOI器件區域3及主體器件區域4中，主要採用CMOS電路構成，圖式上為了避免複雜，原則上，只表示N通道型器件部分。
圖1係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(SOI晶圓導入步驟)。圖2係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(主體器件區域等BOX層& SOI層除去步驟)。圖3係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(溝槽形成用抗蝕膜加工步驟)。圖4係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(STI絕緣膜埋入步驟)。圖5係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法 (先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(STI-CMP及氮化矽膜等除去步驟)。圖6係用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域及晶圓周邊區域之剖面圖(閘極電極加工步驟)。圖7係與用於說明本申請案之一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)中之晶圓製程的主要部分之晶圓內部區域之圖6(通道寬度方向)等不同方向(通道長度方向)的剖面圖(閘極電極完成時刻)。基於該等圖式，對本申請案之一實施形態之半導體積體電路裝置的製造方法(BOX層& SOI層除去先行製程)中之晶圓製程的主要部分等進行說明。
首先，如圖1所示，準備BOX氧化膜14(BOX層)之厚度為10 nm左右(較佳之範圍為，自數nm左右至20 nm左右)，SOI層15之厚度為26 nm左右(較佳之範圍為，自數nm左右至30 nm左右)之P型SOI型半導體晶圓1。即，準備於P型單晶矽晶圓(P型基板部1s)之器件面1a側(底面1b之相反側之主面)的大致整個面上，形成SOI層15及BOX氧化膜14者。關於晶圓1之直徑，此處例如假定為300 ，視需要，可為450 ，亦可為200 或其他。關於P型基板部1s及SOI層15之電阻率，例如，可將1至10 Ωcm左右作為較佳者而例示。又，晶圓1之面方位例如可設為(100)，亦可為其他之方位。再者，於圖1中，以虛線所劃分之右側之區域為晶圓周邊區域6，左側之區域為晶圓內部區域7。
繼而，如圖2所示，於晶圓1之表面1a側的大致整個面上，形成主體器件區域劃定用抗蝕膜16，例如藉由通常之光微影法，將該主體器件區域劃定用抗蝕膜16圖案化。繼而，將圖案化後之主體器件區域劃定用抗蝕膜16作為光罩，例如藉由乾式蝕刻(例如使用鹵素系蝕刻氣體)，除去主體器件區域4之SOI層15及晶圓周邊區域6之SOI層15。繼 而，例如，藉由濕式蝕刻(例如，氫氟酸系蝕刻液)，除去主體器件區域4之BOX層14及晶圓周邊區域6之BOX層14。其後，例如藉由灰化等除去不需要之主體器件區域劃定用抗蝕膜16。再者，晶圓周邊區域6中之主體器件區域劃定用抗蝕膜16之曝光於部分3及4中進行詳述，因此此處省略說明。又，如此，於晶圓之周邊，若先除去BOX層14及SOI層15，則可減少於後面之步驟等中產生灰塵。
繼而，如圖3所示，於晶圓1之表面1a側的大致整個面上，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積法)，形成焊墊(Pad)氧化矽膜21(厚度例如為10 nm左右)。繼而，於晶圓1之表面1a側的大致整個面上，例如藉由CVD，形成CMP(Chemical Mechanical Polishing)之終止用之氮化矽膜22(厚度例如為60 nm左右)。繼而，於晶圓1之表面1a側的大致整個面上，形成溝槽形成用抗蝕膜18，例如藉由通常之光微影法，將該溝槽形成用抗蝕膜18圖案化。
繼而，如圖4所示，將圖案化後之溝槽形成用抗蝕膜18作為光罩，例如藉由異向性乾式蝕刻，形成成為STI區域之溝槽。此例中，於SOI器件區域3中，溝槽貫通BOX層14而達到基板1s之內部。藉此，可確保與主體器件區域4中之溝槽深度的匹配性。又，於SOI器件區域3中，可使後閘極區域間之相互之分離特性提高。
繼而，於晶圓1之表面1a側之露出之半導體表面上，例如藉由熱氧化，形成槽襯(Liner)氧化矽膜(由於圖式繁雜而未作圖示)。
繼而，於晶圓1之表面1a側的大致整個面上，例如藉由HDP(High Density Plasma，高密度電漿)-CVD等(亦可為其他形式之氧化矽膜)，形成作為STI絕緣膜17之氧化矽膜。
繼而，如部分4中所說明，作為CMP處理之前處理，藉由反向氧化膜蝕刻用抗蝕膜，執行反向氧化膜蝕刻。但是，此例中，與部分4之情形不同，利用均一縮小方式。再者，與部分4之情形相同，亦可 為主體器件側蝕刻量擴大方式，但均一縮小方式具有簡化製程之優點。於應用主體器件側蝕刻量拡大方式之情形時，可獲得與部分4之情形相同之優點。
繼而，對晶圓1之表面1a側執行CMP處理，藉此執行表面之平坦化。繼而，例如藉由濕式蝕刻(例如蝕刻液為熱磷酸)除去氮化矽膜22。繼而，例如藉由濕式蝕刻(例如蝕刻液為氫氟酸系蝕刻液)除去焊墊氧化矽膜21，成為圖5所示。如圖5所示，於溝槽內埋入STI絕緣膜17，形成STI區域17、17s、17b，即第1 STI區域17s及第2 STI區域17b。於此情形時，由圖5可知，以主體器件區域4中之半導體基板1s之表面為基準的STI高度Htb(主體器件區域STI高度)成為較低。這樣可有效避免由階差所導致之光微影法特性之劣化。又，於主體器件區域之STI區域17b(第2 STI區域)與SOI器件區域之STI區域17s(第1 STI區域)之間，存在SOI-主體間SOI底面階差Dsb，關於以半導體基板1s之表面為基準的STI區域之深度(STI區域之下表面之高度)，主體器件區域之STI區域17b(第2 STI區域)成為較深。這樣一般對動作電壓較高之主體器件有利。
又，雖為任意，但如該例所述，藉由採用於除去BOX層14及SOI層15之後、且形成STI區域17之前，不包含至少於主體器件區域4上形成磊晶半導體層之步驟的製程，而可簡化步驟。
繼而，如圖6所示，於晶圓1之表面1a側的大致整個面上，例如，作為閘極絕緣膜24，形成EOT(Equivalent Oxide Thickness，等效氧化物厚度)為1.9 nm左右之厚度的SiON膜。繼而，於晶圓1之表面1a側的大致整個面上，例如藉由濺鍍成膜，形成作為閘極電極25之一部分的TiN膜(厚度例如為20 nm左右)。繼而，於晶圓1之表面1a側的大致整個面上，例如藉由CVD，形成作為閘極電極25之一部分的多晶矽膜(厚度例如為80 nm左右)。該多晶矽膜亦可為非晶矽膜。繼而，於晶 圓1之表面1a側的大致整個面上，例如藉由CVD，形成作為上覆絕緣膜30之氮化矽膜(厚度例如為50 nm左右)。
繼而，藉由通常之光微影法，將上覆絕緣膜30、閘極電極25及閘極絕緣膜24(閘極堆疊結構)圖案化。
繼而，如圖7所示(以可看見源極等之方式表示圖6之垂直於紙面的剖面)，利用閘極堆疊結構及側壁27，例如藉由離子注入等，導入必要之SOI器件區域之MISFET的N型源極區域28s及主體器件區域之MISFET的N型源極區域28b。到此為止，基本上構成SOI器件區域之MISFET的N型MISFET(Qs)及主體器件區域之MISFET的N型MISFET(Qb)。再者，SOI器件區域(例如通道部分)於此例中為P型摻雜結構，亦可為非摻雜。
其後，例如經過預金屬絕緣膜、接觸孔形成、鎢插塞埋入、及配線步驟等BEOL步驟(例如亦可為多層之銅系埋入配線、鋁系配線或併用兩種方式之配線系)，晶圓藉由切晶等而被分割成晶片，視需要進行封裝，藉此成為完成器件。
該先行除去BOX層& SOI層製程具有如下優點：於使用均一縮小方式(縮小率為正值)之反向氧化膜蝕刻之情形時，於反向氧化膜蝕刻中，於主動區之端部可獲得充分的調合裕度。
2.本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的晶圓及晶片區域等各部分之佈局及STI步驟中所形成之對準標記等的說明(主要自圖8至圖11)
該部分中，連帶部分1中說明之晶圓製程，而對晶圓上之各種部分之佈局之一例及對準標記等進行說明。當然，此處說明之各種結構(凹口、對準標記)等並非必需者，可與先前之製程相同地進行多種變形。
圖8係1圖至7圖等中之半導體晶圓之表面之各區域的佈局圖。圖 9係圖8之晶片區域及其周邊之各區域的佈局圖。圖10係圖9之對準圖案周邊切出區域R1的放大俯視圖。圖11係與圖10之A-A'剖面對應的晶圓剖面圖。基於該等圖式，對本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的晶圓及晶片區域等各部分之佈局及STI步驟中所形成之對準標記等進行說明。
圖8表示於半導體積體電路裝置之晶圓製程中途(與圖5相同之時刻)的晶圓1之表面1a(第1主面)之各種區域之佈局的一例。如圖8所示，晶圓1一般包含凹口5(notch)(晶體方位指標部)等，其表面1a例如分為晶圓周邊區域6與晶圓內部區域7，於晶圓內部區域7中，以大致矩陣狀佈局有多數個晶片區域2、2a。再者，圖1至圖6與圖8之X-X'剖面(實線部分)大致對應。
繼而，將圖8之晶片區域2a及其周邊放大表示於圖9。如圖9所示，例如，於此處夾持劃線區域8(切晶區域)，以格子狀配置晶片區域2a、2b、2c、2d、2e、2f、2g、2h、2i，於各晶片區域2a(2b、2c、2d、2e、2f、2g、2h、2i)內，設置有SOI器件區域3及主體器件區域4。SOI器件區域3於電路上例如對應有核心邏輯電路部及記憶體墊部(memory mat)，主體器件區域4對應有核心邏輯周邊電路部、I/O電路部、記憶體周邊電路部等。
例如，於晶片區域2a與晶片區域2e之間的切晶區域8中，設置有測試圖案區域12等，該測試圖案區域12等包含配置有對準標記形成區域11及TEG(Test Element Group，測試元件組)等的BOX層及SOI層。曝光之單位照射區域9於此例中由於含有單一之晶片區域2a，因此成為含有晶片區域2a及其周邊之切晶區域8之大致全域者。
繼而，將圖9之對準圖案周邊切出區域R1之放大圖表示於圖10。如圖10所示，於對準標記形成區域11中，例如設置有由多數個矩形構成之對準標記10。作為一例，該對準標記10係於STI區域形成製程中 所形成之標記，主要係由STI絕緣膜17構成。即，由如下絕緣膜構成：該絕緣膜於STI步驟所包含之溝槽形成步驟中形成的溝槽內，與埋入之STI絕緣膜同時形成。並且，於對準標記形成區域11內，與圖2之步驟同時除去BOX層14及SOI層15。這是因為若存在BOX層14及SOI層15，則有產生雲紋條紋等干擾條紋而成為位置檢測之障礙之虞。即，對準標記形成區域11成為與主體器件區域類似之區域。因此，不用說對準標記10，對準標記形成區域11內之其他區域亦成為工作區域或半導體基板露出區域29。如此，具有於對準標記10之附近不存在與SOI器件區域類似之區域及提高位置對準之精度的優點。
另一方面，於收容TEG等之測試圖案區域12中，通常於其一部分中存在包含BOX層14及SOI層15之區域，即與SOI器件區域類似之區域。又，關於測試圖案區域12及對準標記形成區域11外之切晶區域8，自減少灰塵等之觀點，較佳為與SOI器件區域類似之區域及與主體器件區域類似之區域被較細地分割且未配置，但該等並非必需。
將圖10之A-A'剖面表示於圖11。如圖11所示，對準標記形成區域11於圖5之時刻，具有與同圖之主體器件區域4相同之剖面結構。
繼而，對該等各區域等與部分1中說明之晶圓製程(特別是曝光製程)的關係進行說明。即，於圖3至圖5中，同時形成圖10之對準標記10，該對準標記10例如用於圖6之閘極電極加工之位置對準。
3.本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的周邊處理(即晶圓周邊曝光處理)之詳細(主曝光裝置外周邊曝光方式)的說明(主要為圖12及圖27)
該部分中，對關於部分1(圖2)中說明之晶圓周邊區域6中之BOX層14及SOI層15之除去的具體方法(特別是關於圖2之光微影法方法)之一例進行說明。當然，此處說明之方法並非必需者，可與先前之製程相同地進行多種變形。
圖12係用於詳細說明本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的周邊處理(主曝光裝置外周邊曝光方式)之晶圓整體俯視圖。圖27係用於詳細說明表示圖12之曝光方法之變形例的晶圓周邊處理之晶圓整體俯視圖。基於該等圖式，對本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的周邊處理之詳細(主曝光裝置外周邊曝光方式)進行說明。
自曝光圖8之晶圓1上之各區域的觀點而分類者係圖12所示者。但是，製程之時刻與圖2相同。如圖12所示，於晶圓1之表面1a之晶圓內部區域7中，以大致矩陣狀設定有單位照射區域9，於此例中，晶圓周邊區域6對應於周邊曝光區域20，即周邊被曝光之區域。
圖2之光微影法步驟例如以如下之方式而實施。即，依序執行：(1)抗蝕膜成膜步驟(例如正型抗蝕膜之塗佈)，(2)周邊曝光步驟(用與本曝光相同之波長之紫外線光束曝光周邊曝光區域20)，(3)本曝光步驟(例如，用i射線(波長365 nm)紫外光，使用掃描器或步進式曝光機等，進行劃定圖2之主體器件區域4等的曝光)，(4)執行PEB(Post Exposure Bake，曝光後烘烤)，(5)執行顯影及後烘烤等。
該方法由於未使用曝光機，因此具有不降低曝光機之產出量之優點。再者，本曝光步驟之波長可為上述以外。又，只要抗蝕膜感光，則周邊曝光步驟之波長及本曝光之波長無需為相同者。進而，抗蝕膜可使用化學增幅型抗蝕劑。再者，一般認為化學增幅型適用於現在之微細加工。又，抗蝕膜並非必須為正型，於負型之情形時，即使未實施周邊曝光，亦未形成晶圓周邊部之抗蝕膜。再者，如圖27所示，於在晶圓周邊部使用曝光機曝光單位照射之情形(例如，為了用於CMP之圖案均一性確保等)時，藉由於抗蝕劑製程中實施邊緣清 洗，可於顯影後不在晶圓周邊部形成抗蝕膜。又，於作為正型抗蝕劑之情形時，可應用上述說明之周邊曝光。
又，此例中，將周邊曝光步驟較本曝光步驟之前執行，這是為了儘可能縮短自本曝光至PEB之處理時間。然而，由於該等並非必需，當然可更換順序。
該主曝光裝置外周邊曝光方式具有不降低本曝光裝置(主曝光裝置)之產出量之優點。
4.本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的關於上述周邊處理之變形例(使用光罩之主曝光裝置內曝光方式)的說明(主要為圖13)
該部分中，對部分3中說明之晶圓周邊曝光處理之變形例進行說明。
圖13係用於說明本申請案之上述一實施形態之半導體積體電路裝置的製造方法中之關於上述周邊處理的變形例(使用光罩之主曝光裝置內曝光方式)之晶圓及其周邊之俯視圖。基於該圖，對本申請案之上述一實施形態之半導體積體電路裝置之製造方法中的關於上述周邊處理的變形例(使用光罩之主曝光裝置內曝光方式)進行說明。
圖13係與此例中之圖12對應之圖。如圖13所示，此例中，於本曝光步驟內(本曝光裝置內)執行晶圓周邊曝光處理。因此，製程之流程如下所述。即，依序執行：
(1)抗蝕膜成膜步驟(例如正型抗蝕膜之塗佈)，
(2)晶圓周邊曝光處理&本曝光步驟(例如，用i射線(波長365 nm)之紫外光，使用掃描器或步進式曝光機等，進行劃定圖2之主體器件區域4等之曝光及晶圓周邊曝光處理)
(3)執行PEB(Post Exposure Bake)，
(4)執行顯影及後烘烤等。
具體而言，例如，與光罩(主光罩(reticle))不同，準備單位照射區域9之整個面成為中空之周邊曝光用光罩，於本曝光中交換光罩作為一系列之製程(晶圓周邊曝光處理&本曝光步驟)進行曝光。此處，如圖13所示，本曝光之對象為實設單位照射區域9r，晶圓周邊曝光處理之對象為虛設單位照射區域9d。圖12之晶圓周邊區域6通常包含於全部虛設單位照射區域9d之集合內。
該使用光罩之主曝光裝置內曝光方式具有如下優點(例如灰塵之減少)：本曝光之產出量雖有少許下降，但晶圓1之周邊的大部分成為與主體器件區域類似之區域。
再者，此處，對將周邊曝光用光罩形成於與本曝光用光罩不同之光罩基板上之例進行了說明，但亦可形成於同一基板之不同部分。於形成於同一基板上之情形時，可縮短光罩交換之時間，於形成於不同基板上之情形時，可充分地擴大本曝光之照射面積。
5.本申請案之其他實施形態之半導體積體電路裝置之製造方法(STI先行製程)中的晶圓製程之主要部分的說明(主要自圖14至圖22)
該部分中，對部分1中說明之晶圓製程之變形例進行說明。再者，以下說明為變形例，並且其一部分亦為部分1中說明之晶圓製程的詳細說明及關於反向氧化膜蝕刻之變形例的說明。
圖14係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(SOI晶圓導入步驟)。圖15係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(溝槽形成用光阻圖案形成步驟)。圖16係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(溝槽形成步驟)。圖17係用於說明本申請案之其他實施形 態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(STI絕緣膜埋入步驟)。圖18係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(反向氧化膜蝕刻用光阻圖案形成步驟)。圖19係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(反向氧化膜蝕刻步驟)。圖20係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(CMP及氮化矽膜等除去步驟)。圖21係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(BOX層& SOI層除去用光阻膜加工步驟)。圖22係用於說明本申請案之其他實施形態之半導體積體電路裝置的製造方法(STI先行製程)中之晶圓製程的主要部分之晶圓內部區域之剖面圖(BOX層& SOI層除去步驟)。基於該等圖式，對本申請案之其他實施形態之半導體積體電路裝置之製造方法(STI先行製程)中的晶圓製程之主要部分進行說明。
首先，如圖14所示，準備與圖1相同之P型SOI型半導體晶圓1。
繼而，如圖15所示，於晶圓1之表面1a側的大致整個面上，例如藉由CVD(Chemical Vapor Deposition)，形成焊墊(Pad)氧化矽膜21(厚度例如為10 nm左右)。繼而，於晶圓1之表面1a側的大致整個面上，例如藉由CVD，形成CMP(Chemical Mechanical Polishing)之終止用之氮化矽膜22(厚度例如為60 nm左右)。繼而，於晶圓1之表面1a側的大致整個面上，形成溝槽形成用抗蝕膜18，例如藉由通常之光微影法，將該溝槽形成用抗蝕膜18圖案化。
繼而，如圖16所示，將圖案化後之溝槽形成用抗蝕膜18作為光 罩，例如藉由異向性乾式蝕刻，形成成為STI區域之溝槽。此例中，溝槽貫通BOX層14而達到基板1s之內部。藉此，可確保與主體器件區域4中之溝槽深度的匹配性。又，於SOI器件區域3中，可使後閘極區域間之相互之分離特性提高。
繼而，於晶圓1之表面1a側之露出之半導體表面上，例如藉由熱氧化，形成槽襯(Liner)氧化矽膜(由於圖式繁雜而未作圖示)。
繼而，如圖17所示，於晶圓1之表面1a側的大致整個面上，例如藉由HDP(High Density Plasma)-CVD等(亦可為其他形式之氧化矽膜)，形成作為STI絕緣膜17之氧化矽膜。
繼而，如圖18所示，於晶圓1之表面1a側的大致整個面上，形成反向氧化膜蝕刻用抗蝕膜19，例如藉由通常之光微影法進行圖案化而形成反向氧化膜蝕刻用抗蝕膜19。於此情形時，為了使主體器件區域4之STI絕緣膜17之研磨量相對的增加，根據主體器件側蝕刻量擴大方式，將主體器件區域4中之反向開口尺寸縮小率設為相對較小之值(包含負值，即寬於對應之工作區域)。繼而，將圖案化後之反向氧化膜蝕刻用抗蝕膜19作為光罩，例如藉由異向性乾式蝕刻，回蝕STI絕緣膜17。其後，例如藉由灰化等，除去不需要之反向氧化膜蝕刻用抗蝕膜19。
繼而，對晶圓1之表面1a側執行CMP處理，藉此執行表面之平坦化。繼而，例如藉由濕式蝕刻(例如，蝕刻液為熱磷酸)除去氮化矽膜22。繼而，例如藉由濕式蝕刻(例如，蝕刻液為氫氟酸系蝕刻液)除去焊墊氧化矽膜21，成為圖20所示。如圖20所示，可知主體器件區域之STI區域17b(第2 STI區域)之頂端的高度與SOI器件區域之STI區域17s(第1 STI區域)相比，成為較低。與此同時，主體器件區域之SOI層15b與SOI器件區域之SOI層15s相比，厚度成為較薄。這是由於反向氧化膜蝕刻中，主體器件區域4中之STI絕緣膜17的回蝕量較多而導致。
繼而，如圖21所示，於晶圓1之表面1a側的大致整個面上，形成主體器件區域劃定用抗蝕膜16，例如藉由通常之光微影法，將該主體器件區域劃定用抗蝕膜16圖案化。繼而，將圖案化後之主體器件區域劃定用抗蝕膜16作為光罩，例如藉由乾式蝕刻(例如，使用鹵素系蝕刻氣體)，除去主體器件區域4之SOI層15及晶圓周邊區域6之SOI層15。繼而，例如藉由濕式蝕刻(例如，氫氟酸系蝕刻液)，除去主體器件區域4之BOX層14及晶圓周邊區域6之BOX層14。其後，例如藉由灰化等，除去不需要之主體器件區域劃定用抗蝕膜16，成為圖22所示。
如圖22所示，於溝槽內埋入STI絕緣膜17，形成STI區域17、17s、17b，即，第1 STI區域17s及第2 STI區域17b。於此情形時，由圖22可知，以主體器件區域4中之半導體基板1s之表面為基準的STI高度Htb(主體器件區域STI高度)成為較低。這樣可有效避免由階差所導致之光微影法特性之劣化。
再者，晶圓周邊區域6中之主體器件區域劃定用抗蝕膜16之曝光於部分3及4中進行了詳述，因此此處省略說明。
又，其後之製程，並無與部分1中說明者不同之處，因此不進行重複說明。
該STI先行製程係以先行形成先前具有實績之STI區域的方式為基礎，因此具有製程之可靠性較高之優點。
6.對與上述各實施形態(包含變形例)相關之補足說明及整體的考察(主要自圖23至圖26)
圖23係表示主體器件區域STI高度Htb為較高情形時的弊端之例之主體器件區域與STI區域之邊界部等的晶圓俯視圖(閘極電極加工步驟完成時刻)。圖24係作為比較例之單純STI先行製程中之STI形成製程的晶圓內部區域之剖面圖(溝槽埋入步驟)。圖25係作為比較例之單純STI先行製程中之STI形成製程的晶圓內部區域之剖面圖(BOX層& SOI層除去步驟)。圖26係用於說明本申請案之上述一實施形態之半導體積體電路裝置之製造方法(先行除去BOX層& SOI層製程)的概要之晶圓剖面圖。基於該等圖式，對與上述各實施形態(包含變形例)相關之補足說明及整體進行考察。
(1)關於CMOS積體電路之微細化的一般考察：
由於CMOS積體電路之微細化，一直推進LSI(Large Scale Integration)之高速化、高積體化。與此同時為了使晶片之消耗電力不超過冷卻能力，低消耗電力化成為必須。為此，需要電源電壓之低電壓化，自先前之主體結構電晶體，對有利於低電壓動作之完全空乏型SOI結構及多重閘極結構(所謂FIN結構)電晶體的以後進行了研究。
作為具體之器件結構，BOX型SOI基板為候補之一，沿該線一直推進有超低電壓動作(動作電壓例如大致為0.4伏特以下)之邏輯電路的開發。
此處，實際之積體電路元件中，於併用邏輯電路部之SOI型電晶體與周邊電路部之主體型電晶體之情形時，於製造製程中，需要分別形成SOI器件區域與主體器件區域。即，需要如下製程：使用SOI型半導體晶圓，將STI型元件分離結構形成於SOI器件區域與主體器件區域兩處。上述各實施形態(包含變形例)係為了解決於形成STI型元件分離結構之方面上的各種問題點而成立者。
(2)比較例及其問題點之具體的說明(主要自圖23至圖25)：
比較例自先前多使用「STI先行+均一縮小反向氧化膜蝕刻方式」。該方式除於反向氧化膜蝕刻中使用均一縮小方式之點以外，與部分5之製程相同，反向氧化膜蝕刻之部分與部分1之製程相同。因此，以下，僅對與部分5之製程之圖21及圖22對應的部分進行說明。
圖18及圖19中使用均一縮小方式之情形的圖20成為圖24所示般。即，如圖24所示，主體器件區域之STI區域17b(第2 STI區域)與 SOI器件區域之STI區域17s(第1 STI區域)的各頂端(上表面)為相互相同之高度。又，同下表面亦為相同之高度。
繼而，如圖25所示，與圖21相同，於晶圓1之表面1a側的大致整個面上，形成主體器件區域劃定用抗蝕膜16，例如藉由通常之光微影法，將該主體器件區域劃定用抗蝕膜16圖案化。繼而，將圖案化後之主體器件區域劃定用抗蝕膜16作為光罩，例如藉由乾式蝕刻(例如使用鹵素系蝕刻氣體)，除去主體器件區域4之SOI層15及晶圓周邊區域6之SOI層15。繼而，例如藉由濕式蝕刻(例如，氫氟酸系蝕刻液)，除去主體器件區域4之BOX層14及晶圓周邊區域6之BOX層14。由該圖25可知，比較例中，主體器件區域STI高度Htb與部分1及部分5之情形相比，成為相對較高。此種狀態下，例如，若執行圖6所示之閘極電極之圖案化，則如圖23所示，於階差較大之主體器件區域4之工作區域BA與其周邊之STI區域17的邊界部(即STI階差部26)，產生閘極電極25之寬度異常。
(3)本申請案之上述一實施形態之半導體積體電路裝置的製造方法(先行除去BOX層& SOI層製程)之概要的說明(主要為圖26)
對此，上述一實施形態之半導體積體電路裝置之製造方法(先行除去BOX層& SOI層製程)中，如圖26所示，於SOI器件區域3中，於形成貫通BOX層14之STI區域17s之時，先行除去BOX層14及SOI層15。藉此，如圖5所示，例如，於主體器件區域4中，可減小STI區域17b周邊之表面階差。
又，上述一實施形態之半導體積體電路裝置之製造方法(先行除去BOX層& SOI層製程)並不限定於形成貫通BOX層14之STI區域17s之情形，於形成未貫通BOX層14之STI區域17s之情形同樣有效。於此情形時，除上述條件外，若於BOX層& SOI層除去步驟之後、且STI區域形成步驟之前，不包含至少於主體器件區域上形成磊晶半導體層之 步驟，則具有可使製程簡化之優點。即，具有無需藉由複雜之磊晶製程等於主體側提高基板上表面高度之優點。
7.總結
以上根據實施形態對本發明者所完成之發明進行了具體地說明，但本發明並不限定於此，當然可在不脫離其主旨的範圍內進行各種變更。
例如，上述實施形態中，主要以前閘極(gate first)方式為例進行了具體地說明，但本案發明並不限定於此，當然亦可應用於FUSI(Fully-Silicided，完全矽化)製程、High-k前&後閘極方式、High-k &後閘極方式、P側後閘極混合方式等。
1‧‧‧半導體晶圓
1a‧‧‧晶圓或晶片之表面(第1主面)
2(2a)‧‧‧半導體晶片或晶片區域
5‧‧‧凹口(晶體方位指標部)
6‧‧‧晶圓周邊區域
7‧‧‧晶圓內部區域

Claims (19)

  1. 一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)於SOI型半導體晶圓之第1主面側之各晶片區域內的應成為主體器件區域之部分中，除去SOI層及BOX層之步驟；(b)上述步驟(a)之後，於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的應成為SOI器件區域之部分中，以貫通上述BOX層之方式形成第1 STI區域，並且於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的上述主體器件區域中，形成第2 STI區域之步驟；以及(c)上述步驟(b)之後，分別於上述SOI器件區域及上述主體器件區域中，形成MISFET之步驟。
  2. 如請求項1之半導體積體電路裝置之製造方法，其中上述第2 STI區域之下端部低於上述第1 STI區域之下端部。
  3. 如請求項2之半導體積體電路裝置之製造方法，其中上述步驟(c)包含以下之下位步驟：(c1)將上述MISFET之閘極電極圖案化之步驟。
  4. 如請求項3之半導體積體電路裝置之製造方法，其中於上述步驟(a)之後、且上述步驟(b)之前，不包含至少於上述主體器件區域上形成磊晶半導體層之步驟。
  5. 如請求項4之半導體積體電路裝置之製造方法，其中於上述步驟(b)中，進而於上述SOI型半導體晶圓之上述第1主面側之切晶區域，即除去上述SOI層及上述BOX層之區域中，形成於上述步驟(c)中使用之對準標記。
  6. 如請求項5之半導體積體電路裝置之製造方法，其中上述對準標記主要係由與上述第1 STI區域及上述第2 STI區域同時形成之 STI絕緣膜構成。
  7. 如請求項4之半導體積體電路裝置之製造方法，其中於上述步驟(a)中，進而於上述SOI型半導體晶圓之上述第1主面側之晶圓周邊區域中，除去上述SOI層及上述BOX層。
  8. 如請求項7之半導體積體電路裝置之製造方法，其中於上述晶圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由周邊曝光而進行。
  9. 如請求項7之半導體積體電路裝置之製造方法，其中於上述晶圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由使用光罩圖案之曝光而進行。
  10. 如請求項8之半導體積體電路裝置之製造方法，其中上述周邊曝光係於用以劃定各晶片區域內之上述主體器件區域的主曝光之前執行。
  11. 一種半導體積體電路裝置之製造方法，其包含以下步驟：(a)於SOI型半導體晶圓之第1主面側之各晶片區域內的應成為主體器件區域之部分中，除去SOI層及BOX層之步驟；(b)上述步驟(a)之後，於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的應成為SOI器件區域之部分中，形成第1 STI區域，並且於上述SOI型半導體晶圓之上述第1主面側之各晶片區域內的上述主體器件區域中，形成第2 STI區域之步驟；以及(c)上述步驟(b)之後，分別於上述SOI器件區域及上述主體器件區域中，形成MISFET之步驟，此處，於上述步驟(a)之後、且上述步驟(b)之前，不包含至少於上述主體器件區域上形成磊晶半導體層之步驟。
  12. 如請求項11之半導體積體電路裝置之製造方法，其中上述第2 STI區域之下端部低於上述第1 STI區域之下端部。
  13. 如請求項12之半導體積體電路裝置之製造方法，其中上述步驟(c)包含以下之下位步驟：(c1)將上述MISFET之閘極電極圖案化之步驟。
  14. 如請求項13之半導體積體電路裝置之製造方法，其中於上述步驟(b)中，進而於上述SOI型半導體晶圓之上述第1主面側之切晶區域，即除去上述SOI層及上述BOX層之區域中，形成於上述步驟(c)中使用之對準標記。
  15. 如請求項14之半導體積體電路裝置之製造方法，其中上述對準標記主要係由與上述第1 STI區域及上述第2 STI區域同時形成之STI絕緣膜構成。
  16. 如請求項13之半導體積體電路裝置之製造方法，其中於上述步驟(a)中，進而於上述SOI型半導體晶圓之上述第1主面側之晶圓周邊區域中，除去上述SOI層及上述BOX層。
  17. 如請求項16之半導體積體電路裝置之製造方法，其中於上述晶圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由周邊曝光而進行。
  18. 如請求項16之半導體積體電路裝置之製造方法，其中於上述晶圓周邊區域中，除去上述SOI層及上述BOX層之部分之劃定係藉由使用光罩圖案之曝光而進行。
  19. 如請求項17之半導體積體電路裝置之製造方法，其中上述周邊曝光係於用以劃定各晶片區域內之上述主體器件區域的主曝光之前執行。
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