TW202236437A - 半導體裝置的形成方法 - Google Patents

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鄭嶸健
江國誠
朱熙甯
陳冠霖
游家權
張家豪
王志豪
程冠倫
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台灣積體電路製造股份有限公司
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Abstract

揭露半導體結構與其製造方法。例示性的製造方法包括提供工件，其包括基板、第一通道組件與第二通道組件位於基板上、第一閘極結構接合第一通道組件、第二閘極結構接合第二通道組件、介電鰭狀物位於第一閘極結構與第二閘極結構之間、隔離結構位於介電鰭狀物之下。方法更包括形成金屬蓋層於工件的前側，並沉積介電結構於介電鰭狀物上。介電結構將金屬蓋層分成第一部分與第二部分。方法亦包括蝕刻隔離結構，以形成溝槽於基板的背側；沉積間隔物層於溝槽的側壁上；自溝槽蝕刻介電鰭狀物；以及沉積密封層於溝槽中。

Description

半導體裝置的形成方法
本發明實施例一般關於半導體裝置與其製作方法，更特別關於自半導體裝置的背側形成閘極隔離結構以改善寄生電容降低且關鍵尺寸較小的閘極結構之間的隔離。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關產本。尺寸縮小易增加製造與處理積體電路的複雜度。
舉例來說，隨著積體電路技術朝更小技術節點進展，已導入多閘極金氧半場效電晶體(或多閘極裝置)以增加閘極-通道耦合、降低關閉狀態電流、並減少短通道效應而改善閘極控制。多閘極裝置通常指的是具有閘極結構(亦可視作閘極堆疊)或其部分位於通道區的多側上。鰭狀場效電晶體與多橋通道電晶體為多閘極裝置的例子，其已廣泛應用且為高效能與低漏電流應用的有力候選者。鰭狀場效電晶體具有隆起的通道，而閘極結構包覆通道的多側(比如閘極包覆自基板延伸的半導體材料的鰭狀物的頂部與側壁)。多橋通道電晶體的閘極結構可部分或完全延伸於通道區周圍，以接觸通道區的兩側或更多側。由於多橋通道電晶體的閘極結構圍繞通道區，其亦可視作圍繞閘極電晶體或全繞式閘極電晶體。
為了在較小的技術節點中持續增加多橋通道電晶體的密度與持續縮小多橋通道電晶體的尺寸，已導入介電鰭狀物(亦可視作混合介電鰭狀物或混合鰭狀物)以提供隔離於閘極結構之間。隨著閘極關鍵尺寸進一步縮小，就算採用低介電常數的介電材料作為介電鰭狀物，閘極結構之間的寄生電容可能劣化裝置效能如電路速度與串音耦合。為了改善多橋通道電晶體的閘極結構之間的隔離，可能在形成閘極隔離結構時面臨進一步降低寄生電容的挑戰。雖然現有的半導體裝置通常適用於其預期目的，但無法符合所有方面的需求。
本發明一例示性的實施例關於半導體裝置的形成方法。方法包括提供工件，其包括前側與後側。工件包括基板、多個第一通道組件位於基板的第一部分上、多個第二通道組件位於基板的第二部分上、第一閘極結構接合第一通道組件、第二閘極結構接合第二通道組件、介電鰭狀物位於第一閘極結構與第二閘極結構之間、隔離結構位於介電鰭狀物之下並夾設於基板的第一部分與第二部分之間。基板位於工件的背側，且第一通道組件與第二通道組件位於工件的前側。方法亦包括形成金屬蓋層於工件的前側，且金屬蓋層電性連接第一閘極結構與第二閘極結構；沉積介電結構於介電鰭狀物上，介電結構將金屬蓋層分成第一閘極結構上的第一部件與第二閘極結構上的第二部件；蝕刻隔離結構，以形成溝槽露出工件的背側的介電鰭狀物；沉積間隔物層於溝槽的側壁上；蝕刻介電鰭狀物，以露出溝槽中的介電結構的下表面；以及沉積密封層於溝槽中。
本發明另一例示性的實施例關於半導體裝置的形成方法。方法包括形成多個通道組件於基板上，且通道組件垂直堆疊；形成介電鰭狀物以鄰接通道組件的橫向末端；形成閘極結構以接合每一通道組件；移除基板，以形成第一溝槽而露出閘極結構的下表面；沉積第一介電層於第一溝槽中；在沉積第一介電層之後，形成第二溝槽以露出介電鰭狀物的下表面；移除介電鰭狀物，以露出第二溝槽中的閘極結構的側壁；部分移除閘極結構，以增加第二溝槽的體積；以及沉積第二介電層於第二溝槽中。
本發明又一例示性的實施例關於半導體裝置。半導體裝置包括：多個第一通道組件，位於第一背側介電結構上；多個第二通道組件，位於第二背側介電結構上；第一源極/汲極結構，鄰接第一通道組件並位於第一背側介電結構上；第二源極/汲極結構，鄰接第二通道組件並位於第二背側介電結構上；第一閘極結構，包覆每一第一通道組件；第二閘極結構，包覆每一第二通道組件；金屬蓋層，位於第一閘極結構與第二閘極結構上；第一隔離結構，包括第一部分堆疊於第一閘極結構與第二閘極結構之間，以及第二部分堆疊於第一源極/汲極結構與第二源極/汲極結構之間；以及第二隔離結構，穿過金屬蓋層並著陸於第一隔離結構上。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。此外，下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明實施例之結構形成於另一結構上、連接至另一結構、及/或耦接至另一結構的實施例中，結構可直接接觸另一結構，或可形成額外結構於結構及另一結構之間。本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明否則其包含所述數值的+/-10%。舉例來說，用語「約5 nm」包含的尺寸範圍為4.5 nm至5.5 nm。
在半導體製作中，切割金屬閘極製程指的是形成介電結構，以將跨過多個主動趨的連續閘極結構分成兩個或更多個部分的製程。此介電結構可視作閘極切割結構或閘極隔離結構。在一些現有的切割金屬閘極製程中，形成閘極隔離結構於介電鰭狀物(亦可視作混合鰭狀物)上。由於閘極切割結構位於頂部而介電鰭狀物位於底部，其協同分開連續的閘極結構成部分。雖然已導入低介電常數的介電材料或極低介電常數的介電材料以形成混合鰭狀物，在進一步減少閘極的關鍵尺寸時，寄生電容仍對裝置的其他效能如電路速度與串音耦合造成挑戰。除了採用低介電常數或極低介電常數的介電材料，另一方案為修整閘極以增加相鄰的閘極結構之間的距離，進而加寬閘極結構之間的閘極隔離結構。然而此距離由相鄰的閘極結構之間的介電鰭狀物所定義，在進一步加大相鄰的閘極結構之間的距離時造成挑戰。
本發明實施例一般關於半導體裝置與其製作方法，更特別關於自半導體裝置的背側形成閘極隔離結構以改善寄生電容降低且關鍵尺寸較小的閘極結構之間的隔離。本發明實施例的閘極隔離結構可自基板背側延伸穿過閘極結構。本發明實施例的製程不只在背側進行，亦可為自對準的製程以避免光罩對不準的相關缺陷。此外，本發明實施例亦可提供製程容許範圍以修整閘極，其可增加相鄰的閘極結構之間的距離，進而降低寄生電容。
本發明實施例可用於先進半導體裝置，其可包含多閘極裝置。多閘極裝置一般可視作閘極結構或其部分位於通道區的多側上的裝置。鰭狀場效電晶體與多橋通道電晶體為多閘極裝置的例子，其已廣泛應用且為高效能與低漏電流應用的有力候選者。鰭狀場效電晶體具有隆起的通道，且閘極包覆通到的多側(比如閘極包覆自基板延伸的半導體材料的鰭狀物的頂部與側壁)。多橋通道電晶體的閘極結構可部分或完全延伸於通道區周圍，以接觸通道區的兩側或更多側。由於閘極結構圍繞通道區，多橋通道電晶體亦可視作圍繞閘極電晶體或全繞式閘極電晶體。多橋通道電晶體的通道區可由奈米線、奈米片、其他奈米結構、及/或其他合適結構所形成。通道區的形狀亦使多橋通道電晶體具有其他名稱如奈米片電晶體或奈米線電晶體。本發明實施例採用的多橋通道電晶體僅用於說明目的而非侷限本發明實施例的範疇。舉例來說，本發明實施例亦可用於其他多閘極裝置如鰭狀場效電晶體。
本發明多種實施例將搭配圖式詳述。圖1A及1B一起顯示形成半導體裝置的方法100的流程圖。方法100僅為舉例，而非侷限本發明實施例至方法100記載的內容。在方法100之前、之中、與之後可提供額外步驟，而方法的額外實施例可置換、省略、或調換一些所述步驟。此處不詳述所有步驟以求簡化說明。方法100將搭配圖2A至32B說明如下，其顯示依據方法100的實施例製作的工件200在不同階段的部分剖視圖。由於自工件200形成半導體裝置，說明中的工件200亦可視作半導體裝置或裝置。為了更佳地說明本發明多種實施例，每一圖式末尾為A者顯示欲形成的電晶體其通道區中的部分剖視圖(比如沿著閘極結構的長度方向與垂直於通道組件的長度方向的通道區中的Y-Z平面)。每一圖式末尾為B者顯示欲形成的電晶體其源極區或汲極區中的部分剖視圖(比如源極區或汲極區中的Y-Z平面，其垂直於通道組件的長度方向)。在圖2A至32B中，X方向、Y方向、與Z方向彼此垂直且在圖式中的方向一致。此外，下述內容將以類似標號標示類似結構。本發明實施例採用多橋通道電晶體結構作說明，其僅用於說明目的而非侷限本發明實施例的範疇。舉例來說，本發明亦可用於其他多閘極裝置如鰭狀場效電晶體。
如圖2A及2B所示，方法100的步驟102 (圖1A)接收工件200。工件200包括基板202以及堆疊204位於基板202上。在一實施例中，基板202可為矽基板。在一些其他實施例中，基板202可包括其他半導體材料如鍺、矽鍺、或III-V族半導體材料。III-V族半導體材料可包括砷化鎵、磷化銦、磷化鎵、氮化鎵、磷砷化鎵、砷化鋁銦、砷化鋁鎵、磷化鎵銦、或砷化鎵銦。基板202可包含多個n型井區與多個p型井區。p型井區可摻雜p型摻質如硼。n型井區可摻雜n型摻質如磷或砷。
在圖2A及2B所示的一些實施例中，堆疊204可包含底部犧牲層206B位於基板202上、覆蓋半導體層208B位於底部犧牲層206B上、交錯的通道層208與犧牲層206位於底部犧牲層206B上、以及頂部犧牲層206T位於犧牲層206與通道層208上。底部犧牲層206B、覆蓋半導體層208B、頂部犧牲層206T、犧牲層206、與通道層208的沉積方法可採用磊晶製程。磊晶製程的例子可包含氣相磊晶、超高真空化學氣相沉積、分子束磊晶、及/或其他合適製程。通道層208與犧牲層206可具有不同的半導體組成。在一些實施方式中，通道層208的組成為矽，而犧牲層206的組成為矽鍺。犧牲層206中的額外鍺含量，可用於選擇性移除犧牲層206或使犧牲層206凹陷，而實質上不損傷通道層208。犧牲層206與通道層208交錯，使犧牲層206夾設通道層208。圖2A及2B顯示兩個犧牲層206與兩個通道層208交錯地垂直配置，其僅用於說明目的而非侷限本發明實施例至請求項未實際記載處。層狀物的數目取決於半導體裝置如工件200所用的通道組件如通道層208所需的數目。在一些實施例中，通道層208的數目可介於1至6之間。
底部犧牲層206B的組成可為矽鍺或鍺。在一實施例中，底部犧牲層206B的鍺含量可與犧牲層206的鍺含量相同。在另一實施例中，底部犧牲層206B的鍺含量可大於犧牲層206的鍺含量。舉例來說，犧牲層206的鍺含量可介於約20莫耳%至約30莫耳%之間，而底部犧牲層206B的鍺含量可介於約40莫耳%至約60莫耳%之間。底部犧牲層206B沿著Z方向的厚度可大於每一犧牲層206的厚度。在一些例子中，每一犧牲層206的厚度可介於約4 nm至約15 nm之間，而底部犧牲層206B的厚度可介於約8 nm至約30 nm之間。如下所述，底部犧牲層206B可作為之後的裝置背側薄化製程時的蝕刻停止層或機械研磨停止層。
覆蓋半導體層208B與基板202均可包含基體單晶矽。在其他實施例中，覆蓋半導體層208B與基板202可包含相同或不同的半導體組成，其各自可包括但不限於矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化銦鋁、砷化銦鎵、磷化鎵銻、砷化鎵銻、磷化銦、或上述之組合。
與犧牲層206類似，頂部犧牲層206T的組成可為矽鍺。在一些例子中，犧牲層206與頂部犧牲層206T的組成實質上相同。頂部犧牲層206T可比犧牲層206厚，且可在製作製程時保護堆疊204免於損傷。在一些例子中，頂部犧牲層206T的厚度可介於約20 nm至約40 nm之間，而犧牲層206的厚度可介於約4 nm至約15 nm之間。
如圖3A及3B所示，方法100的步驟104 (圖1A)圖案化堆疊204以形成隔有鰭狀物溝槽212的鰭狀結構210。為了圖案化堆疊204，可沉積硬遮罩層214於頂部犧牲層206T上。接著可圖案化硬遮罩層214，以作為圖案化頂部犧牲層206T、交錯的犧牲層206與通道層208、以及覆蓋半導體層208B的頂部所用的蝕刻遮罩。在一些實施例中，硬遮罩層214的沉積方法可採用化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、電漿輔助原子層沉積、或其他合適的沉積方法。硬遮罩層214可為單層或多層。當硬遮罩層214為多層時，硬遮罩層214可包含墊氧化物層與墊氮化物層。在其他實施例中，硬遮罩層214可包含矽。可採用合適製程圖案化鰭狀結構210，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成材料層於基板上，並採用光微影製程圖案化材料層。採用自對準製程以沿著圖案化的材料層側部形成間隔物。接著移除材料層，而保留的間隔物或芯之後可用於圖案化硬遮罩層214，且圖案化的硬遮罩層214之後可作為蝕刻遮罩以蝕刻堆疊204而形成鰭狀結構210。蝕刻製程可包括乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他合適製程。
如圖3A及3B所示，鰭狀結構210的長度方向沿著X方向延伸，且鰭狀結構210沿著Z方向自基板202垂直延伸。鰭狀結構210可沿著Y方向隔有鰭狀物溝槽212。鰭狀物溝槽212可各自定義相同或不同的空間於相鄰的鰭狀結構210之間。鰭狀物溝槽212定義空間S1。在一些例子中，空間S1介於約22 nm至約30 nm之間。鰭狀結構210具有寬度W1。在一些例子中，寬度W1可介於約10 nm至約50 nm之間。
如圖4A及4B所示，方法100的步驟106 (圖1A)形成隔離結構216於鰭狀物溝槽212中。隔離結構216可視作淺溝槽隔離結構。在形成隔離結構216的製程例子中，沉積介電材料於工件200上，以將介電材料填入鰭狀物溝槽212。在一些實施例中，介電材料可包含四乙氧基矽烷的氧化物、未摻雜的矽酸鹽玻璃、摻雜的氧化矽(如硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃、或硼矽酸鹽玻璃)、及/或其他合適的介電材料。在多種例子中，步驟106沉積介電材料的方法可為可流動的化學氣相沉積、旋轉塗佈、及/或其他合適製程。舉例來說，接著以化學機械研磨製程薄化與平坦化沉積的介電材料，直到露出硬遮罩層214。在平坦化之後，可由回蝕刻製程使沉積的介電材料凹陷，直到鰭狀結構210的頂部(特別是犧牲層206與通道層208)隆起高於隔離結構216。回蝕刻製程亦可移除硬遮罩層214。在所述實施例中，覆蓋半導體層208B的頂部亦可隆起高於隔離結構216，如圖4A及4B所示。隔離結構216在此時可圍繞鰭狀結構210的底部。隔離結構216減少鰭狀物溝槽212的深度。
如圖5A及5B所示，方法100的步驟108 (圖1A)沉積覆層226於鰭狀結構210的側壁上。在一些實施例中，覆層226的組成可與頂部犧牲層206T或犧牲層206的組成類似。在一例中，覆層226的組成為矽鍺。在後續蝕刻製程中，可選擇性地同時移除犧牲層206與覆層226，因這兩者的組成類似。在一些實施例中，覆層226可順應性地磊晶成長如毯覆層於工件200上，其形成方法可採用氣相磊晶或分子束磊晶。依據覆層226的選擇性成長量，可進行回蝕刻製程以露出隔離結構216。
如圖6A、6B、7A、及7B所示，方法100的步驟110 (圖1A)形成介電鰭狀物224於鰭狀物溝槽212中。形成介電鰭狀物224的製程例子包括順應性沉積第一介電層228且接著沉積第二介電層230於鰭狀物溝槽212中。第一介電層228圍繞第二介電層230。順應性沉積第一介電層228的方法可採用化學氣相沉積、原子層沉積、或其他合適方法。第一介電層228可襯墊鰭狀物溝槽212的側壁與下表面。接著沉積第二介電層230於第一介電層228上，且沉積方法可採用化學氣相沉積、高密度電漿化學氣相沉積、及/或其他合適製程。在一些例子中，第二介電層230的介電常數小於第一介電層228的介電常數。第一介電層228可包含矽、氮化矽、碳化矽、碳氮化矽、碳氮氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或其他合適的介電材料。在一實施例中，第一介電層228包括氧化鋁。第二介電層230可包含氧化矽、碳化矽、氮氧化矽、碳氮氧化矽、或其他合適的介電材料。在一實施例中，第二介電層230包括氧化矽。
步驟110可回蝕刻第一介電層228與第二介電層230以再次露出鰭狀物溝槽212的頂部。回蝕刻製程可包括乾蝕刻製程，其採用氧氣、氮氣、含氟氣體(如四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷)、含氯氣體(如氯氣、氯仿、四氯化碳、及/或三氯化硼)、含溴氣體(如溴化氫及/或溴仿)、含碘氣體、其他合適氣體及/或電漿、及/或上述之組合。之後可沉積第三介電層232於第一介電層228與第二介電層230上，且沉積方法可採用化學氣相沉積、高密度電僵化學氣相沉積、及/或其他合適製程。第三介電層232包括高介電常數(如大於7)的介電材料，因此可視作高介電常數的介電層。在一些實施例中，高介電常數的介電層如第三介電層232可包括氧化鉿、氧化鋯、氧化鉿鋁、矽酸鉿、氧化鋁、或其他合適的高介電常數的介電材料。在沉積第三介電層232之後，可採用化學機械研磨製程平坦化工件200，以露出頂部犧牲層206T。如圖7A及7B所示，一旦完成化學機械研磨製程，第一介電層228、第二介電層230、與第三介電層232可一起定義介電鰭狀物224於鰭狀物溝槽212中。
如圖8A及8B所示，方法100的步驟112 (圖1A)移除鰭狀物溝槽212中的頂部犧牲層206T。步驟112蝕刻工件以選擇性移除頂部犧牲層206T與覆層226的一部分而露出最頂部的通道層208，且實質上不損傷介電鰭狀物224。在一些例子中，由於頂部犧牲層206T與覆層226的組成為矽鍺，步驟112的蝕刻製程可對矽鍺具有選擇性。舉例來說，可採用含有氫氧化銨、氟化氫、過氧化氫、或上述之組合的選擇性濕蝕刻製程以蝕刻覆層226與頂部犧牲層206T。在移除頂部犧牲層206T與覆層226的一部分之後，介電鰭狀物224 (特別是第三介電層232)可隆起高於最頂部的通道層208。
如圖9A及9B所示，方法100的步驟114 (圖1A)形成虛置閘極堆疊240於鰭狀結構210的通道區上。在一些實施例中，採用閘極置換製程(或閘極後製製程)，其中虛置閘極堆疊240作為功能閘極結構所用的占位物。其他製程與設置亦屬可能。在所述實施例中，虛置閘極堆疊240包括虛置介電層242，以及虛置電極244位於虛置介電層242上。為了圖案化的目的，閘極頂部硬遮罩246沉積於虛置閘極堆疊240上。閘極頂部硬遮罩246可為多層，其包含氮化矽遮罩層248以及氧化矽遮罩層250位於氮化矽遮罩層248上。虛置閘極堆疊240之下的鰭狀結構210的區域可視作通道區。鰭狀結構210中的通道區各自夾設於形成源極/汲極所用的兩個源極/汲極區之間。在製程的例子中，以化學氣相沉積法毯覆性沉積虛置介電層242於工件200上。接著毯覆性沉積虛置電極244所用的材料層於虛置介電層242上。接著採用光微影製程圖案化虛置電極244所用的材料層與虛置介電層242，以形成虛置閘極堆疊240。在一些實施例中，虛置介電層242可包括氧化矽，而虛置電極244可包括多晶矽。
如圖10A及10B所示，方法100的步驟116 (圖1A)使鰭狀結構210的源極/汲極區凹陷，以形成源極凹陷與汲極凹陷(可一起視作源極/汲極凹陷254或源極/汲極溝槽)。採用虛置閘極堆疊240作為蝕刻遮罩，且非等向蝕刻工件200以形成源極/汲極凹陷254於鰭狀結構210的源極/汲極區上。在所述實施例中，步驟118自源極/汲極區移除覆蓋半導體層208B，並移除犧牲層206、通道層208、與覆層226，以露出隔離結構216。在一些實施例中，源極/汲極凹陷254可延伸至覆蓋半導體層208B中，且低於隔離結構216的上表面。步驟118的非等向蝕刻可包含乾蝕刻製程。舉例來說，乾蝕刻製程可實施氫氣、含氟氣體(如四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷)、含氯氣體(如氯氣、氯仿、四氯化碳、及/或三氯化硼)、含溴氣體(如溴化氫及/或溴仿)、含碘氣體、其他合適氣體及/或電漿、及/或上述之組合。
如圖11A及11B所示，方法100的步驟118形成源極/汲極結構258。源極/汲極結構258可選擇性地磊晶沉積於源極/汲極凹陷254中的覆蓋半導體層208B其露出的半導體表面上。源極/汲極結構258的沉積方法可採用磊晶製程如氣相磊晶、超高真空化學氣相沉積、分子束磊晶、及/或其他合適製程。源極/汲極結構258可維n型或p型，端視工件200的設計而定。當源極/汲極結構258為n型時，其可包含矽並摻雜n型摻質如磷或砷。當源極/汲極結構258為p型時，其可包含矽鍺並摻雜p型摻質如硼或鎵。摻雜源極/汲極結構258的方法可為沉積時原位摻雜，或異位進行佈植製程如接面佈植製程。如圖11B所示，源極/汲極凹陷254的側壁之階狀區中，源極/汲極結構258的晶面可封住空洞260於源極/汲極結構258與介電結構(如介電鰭狀物224與隔離結構216)之間。在形成源極/汲極結構258之後，步驟118可進行回蝕刻製程以自源極/汲極區中的介電鰭狀物224移除第三介電層232，如圖12A及12B所示。
如圖13A及13B所示，方法100的步驟120 (圖1A)沉積接點蝕刻停止層262與層間介電層264於工件200的前側上。在製程的例子中，先順應性沉積接點蝕刻停止層262於工件200上，接著毯覆性沉積層間介電層264於接點蝕刻停止層262上。接點蝕刻停止層262可包括氮化矽、氧化矽、氮氧化矽、及/或本技術領域已知的其他材料。接點蝕刻停止層262的沉積方法可採用原子層沉積、電漿輔助化學氣相沉積製程、及/或其他合適的沉積或氧化製程。在一些實施例中，層間介電層264包括的材料可為碳氮化矽、氮氧化矽、碳氮氧化矽、四乙氧基矽烷的氧化物、未摻雜的矽酸鹽玻璃、摻雜的氧化矽(如硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃、或硼矽酸鹽玻璃)、及/或其他合適的介電材料。層間介電層264的沉積方法可為旋轉塗佈、可流動的化學氣相沉積製程、或其他合適的沉積技術。在一些實施例中，形成層間介電層264之後可退火工件200，以改善層間介電層264的完整性。在所述實施例中，步驟120更沉積額外介電層265於層間介電層264上。額外介電層265與層間介電層264可包含不同的材料組成。額外介電層265包括的材料組成可與層間介電層264的材料組成不同。在一些例子中，額外介電層265包括碳氮化矽、氮氧化矽、碳氮氧化矽、或其他合適的介電材料。在一些例子中，額外介電層265包括碳氮化矽、氮氧化矽、碳氮氧化矽、或其他合適的介電材料。為了移除多餘材料(包括閘極頂部硬遮罩246)並露出虛置閘極堆疊240的虛置電極244的上表面，可對工件200進行平坦化製程(如化學機械研磨製程)以提供平坦上表面。平坦上表面可露出虛置電極244的上表面。
如圖14A、14B、15A、及15B所示，方法100的步驟122 (圖1A)可選擇性移除虛置閘極堆疊240與犧牲層206。選擇性蝕刻製程可自工件200移除步驟120所露出的虛置閘極堆疊240。選擇性蝕刻製程可為選擇性濕蝕刻製程、選擇性乾蝕刻製程、或上述之組合。在所述實施例中，選擇性蝕刻製程可選擇性移除虛置介電層242與虛置電極244，而實質上不損傷通道層208與閘極間隔物252。移除虛置閘極堆疊240，可形成閘極溝槽266於通道區上。在移除虛置閘極堆疊240之後，閘極溝槽266可露出通道區中的通道層208、犧牲層206、與覆層226。步驟122之後可自閘極溝槽266選擇性移除犧牲層206與覆層226以釋放通道層208，如圖15A及15B所示。步驟釋放的通道層208亦可視作通道組件。在所述實施例中，通道組件如通道層208可為片狀或奈米片，而通道組件的釋放製程亦可視作片狀物形成製程。通道組件如通道層208沿著Z方向垂直堆疊。所有的通道組件如通道層208與介電鰭狀物224隔有原本覆層226所占的距離。選擇性移除犧牲層206與覆層226的步驟可為選擇性乾蝕刻、選擇性濕蝕刻、或其他選擇性蝕刻製程。在一些實施例中，選擇性濕蝕刻可包含氫氧化銨、氫氟酸、過氧化氫、或上述之組合(如含有氫氧化銨、過氧化氫、與水的混合物的APM蝕刻)。在一些其他實施例中，選擇性移除步驟包括氧化矽鍺，之後移除矽鍺氧化物。舉例來說，可由臭氧清潔提供氧化，接著以蝕刻劑如氫氧化銨移除矽鍺氧化物。自通道區移除犧牲層206與覆層226，閘極溝槽266中可露出介電鰭狀物224、通道組件如通道層208、覆蓋半導體層208B的上表面、與隔離結構216。
如圖16A及16B所示，方法100的步驟124 (圖1A)自第二介電層230的側壁選擇性移除外側介電層如第一介電層228，以薄化介電鰭狀物224的寬度。薄化介電鰭狀物224可加大閘極溝槽體積，以利沉積多種介電層與金屬層於欲形成的功能閘極結構中。選擇性蝕刻製程可自通道區移除閘極溝槽266中露出的第一介電層228。選擇性蝕刻製程可為選擇性濕蝕刻製程、選擇性乾蝕刻製程、或上述之組合。在所述實施例中，選擇性蝕刻製程可選擇性移除第一介電層228，而實質上不損傷第二介電層230。在一些例子中，第三介電層232亦具有一些蝕刻損失，使第三介電層232的寬度小於其下方的第二介電層230的寬度。如圖16A所示，可保留夾設於第二介電層230與隔離結構216之間的第一介電層228的一些部分，因其暴露至蝕刻劑的區域較少而蝕刻速率較低。
如圖17A、17B、18A、及18B所示，方法100的步驟126 (圖1A)形成閘極結構270 (亦可視作功能閘極結構或金屬閘極結構)於閘極溝槽266中，以接合每一通道組件如通道層208。閘極結構270各自包括界面層271位於通道組件如通道層208上、高介電常數的介電層272位於界面層271上、以及閘極層274位於閘極介電層如高介電常數的介電層272上。界面層271與高介電常數的介電層272可一起視作閘極介電層。界面層271可包括氧化矽，其形成方法可為預清潔製程。預清潔製程的例子可採用RCA SC-1 (如氨、過氧化氫、雨水的混合物)及/或RCA SC-2 (氯化氫、過氧化氫、與水的混合物)。預清潔製程可氧化通道組件如通道層208其露出的半導體表面以及覆蓋半導體層208B其露出半導體表面以形成界面層。如此一來，界面層271不覆蓋隔離結構216其露出的介電表面。接著沉積高介電常數的介電層272於界面層271上，其可採用原子層沉積、化學氣相沉積、及/或其他合適方法。高介電常數的介電層272亦覆蓋隔離結構216的露出表面。高介電常數的介電層272包括高介電常數的介電材料。在一實施例中，高介電常數的介電層272可包括氧化鉿。在其他實施例中，高介電常數的介電層272可包括其他高介電常數的介電材料，比如氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、二氧化鋯、氧化鋯矽、氧化鑭、氧化鋁、氧化鋯、氧化釔、鈦酸鍶、鈦酸鋇、氧化鋇鋯、氧化鉿鑭、氧化鑭矽、氧化鋁矽、氧化鉿鉭、氧化鉿鈦、鈦酸鋇鍶、氮化矽、氮氧化矽、上述之組合、或其他合適材料。
在形成高介電常數的介電層272之後，沉積閘極層274於高介電常數的介電層272上，如圖18A及18B所示。閘極層274可為多層結構，其包括至少一功函數層與金屬填充層。舉例來說，至少一功函數層可包括氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、鉭鋁、氮化鉭鋁、碳化鉭鋁、碳氮化鉭、或碳化鉭。金屬填充層可包括鋁、鎢、鎳、鈦、釕、鈷、鉑、氮化鉭矽、銅、其他耐火金屬、其他合適的金屬材料、或上述之組合。在多種實施例中，閘極層274的形成方法可為原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍、或其他合適製程。雖然未圖示，可沉積閘極結構270以作為共同閘極結構。接著回蝕刻閘極結構270，直到介電鰭狀物224將共同閘極結構分成彼此分開的閘極結構270。介電鰭狀物224亦可提供電性隔離於相鄰的閘極結構270之間。回蝕刻閘極結構270的步驟可包括選擇性濕蝕刻製程，其可採用硝酸、氯化氫、硫酸、氫氧化銨、過氧化氫、或上述之組合。在所述實施例中，個別的閘極結構270包覆每一通道組件如通道層208。步驟128可回蝕刻通道區中的介電鰭狀物224的凸起部分(特別是第三介電層232)，如圖19A及19B所示。其他實施例可在平坦化製程如化學機械研磨製程中移除第三介電層232，使介電鰭狀物224的上表面與閘極結構270的上表面共平面。
如圖20A及20B所示，方法100的步驟128 (圖1A)可形成金屬蓋層276、自對準蓋層278、閘極切割結構280、與源極/汲極接點282於工件200的前側中。在一些實施例中，金屬蓋層276可包括鈦、氮化鈦、氮化鉭、鎢、釕、鈷、或鎳，且其沉積方法可採用物理氣相沉積、化學氣相沉積、或有機金屬化學氣相沉積。在一實施例中，金屬蓋層276包括鎢如無氟鎢，且其沉積方法可為物理氣相沉積。金屬蓋層276可電性連接閘極結構270。在沉積金屬蓋層276之後，可沉積自對準蓋層278於工件200上，且其沉積方法可為化學氣相沉積、電漿輔助化學氣相沉積、或其他合適的沉積製程。自對準蓋層278可包括氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、氧化鋁、氮化鋁、鉭氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或其他合適的介電材料。接著行光微影製程與蝕刻製程蝕刻沉積的自對準蓋層278，以形成閘極切割開口而露出介電鰭狀物的上表面。之後可沉積介電材料並由化學機械研磨製程平坦化介電材料，以形成閘極切割結構280於閘極切割開口中。閘極切割結構280所用的介電材料的沉積方法可採用高密度電漿化學氣相沉積、化學氣相沉積、原子層沉積、或其他合適的沉積技術。在一些例子中，閘極切割結構280可包含氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或合適的介電材料。在一些實施例中，閘極切割結構280與自對準蓋層278可具有不同組成以導入蝕刻選擇性。在一些實施例中，閘極切割結構280與直接位於其下的對應介電鰭狀物224可一起將金屬蓋層276分成多個部分。在所述實施例中，金屬蓋層276可維持電性連接左側上的兩個閘極結構270，而右側上的閘極結構270與左側上的兩個閘極結構270隔離。源極/汲極接點282可包含鎢、釕、鈷、銅、鈦、氮化鈦、鉭、氮化鉭、鉬、鎳、或上述之組合，且其沉積方法可採用物理氣相沉積、化學氣相沉積、或有機金屬化學氣相沉積。工件200亦可包含矽化物結構(未圖示)於源極/汲極接點282與源極/汲極結構258之間，以降低接點電阻。矽化物結構可包括鈦矽化物、鎳矽化物、鎢矽化物、鎳鉑矽化物、鎳鉑鍺矽化物、鎳鍺矽化物、鐿矽化物、鉑矽化物、銥矽化物、鉺矽化物、鈷矽化物、上述之組合、或其他合適的矽化物。在其他實施例中，可省略形成矽化物的步驟，而源極/汲極接點282可直接接觸源極/汲極結構258。
如圖21A及21B所示，方法100的步驟130 (圖1B)進行一或多道前側的中段製程與前側的後段製程，以形成具有接點、通孔、與金屬線路(亦可視作金屬線路層)埋置於介電層中的一或多個內連線層。在一些實施例中，步驟130可包括形成閘極接點286、金屬間介電層288、金屬線路與金屬間通孔290位於金屬間介電層288的介電層中、接點墊、或類似物。工件200可進一步包括鈍化層極/或其他層形成於工件200的前側上。這些層狀物與一或多個內連線層可連接多種電晶體的閘極、源極、與汲極以及工件200中的其他電路，以形成部分或完整的積體電路。
如圖22A至22C所示，方法100的步驟132 (圖1B)將載板292貼合至工件200的前側。在一些實施例中，載板292可為矽晶圓。步驟132可採用任何合適的貼合製程，比如直接接合、混合接合、採用黏著劑、或其他接合方法。在所述實施例中，接合氧化物層294與黏著層296形成於工件200的前側上，以貼合載板292至工件200的前側。步驟132可進一步包括對準、退火、及/或其他製程。貼合載板292之後可翻轉工件200。如此一來，可由工件200的背側對工件200進行後續製程。值得注意的是，在後續圖23A至31B中翻轉工件200。
如圖23A及23B所示，方法100的步驟134 (圖1B)自工件200的背側薄化工件200，直到自工件200的背側露出覆蓋半導體層208B與隔離結構216。薄化製程的例子可包括在第一階段中移除基板202，並在第二階段中移除底部犧牲層206B。在一些實施例中，薄化製程的第一階段包括機械研磨製程以完全移除基板202，而底部犧牲層206B可作為機械研磨停止層。在一些實施例中，薄化製程的第一階段包括機械研磨製程與化學薄化製程。在機械研磨製程時，可移除一定量的基板202。之後由化學薄化製程施加蝕刻化學劑至工件背側以完全移除基板202，而底部犧牲層206B可作為蝕刻停止層。類似地，一些實施例的薄化製程的第二階段包括機械研磨製程，以完全移除底部犧牲層206B與覆蓋半導體層208B的一部分，而隔離結構216可作為機械研磨停止層。
如圖24A及24B所示，方法100的步驟136 (圖1B)選擇性蝕刻覆蓋半導體層208B以形成溝槽302於源極/汲極結構258與閘極結構270的背側上。溝槽302自工件200的背側露出閘極結構270 (如界面層271)與源極/汲極結構258。在製程的一例中，步驟136調整蝕刻製程以對覆蓋半導體層208B中的半導體材料(如矽)具有選擇性，而不蝕刻(或最小化地蝕刻)閘極結構270與源極/汲極結構258。蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻、或其他蝕刻方法。在一實施例中，蝕刻製程亦移除界面層271並露出溝槽302中的高介電常數的介電層272。此外，溝槽302中仍有空洞260未露出。
如圖25A及25B所示，方法100的步驟138 (圖1B)將一或多種介電材料的背側介電層304填入溝槽302。在一些實施例中，背側介電層304可包括氧化鑭、氧化鋁、碳氮氧化矽、碳氧化矽、碳氮化矽、氧化矽、碳化矽、氧化鋅、氮化鋯、氧化鋯鋁、氧化鈦、氧化鉭、氧化鋯、氧化鉿、氮化矽、氧化釔、氮氧化鋁、碳氮化鉭、鋯矽化物、或其他合適材料，且其形成方法可為電漿輔助化學氣相沉積、可流動的化學氣相沉積、或其他合適方法。步驟138亦包括對背側介電層304進行平坦化製程如化學機械研磨製程，以自工件200的背側移除多餘的介電材料並露出隔離結構216。背側介電層304的上表面(與工件200的前側緊鄰)與通道區中的閘極結構270及源極/汲極區中的源極/汲極結構258具有界面。此上表面可與高於源極/汲極區中的部分的通道區中的部分具有階狀輪廓。這是因為步驟116在形成源極/汲極凹陷254時過蝕刻覆蓋半導體層208B。
如圖26A及26B所示，方法100的步驟140 (圖1B)選擇性蝕刻隔離結構216以形成溝槽297於工件200的背側上。溝槽297露出介電鰭狀物224 (如第一介電層228)、閘極結構270 (如高介電常數的介電層272)、與源極/汲極結構258的晶面(其封住空洞260於源極/汲極區中)。在一些實施例中，步驟140調整蝕刻製程以對隔離結構216中的介電材料具有選擇性，而不蝕刻(或最小化地蝕刻)背側介電層304、源極/汲極結構258、介電鰭狀物224、與高介電常數的介電層272。選擇性蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻、或其他合適的蝕刻方法。
如圖27A、27B、28A、及28B所示，方法100的步驟142 (圖1B)可沿著溝槽297的側壁沉積間隔物298。形成間隔物298的製程例子可包括先順應性沉積介電層於工件200的背側上。順應性沉積介電層的方法可採用化學氣相沉積、原子層沉積、或其他合適方法。介電層可襯墊溝槽297的側壁與下表面，如圖27A及27B所示。介電層可包括氮化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、或其他合適的介電材料。製程的例子之後可在非等向蝕刻製程中回蝕刻順應性沉積的介電層，以移除介電層的水平部分，而介電層的垂直部分實質上保留以作為間隔物298，如圖28A及28B所示。非等向蝕刻製程可為乾蝕刻製程，其採用氧氣、氮氣、含氟氣體(如四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷)、含氯氣體(如氯氣、氯仿、四氯化碳、及/或三氯化硼)、含溴氣體(如溴化氫及/或溴仿)、含碘氣體、其他合適氣體及/或電漿、及/或上述之組合。在一些實施例中，間隔物298、背側介電層304、第一介電層228、與第二介電層230的介電材料彼此不同，以達蝕刻選擇性的目的。在一些實施例中，間隔物298與第一介電層228包括相同的介電材料，而回蝕刻製程亦移除第一介電層228並露出溝槽297中的第二介電層230。在所述實施例中，間隔物298覆蓋源極/汲極結構258的露出晶面。間隔物298可再次封住空洞260。間隔物298可用於保護源極/汲極結構258免於後續的背側蝕刻製程。間隔物298的厚度可介於約5 nm至約15 nm之間。若間隔物298的厚度小於約5 nm，則無法有效覆蓋源極/汲極結構258。若間隔物298的厚度大於約15 nm，則溝槽297的尺寸大於約15 nm，則溝槽297可能縮小太多而增加後續製程移除介電鰭狀物224的困難。
如圖29A及29B所示，方法100的步驟144 (圖1B)選擇性蝕刻溝槽297中露出的第二介電層230。如上所述，第一介電層228與第二介電層230包括不同的材料組成(比如第一介電層228所用的高介電常數的介電材料與第二介電層230所用的低介電常數的介電材料)以達蝕刻選擇性。選擇性蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻、或其他合適的蝕刻方法。自溝槽297移除第二介電層230，可露出通道區中的高介電常數的介電層272與閘極切割結構280，並露出源極/汲極區中的第一介電層228與接點蝕刻停止層262。
如圖30A及30B所示，方法100的步驟146 (圖1B)修整閘極結構270以加大橫向位於相鄰的閘極結構270之間的溝槽297的部分。在一些實施例中，步驟146施加並調整第一蝕刻製程使其對高介電常數的介電層272的材料具有選擇性，而不蝕刻(或最小化地蝕刻)閘極層274，以移除高介電常數的介電層272的露出部分。移除閘極介電層如高介電常數的介電層272的露出部分，可加大相鄰的閘極結構270之間的橫向距離，因此減少寄生電容。在一些實施例中，步驟146進一步施加並調整第二蝕刻製程使其對閘極層274的材料具有選擇性，以進一步加大相鄰的閘極結構270之間的橫向距離。第一蝕刻製程與第二蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻、或其他蝕刻方法。在一些例子中，第一蝕刻製程與第二蝕刻製程均為等向蝕刻。
圖30A為工件200的區域500的放大圖。步驟146造成溝槽297其橫向位於間隔物298之間的開口(如空間S3)，比相鄰的閘極層274之間的開口(如空間S4)窄。在一些例子中，空間S3可為約3 nm至約15 nm，而空間S4可為約10 nm至約20 nm。由於沉積間隔物298，空間S3小於空間S4。空間S4可大於閘極切割結構280的寬度，使溝槽297中亦露出金屬蓋層276的下表面。背側介電層304的兩側側壁之間的橫向距離(如空間S2，亦近似於相鄰的通道組件如通道層208之間的橫向距離)，可為約22 nm至約30 nm。間隔物298的厚度(如寬度W2)可為約5 nm至約15 nm。在修整閘極層274之後，通道組件如通道層208的側壁上的閘極層274的厚度(如寬度W3)可為約3 nm至約8 nm。值得注意的是，由於閘極層274的厚度減少(因修整)，之前堆疊於間隔物298與閘極層274之間的高介電常數的介電層272，其不被覆蓋並露出於溝槽297中的橫向部分的距離(如寬度W4)可為約1 nm至約6 nm。高介電常數的介電層272仍覆蓋界面層271。與此相較，源極/汲極區中的間隔物298與第一介電層228的側壁可齊平而非階狀輪廓。
如圖31A及31B所示，方法100的步驟148 (圖1B)沉積密封層300於工件200的背側上以填入溝槽297。在一些實施例中，密封層300的沉積材料包括氮化矽、碳氮氧化矽、碳氧化矽、碳氮化矽、上述之組合、或其他合適材料。密封層300的沉積方法可為化學氣相沉積、物理氣相沉積、電漿輔助化學氣相沉積、塗佈製程、或其他合適的沉積技術。在通道區中，密封層300取代介電鰭狀物224以作為閘極隔離結構，可提供較大的橫向距離於相鄰的閘極結構270之間，以有效降低寄生電容。在源極/汲極區中，密封層300可與第一介電層228的其餘部分一起定義源極/汲極隔離結構，其橫向地位於相鄰的源極/汲極結構258之間以提供隔離。由於相鄰的源極/汲極隔離結構之間的空間由介電鰭狀物224的寬度所定義，相鄰的閘極結構270之間的密封層300的寬度大於相鄰的源極/汲極結構258之間的第一介電層228與密封層300的總寬度(因為閘極結構270的修整步驟)。
如圖32A及32B所示，方法100的步驟150 (圖1B)將載板308貼合至工件200。在一些實施例中，載板308可為矽晶圓。步驟150可採用任何合適的貼合製程，比如直接接合、混合接合、採用黏著劑、或其他接合方法。在所述實施例中，接合氧化物層306形成於工件200的背側上，且可將載板308接合至工件200的背側。步驟150可進一步包括對準、退火、及/或其他製程。貼合載板308之後可將工件翻轉回來。可對工件200的前側再次進行後續製程。步驟150亦進行前側薄化製程如化學機械研磨製程，以自工件200的前側移除前側的載板292、黏著層296、與接合氧化物層294，並露出金屬間介電層288。值得注意的是，工件200翻轉回來後的前側朝上，如圖32A及32B所示。可在工件200的前側上進行後續製作製程。舉例來說，步驟150可形成額外的金屬間介電層310於金屬間介電層288上。
如圖33A及33B所示，方法100的步驟152(圖1B)對工件200進行後續製作製程。舉例來說，可進行其他後段製程以形成更多內連線層(比如前側電源軌)於工件200的前側上。在一實施例中，前側電源軌的形成方法可為鑲嵌製程、雙鑲嵌製程、金屬圖案化製程、或其他合適製程。前側電源軌可包括鎢、鈷、鉬、釕、銅、鎳、鈦、鉭、氮化鈦、氮化鉭、或其他金屬，且其沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、鍍製法、或其他合適製程。值得注意的是考量到導電結構，所述實施例的源極/汲極結構258不具有背側導電結構著陸其上，比如背側源極/汲極接點及/或背側電源軌，因此上述的背側製程沒有露出這些導電結構而在背側蝕刻製程時造成蝕刻損傷的問題。綜上所述，可增進背側蝕刻的保真性。步驟152亦可形成鈍化層於工件200的前側上、進行其他後段製程、以及移除背側載板308。
如圖33A及33B所示，一旦完成方法100，三個多橋通道電晶體T-1、T-2、及T-3隔有密封層300，如Y-Z平面的剖視圖所示。每一多橋通道電晶體包括閘極結構270可接合一或多個通道組件如通道層208。在每一多橋通道電晶體中，閘極結構270包覆通道組件如通道層208的所有四側。多橋通道電晶體可視作奈米片電晶體。隨著裝置的尺寸縮小，通道組件之間的緊密空間造成接合這些通道組件的閘極結構之間的緊密空間。就算採用低介電常數材料作為隔離結構，上述緊密空間仍造成閘極結構之間的高寄生電容。藉由自工件200的背側實施閘極隔離結構(如密封層300)以取代介電鰭狀物，可進一步修整閘極結構以加大相鄰的閘極結構之間的空間，進而減少寄生電容並改善隔離。在通道區中，密封層300直接接觸閘極切割結構280。密封層300與閘極切割結構280可包含不同的材料組成。在所述實施例中，密封層300的上表面可低於金屬蓋層276的下表面。在一些實施例中，移除介電鰭狀物224的步驟亦使閘極切割結構280的下表面凹陷，因此密封層300的上表面可在閘極切割結構280的下表面禹上表面之間。在其他實施例中，密封層300與閘極切割結構280可包括相同的材料組成。此外，採用工件背側上的結構，本發明實施例可自對準地形成溝槽於介電鰭狀物上，而不需高解析度或高疊對精確度的光微影製程。值得注意的是，由於密封層300與閘極切割結構280一起分開金屬蓋層276，多橋通道電晶體T-3的閘極結構270與多橋通道電晶體T-1及T-2的閘極結構270分開，且仍可自工件200的前側經由金屬蓋層276電性連接多橋通道電晶體T-1及T-2的閘極結構270。
本發明一例示性的實施例關於半導體裝置的形成方法。方法包括提供工件，其包括前側與後側。工件包括基板、多個第一通道組件位於基板的第一部分上、多個第二通道組件位於基板的第二部分上、第一閘極結構接合第一通道組件、第二閘極結構接合第二通道組件、介電鰭狀物位於第一閘極結構與第二閘極結構之間、隔離結構位於介電鰭狀物之下並夾設於基板的第一部分與第二部分之間。基板位於工件的背側，且第一通道組件與第二通道組件位於工件的前側。方法亦包括形成金屬蓋層於工件的前側，且金屬蓋層電性連接第一閘極結構與第二閘極結構；沉積介電結構於介電鰭狀物上，介電結構將金屬蓋層分成第一閘極結構上的第一部件與第二閘極結構上的第二部件；蝕刻隔離結構，以形成溝槽露出工件的背側的介電鰭狀物；沉積間隔物層於溝槽的側壁上；蝕刻介電鰭狀物，以露出溝槽中的介電結構的下表面；以及沉積密封層於溝槽中。在一些實施例中，溝槽亦露出第一閘極結構與第二閘極結構的一部分。在一些實施例中，方法更包括在蝕刻介電鰭狀物之後，修整第一閘極結構與該第二閘極結構以加大溝槽的寬度。在一些實施例中，第一閘極結構與第二閘極結構各自包括高介電常數的介電層，其中修整第一閘極結構與第二閘極結構的步驟露出溝槽中的高介電常數的介電層的一部分。在一些實施例中，修整第一閘極結構與第二閘極結構之後，溝槽露出金屬蓋層的下表面。在一些實施例中，沉積間隔物層的步驟包括順應性沉積介電材料層於工件的背側上，以及非等向蝕刻介電材料層以移除介電材料層的橫向部分，進而形成間隔物層。在一些實施例中，介電鰭狀物包括不同材料的外側層與內側層，其中非等向蝕刻介電材料層的步驟亦移除介電鰭狀物的外側層。在一些實施例中，介電鰭狀物包括不同材料的外側層與內側層，其中蝕刻介電鰭狀物的步驟包括自源極/汲極區移除內側層，而外側層保留於源極/汲極區中。在一些實施例中，方法更包括在蝕刻隔離結構之前，自工件的背側薄化基板以露出隔離結構。在一些實施例中，方法更包括將基板的第一部分與第二部分置換成背側介電層。
本發明另一例示性的實施例關於半導體裝置的形成方法。方法包括形成多個通道組件於基板上，且通道組件垂直堆疊；形成介電鰭狀物以鄰接通道組件的橫向末端；形成閘極結構以接合每一通道組件；移除基板，以形成第一溝槽而露出閘極結構的下表面；沉積第一介電層於第一溝槽中；在沉積第一介電層之後，形成第二溝槽以露出介電鰭狀物的下表面；移除介電鰭狀物，以露出第二溝槽中的閘極結構的側壁；部分移除閘極結構，以增加第二溝槽的體積；以及沉積第二介電層於第二溝槽中。在一些實施例中，方法更包括形成金屬蓋層以與閘極結構及介電鰭狀物具有界面；蝕刻金屬蓋層，以形成開口露出介電鰭狀物；以及形成介電結構穿過開口並與介電鰭狀物具有界面。在一些實施例中，第二介電層與介電結構具有界面。在一些實施例中，方法更包括在形成第二溝槽之後，沉積間隔物層於第二溝槽的側壁上，以減少第二溝槽的開口。在一些實施例中，方法更包括形成源極/汲極結構以鄰接介電鰭狀物的側壁，其中間隔物層封住源極/汲極結構的底部晶面之下的空洞。在一些實施例中，部分移除閘極結構的步驟包括蝕刻閘極結構中的閘極層，以露出第二溝槽中的高介電常數的介電層。
本發明又一例示性的實施例關於半導體裝置。半導體裝置包括：多個第一通道組件，位於第一背側介電結構上；多個第二通道組件，位於第二背側介電結構上；第一源極/汲極結構，鄰接第一通道組件並位於第一背側介電結構上；第二源極/汲極結構，鄰接第二通道組件並位於第二背側介電結構上；第一閘極結構，包覆每一第一通道組件；第二閘極結構，包覆每一第二通道組件；金屬蓋層，位於第一閘極結構與第二閘極結構上；第一隔離結構，包括第一部分堆疊於第一閘極結構與第二閘極結構之間，以及第二部分堆疊於第一源極/汲極結構與第二源極/汲極結構之間；以及第二隔離結構，穿過金屬蓋層並著陸於第一隔離結構上。在一些實施例中，第一隔離結構的第一部分的寬度大於第一隔離結構的第二部分的寬度。在一些實施例中，第一隔離結構包括第三部分堆疊於第一背側介電結構與第二背側介電結構之間，其中第一隔離結構的第一部分的寬度大於第一隔離結構的第三部分的寬度。在一些實施例中，半導體裝置更包括第一間隔物，堆疊於第一背側介電結構與第一隔離結構之間；以及第二間隔物，堆疊於第二背側介電結構與第二隔離結構之間。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
S1,S2,S3,S4:空間 T-1,T-2,T-3:多橋通道電晶體 W1,W2,W3,W4:寬度 100:方法 102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136, 138,140,142,144,146,148,150,152:步驟 200:工件 202:基板 204:堆疊 206:犧牲層 206B:底部犧牲層 206T:頂部犧牲層 208:通道層 208B:覆蓋半導體層 210:鰭狀結構 212:鰭狀物溝槽 214:硬遮罩層 216:隔離結構 224:介電鰭狀物 226:覆層 228:第一介電層 230:第二介電層 232:第三介電層 240:虛置閘極堆疊 242:虛置介電層 244:虛置電極 246:閘極頂部硬遮罩 248:氮化矽遮罩層 250:氧化矽遮罩層 252:閘極間隔物 254:源極/汲極凹陷 258:源極/汲極結構 260:空洞 262:接點蝕刻停止層 264:層間介電層 265:額外介電層 266:閘極溝槽 270:閘極結構 271:界面層 272:高介電常數的介電層 274:閘極層 276:金屬蓋層 278:自對準蓋層 280:閘極切割結構 282:源極/汲極接點 286:閘極接點 288,310:金屬間介電層 290:金屬間通孔 292,308:載板 294,306:接合氧化物層 296:黏著層 297,302:溝槽 298:間隔物 300:密封層 304:背側介電層 500:區域
圖1A及1B係本發明一或多個實施例中，自半導體裝置的背側形成具有閘極隔離結構的半導體裝置的方法之流程圖。 圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、及33A係本發明一或多個實施例中，工件的通道區在圖1A及1B的方法之製作製程時的部分剖視圖。 圖2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B、27B、28B、29B、30B、31B、32B、及33B係本發明一或多個實施例中，工件的源極/汲極區在圖1A及1B的方法之製作製程時的部分剖視圖。
100:方法
130,132,134,136,138,140,142,144,146,148,150,152:步驟

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 提供一工件，其包括一前側與一後側，該工件包括一基板、多個第一通道組件位於該基板的一第一部分上、多個第二通道組件位於該基板的一第二部分上、一第一閘極結構接合該些第一通道組件、一第二閘極結構接合該些第二通道組件、一介電鰭狀物位於該第一閘極結構與該第二閘極結構之間、一隔離結構位於該介電鰭狀物之下並夾設於該基板的該第一部分與該第二部分之間，其中該基板位於該工件的該背側，且該些第一通道組件與該些第二通道組件位於該工件的該前側； 形成一金屬蓋層於該工件的該前側，且該金屬蓋層電性連接該第一閘極結構與該第二閘極結構； 沉積一介電結構於該介電鰭狀物上，該介電結構將該金屬蓋層分成該第一閘極結構上的一第一部件與該第二閘極結構上的一第二部件； 蝕刻該隔離結構，以形成一溝槽露出該工件的該背側的該介電鰭狀物； 沉積一間隔物層於該溝槽的側壁上； 蝕刻該介電鰭狀物，以露出該溝槽中的該介電結構的下表面；以及 沉積一密封層於該溝槽中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US11211381B2 (en) * 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11410876B2 (en) * 2020-05-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device with air gaps and method of fabrication thereof
US11699742B2 (en) * 2020-05-29 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with varying numbers of channel layers and method of fabrication thereof
US11621197B2 (en) * 2021-02-15 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate cut feature and method for forming the same
US11855079B2 (en) * 2021-04-30 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside trench for metal gate definition

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