JPH1167769A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1167769A JPH1167769A JP9228330A JP22833097A JPH1167769A JP H1167769 A JPH1167769 A JP H1167769A JP 9228330 A JP9228330 A JP 9228330A JP 22833097 A JP22833097 A JP 22833097A JP H1167769 A JPH1167769 A JP H1167769A
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 実装有効面積率を向上させ、高機能化した半
導体装置及びその製造方法に関する。 【解決手段】 回路素子と、回路素子と接続する複数の
電極73,75,76がその主面に設けられた半導体基板60と、
この半導体基板と同じ材料のブロックからなり、ブロッ
クはその一部領域にブロックを貫通する金属層101,102
が埋めこまれており、かつ半導体基板60の周辺に、これ
と一定間隔離間して配置された複数の外部接続用電極6
3，64と、電極73,75,76と外部接続用電極63，64とを電
気的に接続するための配線パターン67をその主面に有
し、半導体基板60及び外部接続用電極63，64と対向して
配置された配線基板65と、配線パターン67と半導体チッ
プの電極73,75,76と外部接続用電極63，64とを電気的に
接続し、かつ半導体基板60と配線基板との間に空間が形
成されるように設けられた接続手段68とを有すること。
導体装置及びその製造方法に関する。 【解決手段】 回路素子と、回路素子と接続する複数の
電極73,75,76がその主面に設けられた半導体基板60と、
この半導体基板と同じ材料のブロックからなり、ブロッ
クはその一部領域にブロックを貫通する金属層101,102
が埋めこまれており、かつ半導体基板60の周辺に、これ
と一定間隔離間して配置された複数の外部接続用電極6
3，64と、電極73,75,76と外部接続用電極63，64とを電
気的に接続するための配線パターン67をその主面に有
し、半導体基板60及び外部接続用電極63，64と対向して
配置された配線基板65と、配線パターン67と半導体チッ
プの電極73,75,76と外部接続用電極63，64とを電気的に
接続し、かつ半導体基板60と配線基板との間に空間が形
成されるように設けられた接続手段68とを有すること。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、半導体装置のチップ面積と、半
導体装置をプリント基板等の実装基板上に実装する実装
面積との比率で表す実装有効面積率を向上させ、高機能
化した半導体装置及びその製造方法に関する。
製造方法に関し、特に、半導体装置のチップ面積と、半
導体装置をプリント基板等の実装基板上に実装する実装
面積との比率で表す実装有効面積率を向上させ、高機能
化した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般的にシリコン基板上にトランジスタ
素子が形成された半導体装置は、図８に示すような構成
が用いられる。１はシリコン基板、２はシリコン基板１
が実装される放熱板等のアイランド、３はリード端子、
及び４は封止用の樹脂である。トランジスタ素子が形成
されたシリコン基板１は、図８に示すように、銅ベース
の放熱板等のアイランド２に半田等のろう材５を介して
固着実装され、シリコン基板１の周辺に配置されたリー
ド端子３にトランジスタ素子のベース電極、エミッタ電
極がボンディングワイヤーで電気的に接続されている。
コレクタ電極に接続されるリード端子はアイランドと一
体に形成されており、シリコン基板をアイランド上に実
装することで電気的に接続された後、エポキシ樹脂等の
熱硬化型樹脂４によりトランスファーモールドされる。
素子が形成された半導体装置は、図８に示すような構成
が用いられる。１はシリコン基板、２はシリコン基板１
が実装される放熱板等のアイランド、３はリード端子、
及び４は封止用の樹脂である。トランジスタ素子が形成
されたシリコン基板１は、図８に示すように、銅ベース
の放熱板等のアイランド２に半田等のろう材５を介して
固着実装され、シリコン基板１の周辺に配置されたリー
ド端子３にトランジスタ素子のベース電極、エミッタ電
極がボンディングワイヤーで電気的に接続されている。
コレクタ電極に接続されるリード端子はアイランドと一
体に形成されており、シリコン基板をアイランド上に実
装することで電気的に接続された後、エポキシ樹脂等の
熱硬化型樹脂４によりトランスファーモールドされる。
【０００３】樹脂モールドされた半導体装置は、通常、
ガラスエポキシ基板等の実装基板に実装され、実装基板
上に実装された他の半導体装置、回路素子と電気的に接
続され所定の回路動作を行うための一部品として取り扱
われる。図９は、実装基板上に半導体装置を実装したと
きの断面図を示し、２０は半導体装置、２１、２３はベ
ース又はエミッタ電極用のリード端子、２２はコレクタ
用のリード端子、３０は実装基板である。
ガラスエポキシ基板等の実装基板に実装され、実装基板
上に実装された他の半導体装置、回路素子と電気的に接
続され所定の回路動作を行うための一部品として取り扱
われる。図９は、実装基板上に半導体装置を実装したと
きの断面図を示し、２０は半導体装置、２１、２３はベ
ース又はエミッタ電極用のリード端子、２２はコレクタ
用のリード端子、３０は実装基板である。
【０００４】実装基板３０上に半導体装置２０が実装さ
れる実装面積は、リード端子２１、２２、２３とそのリ
ード端子と接続される導電パッドで囲まれた領域によっ
て表される。実装面積は半導体装置２０内のシリコン基
板（半導体チップ）面積に比べ大きく、実際に機能を持
つ半導体チップの面積に比べ実装面積の殆どはモールド
樹脂、リード端子によって取られている。
れる実装面積は、リード端子２１、２２、２３とそのリ
ード端子と接続される導電パッドで囲まれた領域によっ
て表される。実装面積は半導体装置２０内のシリコン基
板（半導体チップ）面積に比べ大きく、実際に機能を持
つ半導体チップの面積に比べ実装面積の殆どはモールド
樹脂、リード端子によって取られている。
【０００５】
【発明が解決しようとする課題】ところで、実際に機能
を持つ半導体チップ面積と実装面積との比率を有効面積
率として考慮すると、樹脂モールドされた半導体装置で
は有効面積率が極めて低いことが判る。有効面積率が低
いことは、実装面積の殆どが機能を有する半導体チップ
とは直接関係のないデッドスペースとなり、実装基板３
０の高密度小型化の妨げとなる。
を持つ半導体チップ面積と実装面積との比率を有効面積
率として考慮すると、樹脂モールドされた半導体装置で
は有効面積率が極めて低いことが判る。有効面積率が低
いことは、実装面積の殆どが機能を有する半導体チップ
とは直接関係のないデッドスペースとなり、実装基板３
０の高密度小型化の妨げとなる。
【０００６】特に、この問題はパッケージサイズが小さ
い半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格で
あるＳＣ−７５Ａ外形に搭載される半導体チップの最大
サイズは、図１０に示すように、０．４０mm×０．４０
mmが最大である。この半導体チップを図８の如く樹脂モ
ールドすると半導体装置の全体のサイズは、１．６mm×
１．６mmとなる。この半導体装置のチップ面積は０．１
６mm2 で、半導体装置を実装する実装面積は半導体装置
の面積とほぼ同様として考えて、２．５６mm2であるた
め、この半導体装置の有効面積率は約６．２５％とな
り、実装面積の殆どが機能を持つ半導体チップ面積と直
接関係のないデットスペースとなっている。
い半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格で
あるＳＣ−７５Ａ外形に搭載される半導体チップの最大
サイズは、図１０に示すように、０．４０mm×０．４０
mmが最大である。この半導体チップを図８の如く樹脂モ
ールドすると半導体装置の全体のサイズは、１．６mm×
１．６mmとなる。この半導体装置のチップ面積は０．１
６mm2 で、半導体装置を実装する実装面積は半導体装置
の面積とほぼ同様として考えて、２．５６mm2であるた
め、この半導体装置の有効面積率は約６．２５％とな
り、実装面積の殆どが機能を持つ半導体チップ面積と直
接関係のないデットスペースとなっている。
【０００７】近年の電子機器、例えば、パーソナルコン
ピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデ
オカメラ、携帯電話、カメラ、液晶テレビ等において用
いられる実装基板は、電子機器本体の小型化に伴い、そ
の内部に使用される実装基板も高密度小型化の傾向にあ
る。しかし、上記の半導体装置では、デットスペースが
大きいため、小型化の妨げとなっていた。
ピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデ
オカメラ、携帯電話、カメラ、液晶テレビ等において用
いられる実装基板は、電子機器本体の小型化に伴い、そ
の内部に使用される実装基板も高密度小型化の傾向にあ
る。しかし、上記の半導体装置では、デットスペースが
大きいため、小型化の妨げとなっていた。
【０００８】ところで、有効面積率を向上させる先行技
術として特開平３−２４８５５１号公報（図１１）があ
る。この先行技術は、実装面積をできるだけ小さくする
ために、半導体チップ４０のベース、エミッタ、及びコ
レクタ電極と接続するリード端子４１、４２、４３を樹
脂モールド４４の側面より外側に導出させず、樹脂モー
ルド４４側面と同一面となるように形成することが記載
されている。
術として特開平３−２４８５５１号公報（図１１）があ
る。この先行技術は、実装面積をできるだけ小さくする
ために、半導体チップ４０のベース、エミッタ、及びコ
レクタ電極と接続するリード端子４１、４２、４３を樹
脂モールド４４の側面より外側に導出させず、樹脂モー
ルド４４側面と同一面となるように形成することが記載
されている。
【０００９】この構成によれば、リード端子４１、４
２、４３の先端部分が導出しない分だけ実装面積を小さ
くすることができるが、デッドスペースの大きさはあま
り改善されない。また、上記の半導体装置では、ワイヤ
接続工程、モールド樹脂の射出成形工程を必要とし、材
料コスト面及び製造工程が煩雑となり、製造コストを低
減できない課題がある。
２、４３の先端部分が導出しない分だけ実装面積を小さ
くすることができるが、デッドスペースの大きさはあま
り改善されない。また、上記の半導体装置では、ワイヤ
接続工程、モールド樹脂の射出成形工程を必要とし、材
料コスト面及び製造工程が煩雑となり、製造コストを低
減できない課題がある。
【００１０】有効面積率を最大限大きくするには、上記
したように、半導体チップを直接実装基板上に実装すれ
ば有効面積率が最大となる。半導体チップを実装基板等
の基板上に実装する一つの先行技術として、例えば、特
開平６−３３８５０４号公報（図１２）に示すように、
半導体チップ４５上に複数のバンプ電極４６を形成した
フリップチップを実装基板４７にフェイスダウンボンデ
ィングする技術が知られている。この先行技術は、通
常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート
（ベース）電極、ソース（エミッタ）電極、ドレイン
（コレクタ）電極が形成され、電流或いは電圧のパスが
横方向に形成される比較的発熱量の少ない横型の半導体
装置に主に用いられる。
したように、半導体チップを直接実装基板上に実装すれ
ば有効面積率が最大となる。半導体チップを実装基板等
の基板上に実装する一つの先行技術として、例えば、特
開平６−３３８５０４号公報（図１２）に示すように、
半導体チップ４５上に複数のバンプ電極４６を形成した
フリップチップを実装基板４７にフェイスダウンボンデ
ィングする技術が知られている。この先行技術は、通
常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート
（ベース）電極、ソース（エミッタ）電極、ドレイン
（コレクタ）電極が形成され、電流或いは電圧のパスが
横方向に形成される比較的発熱量の少ない横型の半導体
装置に主に用いられる。
【００１１】しかし、トランジスタデバイス等のように
シリコン基板が電極の一つとなり、各電極が異なる面に
形成され電流のパスが縦方向に流れる縦型の半導体装置
では、上記のフリップチップ技術を使用することは困難
である。本発明は、上述した事情に鑑みて成されたもの
であり、半導体チップと接続される金属製リード端子、
及び封止用モールド樹脂を必要とせず、従来、半導体チ
ップが製造される半導体ウエハーを半導体装置の外観パ
ッケージとしてもちいて、半導体チップ面積と実装基板
上に実装する実装面積との比率である有効面積率を最大
限向上させ、実装面積のデットスペース最小限小さく
し、高機能、且つ接続信頼性に優れた半導体装置及びそ
の製造方法を提供することを目的とする。
シリコン基板が電極の一つとなり、各電極が異なる面に
形成され電流のパスが縦方向に流れる縦型の半導体装置
では、上記のフリップチップ技術を使用することは困難
である。本発明は、上述した事情に鑑みて成されたもの
であり、半導体チップと接続される金属製リード端子、
及び封止用モールド樹脂を必要とせず、従来、半導体チ
ップが製造される半導体ウエハーを半導体装置の外観パ
ッケージとしてもちいて、半導体チップ面積と実装基板
上に実装する実装面積との比率である有効面積率を最大
限向上させ、実装面積のデットスペース最小限小さく
し、高機能、且つ接続信頼性に優れた半導体装置及びそ
の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題は、回路素子
と、前記回路素子と接続する複数の電極がその主面に設
けられた半導体基板と、前記半導体基板と同じ材料のブ
ロックからなり、前記ブロックはその一部領域に前記ブ
ロックを貫通する金属層が埋めこまれており、かつ前記
半導体基板の周辺に、前記半導体基板と一定間隔離間し
て配置された複数の外部接続用電極と、前記電極と前記
外部接続用電極とを電気的に接続するための配線パター
ンをその主面に有し、前記半導体基板及び前記外部接続
用電極と対向して配置された配線基板と、前記配線パタ
ーンと前記半導体チップの電極及び前記外部接続用電極
とを電気的に接続し、かつ前記半導体基板と前記配線基
板との間に空間が形成されるように設けられた接続手段
とを有することを特徴とする半導体装置により解決し、
前記金属層は、前記電極と同じ材料よりなることを特徴
とする本発明に係る半導体装置により解決し、前記空間
内に、熱硬化性の絶縁樹脂が充填されたことを特徴とす
る本発明に係る半導体装置により解決し、回路素子を形
成するための第１の領域と、前記第１の領域の周辺に、
前記第１の領域と一定間隔離間して配置された複数の第
２の領域とをその主面に有する半導体基板の上面に、エ
ピタキシャル層を形成する工程と、前記第２の領域の一
部に、前記半導体基板及び前記エピタキシャル層を貫通
する溝を形成する工程と、前記第１の領域の前記エピタ
キシャル層上に回路素子を形成する工程と、前記回路素
子に用いるための電極を前記第１の領域の前記エピタキ
シャル層の表面に形成する工程と、前記第２の領域の前
記溝に、金属層を充填する工程と、その主面に、前記電
極と前記外部接続用電極とを電気的に接続するための配
線パターンを有する配線基板を用意する工程と、前記配
線パターンと前記電極及び前記外部接続用電極との間に
接続手段を形成して、前記配線パターンと前記電極及び
前記外部接続用電極とを電気的に接続するとともに、前
記配線基板と前記半導体基板との間にある空間を形成す
る工程と、前記第１の領域と前記第２の領域との境界の
前記半導体基板にスリットを形成して、前記第１の領域
の前記半導体基板と前記第２の領域の前記半導体基板と
を電気的に分離し、前記第２の領域の前記半導体基板か
らなる外部接続用電極を形成する工程とを有することを
特徴とする半導体装置の製造方法により解決し、前記金
属層を充填する工程は、前記回路素子に用いるための電
極を前記第１の領域の前記エピタキシャル層の表面に形
成する工程と同時に行うことを特徴とする本発明に係る
半導体装置の製造方法により解決し、前記配線パターン
と前記電極及び前記外部接続用電極との間に接続手段を
形成する工程と、前記第１の領域と前記第２の領域との
境界の前記半導体基板にスリットを形成する工程との間
に、前記空間内に絶縁樹脂を充填する工程を有すること
を特徴とする本発明に係る半導体装置の製造方法により
解決する。
と、前記回路素子と接続する複数の電極がその主面に設
けられた半導体基板と、前記半導体基板と同じ材料のブ
ロックからなり、前記ブロックはその一部領域に前記ブ
ロックを貫通する金属層が埋めこまれており、かつ前記
半導体基板の周辺に、前記半導体基板と一定間隔離間し
て配置された複数の外部接続用電極と、前記電極と前記
外部接続用電極とを電気的に接続するための配線パター
ンをその主面に有し、前記半導体基板及び前記外部接続
用電極と対向して配置された配線基板と、前記配線パタ
ーンと前記半導体チップの電極及び前記外部接続用電極
とを電気的に接続し、かつ前記半導体基板と前記配線基
板との間に空間が形成されるように設けられた接続手段
とを有することを特徴とする半導体装置により解決し、
前記金属層は、前記電極と同じ材料よりなることを特徴
とする本発明に係る半導体装置により解決し、前記空間
内に、熱硬化性の絶縁樹脂が充填されたことを特徴とす
る本発明に係る半導体装置により解決し、回路素子を形
成するための第１の領域と、前記第１の領域の周辺に、
前記第１の領域と一定間隔離間して配置された複数の第
２の領域とをその主面に有する半導体基板の上面に、エ
ピタキシャル層を形成する工程と、前記第２の領域の一
部に、前記半導体基板及び前記エピタキシャル層を貫通
する溝を形成する工程と、前記第１の領域の前記エピタ
キシャル層上に回路素子を形成する工程と、前記回路素
子に用いるための電極を前記第１の領域の前記エピタキ
シャル層の表面に形成する工程と、前記第２の領域の前
記溝に、金属層を充填する工程と、その主面に、前記電
極と前記外部接続用電極とを電気的に接続するための配
線パターンを有する配線基板を用意する工程と、前記配
線パターンと前記電極及び前記外部接続用電極との間に
接続手段を形成して、前記配線パターンと前記電極及び
前記外部接続用電極とを電気的に接続するとともに、前
記配線基板と前記半導体基板との間にある空間を形成す
る工程と、前記第１の領域と前記第２の領域との境界の
前記半導体基板にスリットを形成して、前記第１の領域
の前記半導体基板と前記第２の領域の前記半導体基板と
を電気的に分離し、前記第２の領域の前記半導体基板か
らなる外部接続用電極を形成する工程とを有することを
特徴とする半導体装置の製造方法により解決し、前記金
属層を充填する工程は、前記回路素子に用いるための電
極を前記第１の領域の前記エピタキシャル層の表面に形
成する工程と同時に行うことを特徴とする本発明に係る
半導体装置の製造方法により解決し、前記配線パターン
と前記電極及び前記外部接続用電極との間に接続手段を
形成する工程と、前記第１の領域と前記第２の領域との
境界の前記半導体基板にスリットを形成する工程との間
に、前記空間内に絶縁樹脂を充填する工程を有すること
を特徴とする本発明に係る半導体装置の製造方法により
解決する。
【００１３】
【発明の実施の形態】以下で、本発明の実施形態につい
て図面を参照しながら説明する。図１〜図５は本発明の
実施形態に係る半導体装置の製造方法について説明する
断面図であって、図６は、本発明の実施形態に係る半導
体装置の電極の配置関係を説明する平面図である。ま
た、図７は、本発明の実施形態に係る半導体装置の構造
を説明する断面図である。
て図面を参照しながら説明する。図１〜図５は本発明の
実施形態に係る半導体装置の製造方法について説明する
断面図であって、図６は、本発明の実施形態に係る半導
体装置の電極の配置関係を説明する平面図である。ま
た、図７は、本発明の実施形態に係る半導体装置の構造
を説明する断面図である。
【００１４】最初に、図７に示すような本実施形態に係
る半導体装置の製造方法について図面を参照しながら以
下で説明する。まず、図１に示すように、Ｎ+ 型の単結
晶シリコンからなる半導体基板６０上に、エピタキシャ
ル成長技術によりＮ- 型のエピタキシャル層６６を形成
する。半導体基板６０の一部の領域にはパワーＭＯＳＦ
ＥＴやトランジスタ等の能動素子が形成される能動素子
形成領域６１と、外部接続用電極６３、６４となる外部
接続電極領域６３Ａ，６４Ａとを予め決められてある。
能動素子形成領域６１は第１の領域の一例であり、外部
接続電極領域６３Ａ，６４Ａは第２の領域の一例であ
る。
る半導体装置の製造方法について図面を参照しながら以
下で説明する。まず、図１に示すように、Ｎ+ 型の単結
晶シリコンからなる半導体基板６０上に、エピタキシャ
ル成長技術によりＮ- 型のエピタキシャル層６６を形成
する。半導体基板６０の一部の領域にはパワーＭＯＳＦ
ＥＴやトランジスタ等の能動素子が形成される能動素子
形成領域６１と、外部接続用電極６３、６４となる外部
接続電極領域６３Ａ，６４Ａとを予め決められてある。
能動素子形成領域６１は第１の領域の一例であり、外部
接続電極領域６３Ａ，６４Ａは第２の領域の一例であ
る。
【００１５】その後、外部接続電極領域６３Ａ，６４Ａ
の一部に、ウエットエッチング等によってスリット１０
０を形成する。また、このスリット１００はダイシング
によって形成しても良い。能動素子形成領域６１のＮ-
型のエピタキシャル層６６に熱酸化膜やＣＶＤで形成さ
れたＳｉ酸化膜等の絶縁膜を形成したのちに、この絶縁
膜の一部に開口を形成してＮ- 型のエピタキシャル層６
６を露出する。この露出された領域のＮ-型のエピタキ
シャル層６６にボロン（Ｂ）等のＰ型の不純物を選択的
に注入した後に、熱拡散することにより島状のベース領
域７１を能動素子形成領域のＮ- 型のエピタキシャル層
６６上に形成する。
の一部に、ウエットエッチング等によってスリット１０
０を形成する。また、このスリット１００はダイシング
によって形成しても良い。能動素子形成領域６１のＮ-
型のエピタキシャル層６６に熱酸化膜やＣＶＤで形成さ
れたＳｉ酸化膜等の絶縁膜を形成したのちに、この絶縁
膜の一部に開口を形成してＮ- 型のエピタキシャル層６
６を露出する。この露出された領域のＮ-型のエピタキ
シャル層６６にボロン（Ｂ）等のＰ型の不純物を選択的
に注入した後に、熱拡散することにより島状のベース領
域７１を能動素子形成領域のＮ- 型のエピタキシャル層
６６上に形成する。
【００１６】ベース領域７１を形成した後、能動素子形
成領域６１上に再度前記絶縁膜を形成する。ベース領域
７１の一部の絶縁膜に開口を形成してベース領域の一部
を露出し、露出したベース領域７１内にリン（Ｐ）、ア
ンチモン（Ｓｂ）等のＮ型の不純物を選択的に注入した
のちに熱拡散することにより、トランジスタのエミッタ
領域７２を形成する。本実施形態では、このエミッタ領
域７２を形成すると同時に、ベース領域７１を囲むリン
グ状のガードリング用のＮ+型の拡散領域７３を形成し
ている。
成領域６１上に再度前記絶縁膜を形成する。ベース領域
７１の一部の絶縁膜に開口を形成してベース領域の一部
を露出し、露出したベース領域７１内にリン（Ｐ）、ア
ンチモン（Ｓｂ）等のＮ型の不純物を選択的に注入した
のちに熱拡散することにより、トランジスタのエミッタ
領域７２を形成する。本実施形態では、このエミッタ領
域７２を形成すると同時に、ベース領域７１を囲むリン
グ状のガードリング用のＮ+型の拡散領域７３を形成し
ている。
【００１７】半導体基板６０の表面に、シリコン酸化膜
あるいはシリコン窒化膜等の絶縁膜７４を形成し、ベー
ス領域７１の表面を露出するベースコンタクト孔及びエ
ミッタ領域７２表面を露出するエミッタコンタクト孔を
エッチングで形成する。本実施形態ではガードリング用
の拡散領域７３を形成しているので、同時に拡散領域７
３表面を露出するためのガードリングコンタクト孔も形
成する。また、この絶縁膜７４は、外部接続用電極とな
る電極領域６３Ａ，６４Ａ上にも形成されるが、電極領
域６３Ａ，６４Ａの表面を露出する外部接続用コンタク
ト孔を上記のエッチング工程で同時に形成する。
あるいはシリコン窒化膜等の絶縁膜７４を形成し、ベー
ス領域７１の表面を露出するベースコンタクト孔及びエ
ミッタ領域７２表面を露出するエミッタコンタクト孔を
エッチングで形成する。本実施形態ではガードリング用
の拡散領域７３を形成しているので、同時に拡散領域７
３表面を露出するためのガードリングコンタクト孔も形
成する。また、この絶縁膜７４は、外部接続用電極とな
る電極領域６３Ａ，６４Ａ上にも形成されるが、電極領
域６３Ａ，６４Ａの表面を露出する外部接続用コンタク
ト孔を上記のエッチング工程で同時に形成する。
【００１８】その後、ベースコンタクト孔、エミッタコ
ンタクト孔、外部接続用コンタクト孔及びガードリング
コンタクト孔によって露出されたベース領域７１、エミ
ッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリン
グ拡散領域７３上に、選択的にアルミニウム等の金属材
料を蒸着して、ベース電極７５、エミッタ電極７６、接
続用電極７７およびガードリングを選択的に形成する。
このとき、同時にスリット１００内にもアルミニウム等
の金属材料を蒸着して、スリット１００内に金属層１０
１，１０２を充填させる。
ンタクト孔、外部接続用コンタクト孔及びガードリング
コンタクト孔によって露出されたベース領域７１、エミ
ッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリン
グ拡散領域７３上に、選択的にアルミニウム等の金属材
料を蒸着して、ベース電極７５、エミッタ電極７６、接
続用電極７７およびガードリングを選択的に形成する。
このとき、同時にスリット１００内にもアルミニウム等
の金属材料を蒸着して、スリット１００内に金属層１０
１，１０２を充填させる。
【００１９】ここでスリット１００を先に形成してから
トランジスタを形成し、電極形成時にスリットにＡｌを
充填しているが、先にトランジスタを完成させてからス
リットを形成し、金属材料を充填しても良い。次いで、
能動素子形成領域６１及び外部接続電極領域６３Ａ，６
４Ａは、半導体基板６０の任意の領域に形成することが
できるが、この実施形態では、図６に示すように、基板
６０の中央部分に能動素子形成領域６１を形成し、その
領域６１とトライアングル状の配置に成るように外部接
続用電極領域６３Ａ，６４Ａを配置している。
トランジスタを形成し、電極形成時にスリットにＡｌを
充填しているが、先にトランジスタを完成させてからス
リットを形成し、金属材料を充填しても良い。次いで、
能動素子形成領域６１及び外部接続電極領域６３Ａ，６
４Ａは、半導体基板６０の任意の領域に形成することが
できるが、この実施形態では、図６に示すように、基板
６０の中央部分に能動素子形成領域６１を形成し、その
領域６１とトライアングル状の配置に成るように外部接
続用電極領域６３Ａ，６４Ａを配置している。
【００２０】その後全面に絶縁膜７４Ａを形成する。次
いで、ベース電極７５、エミッタ電極７６、接続用電極
７７の形成領域の絶縁膜７４Ａに開口を形成し、再び選
択的にアルミニウム等の金属材料を蒸着して、腐蝕防止
用の鍍金層を形成する。以上の工程を経て、図２に示す
ようにＮＰＮ型のトランジスタが搭載された半導体基板
６０が形成される。
いで、ベース電極７５、エミッタ電極７６、接続用電極
７７の形成領域の絶縁膜７４Ａに開口を形成し、再び選
択的にアルミニウム等の金属材料を蒸着して、腐蝕防止
用の鍍金層を形成する。以上の工程を経て、図２に示す
ようにＮＰＮ型のトランジスタが搭載された半導体基板
６０が形成される。
【００２１】次いで、図３に示す配線基板６５の製造工
程について説明する。この配線基板６５としては、ガラ
スエポキシ基板、セラミックス基板、絶縁処理された金
属基板、フェノール基板、シリコン基板等の基板を用い
ることができるが、本実施形態ではシリコン基板を配線
基板６５として用いる。次に、シリコン基板の表面にＳ
ｉＯ2 或いはＳｉＮ×等の絶縁層６５Ａを形成し、その
絶縁層６５Ａ上にアルミニウム等の金属を選択的に蒸着
し、所定形状の配線パターン６７を形成する。
程について説明する。この配線基板６５としては、ガラ
スエポキシ基板、セラミックス基板、絶縁処理された金
属基板、フェノール基板、シリコン基板等の基板を用い
ることができるが、本実施形態ではシリコン基板を配線
基板６５として用いる。次に、シリコン基板の表面にＳ
ｉＯ2 或いはＳｉＮ×等の絶縁層６５Ａを形成し、その
絶縁層６５Ａ上にアルミニウム等の金属を選択的に蒸着
し、所定形状の配線パターン６７を形成する。
【００２２】次いで、全面にＰＳＧ膜、ＳｉＮ、ＳｉＮ
ｘ等の絶縁物からなるパッシベーション膜７４Ａを形成
したのちに、配線パターン６７上のパッシベーション膜
７４Ａを選択的に除去し、バンプ電極６８が形成される
配線パターン６７の表面を露出させる。次に、パッシベ
ーション膜７４Ａから露出した配線パターン６７にクロ
ム、銅等を選択的にメッキしてメッキ層６９を形成す
る。
ｘ等の絶縁物からなるパッシベーション膜７４Ａを形成
したのちに、配線パターン６７上のパッシベーション膜
７４Ａを選択的に除去し、バンプ電極６８が形成される
配線パターン６７の表面を露出させる。次に、パッシベ
ーション膜７４Ａから露出した配線パターン６７にクロ
ム、銅等を選択的にメッキしてメッキ層６９を形成す
る。
【００２３】その後、メッキ層６９上に、高さ約３μ〜
２５μの金等の金属からなるバンプ電極６８を形成す
る。このバンプ電極６８は公知の方法によって形成する
ことができる。以上の工程を経て、図３に示すような配
線基板６５が完成する。また、バンプ電極は接続手段の
一例である。次に、図４に示すように、半導体基板６０
と配線基板６５とを樹脂層７８を介して接着する。樹脂
層７８は、種々の材料が存在するが、本実施形態では一
例としてエポキシ樹脂等の熱硬化性樹脂を用いるものと
する。この熱硬化性樹脂を基板６０上に塗布し、能動素
子形成領域６１上に形成されたトランジスタのベース電
極７５、エミッタ電極７６および外部接続電極領域６３
Ａ、６４Ａ上に形成された接続電極７７、７９と配線基
板６５上に形成したバンプ電極６８とが一致するように
両基板６０、６５との位置合わせを行い密着させる。
２５μの金等の金属からなるバンプ電極６８を形成す
る。このバンプ電極６８は公知の方法によって形成する
ことができる。以上の工程を経て、図３に示すような配
線基板６５が完成する。また、バンプ電極は接続手段の
一例である。次に、図４に示すように、半導体基板６０
と配線基板６５とを樹脂層７８を介して接着する。樹脂
層７８は、種々の材料が存在するが、本実施形態では一
例としてエポキシ樹脂等の熱硬化性樹脂を用いるものと
する。この熱硬化性樹脂を基板６０上に塗布し、能動素
子形成領域６１上に形成されたトランジスタのベース電
極７５、エミッタ電極７６および外部接続電極領域６３
Ａ、６４Ａ上に形成された接続電極７７、７９と配線基
板６５上に形成したバンプ電極６８とが一致するように
両基板６０、６５との位置合わせを行い密着させる。
【００２４】その後、約８０℃〜１００℃程度の加熱処
理を行い樹脂層７８を熱硬化させ、基板６０と配線基板
６５とを固着して一体化させる。この時、各電極７５、
７６、７７とバンプ電極６８とは接触し電気的に導通さ
れる。また加熱することで樹脂層７８の硬化が始まり、
その硬化時の収縮力で基板６０と配線基板６５が互いに
引き合わさられ、基板６０上の各電極７５、７６、７７
とバンプ電極６８との接触が十分に保たれ電気的導通が
確実に行われる。樹脂層７８は各電極７５、７６、７７
とバンプ電極６８とを良好に導通させるとともに、基板
６０と配線基板６５との接着をも同時に行うものであ
る。
理を行い樹脂層７８を熱硬化させ、基板６０と配線基板
６５とを固着して一体化させる。この時、各電極７５、
７６、７７とバンプ電極６８とは接触し電気的に導通さ
れる。また加熱することで樹脂層７８の硬化が始まり、
その硬化時の収縮力で基板６０と配線基板６５が互いに
引き合わさられ、基板６０上の各電極７５、７６、７７
とバンプ電極６８との接触が十分に保たれ電気的導通が
確実に行われる。樹脂層７８は各電極７５、７６、７７
とバンプ電極６８とを良好に導通させるとともに、基板
６０と配線基板６５との接着をも同時に行うものであ
る。
【００２５】次に、図５及び図６に示すように、基板６
０上に形成された能動素子形成領域６１と外部接続電極
領域６３Ａ，６４Ａとを、基板６０の裏面側から形成し
たスリット孔８０によって、それぞれ電気的に分離す
る。また同一の半導体基板６０を用いて形成されるた
め、同一平面上にトランジスタの各電極の外部接続用電
極６２、６３、６４が形成されることになる。
０上に形成された能動素子形成領域６１と外部接続電極
領域６３Ａ，６４Ａとを、基板６０の裏面側から形成し
たスリット孔８０によって、それぞれ電気的に分離す
る。また同一の半導体基板６０を用いて形成されるた
め、同一平面上にトランジスタの各電極の外部接続用電
極６２、６３、６４が形成されることになる。
【００２６】各外部接続用電極６２、６３、６４を電気
的に分離するスリット孔８０は、半導体基板６０の裏面
側から樹脂層１７８まで達するように形成し、ダイシン
グ装置を用いた機械的方法により形成する。ダイシング
装置を用いてスリット孔８０を形成する理由は、ダイシ
ングの幅及び深さを精度良く制御することができるこ
と、既存の設備であり新たに購入する必要がないことで
ある。ダイシング幅はダイシングブレードの幅によって
設定され、ダイシングの深さはダイシング装置メーカー
によって異なるが、現状の技術では約２μ〜５μ程度の
精度誤差であり、配線基板６５上の配線パターン６７を
切断することなく、確実に能動素子形成領域６１、外部
接続電極領域６３Ａ及び６４Ａを電気的に分離すること
ができる。
的に分離するスリット孔８０は、半導体基板６０の裏面
側から樹脂層１７８まで達するように形成し、ダイシン
グ装置を用いた機械的方法により形成する。ダイシング
装置を用いてスリット孔８０を形成する理由は、ダイシ
ングの幅及び深さを精度良く制御することができるこ
と、既存の設備であり新たに購入する必要がないことで
ある。ダイシング幅はダイシングブレードの幅によって
設定され、ダイシングの深さはダイシング装置メーカー
によって異なるが、現状の技術では約２μ〜５μ程度の
精度誤差であり、配線基板６５上の配線パターン６７を
切断することなく、確実に能動素子形成領域６１、外部
接続電極領域６３Ａ及び６４Ａを電気的に分離すること
ができる。
【００２７】この工程で行われるダイシング工程は、図
６に示すように、基板６０上に形成した能動素子形成領
域６１と、トランジスタのベース電極用外部接続電極と
なる外部接続電極領域６４Ａとエミッタ電極用外部接続
電極となる外部接続電極領域６３Ａとを電気的に分離す
る工程が行われる（一点鎖線領域）。この工程でのダイ
シング幅は、分離後の隣接する領域６１，６３Ａ，６４
Ａとの絶縁性を保つ必要性から、例えば、約０．１mm幅
で行う。また、ダイシングの深さは、上記したように、
確実に能動素子形成領域６１、外部接続電極領域６３Ａ
及び６４Ａを電気的に分離するために、樹脂層７８内に
約２μ〜５μ程度入るように行う。
６に示すように、基板６０上に形成した能動素子形成領
域６１と、トランジスタのベース電極用外部接続電極と
なる外部接続電極領域６４Ａとエミッタ電極用外部接続
電極となる外部接続電極領域６３Ａとを電気的に分離す
る工程が行われる（一点鎖線領域）。この工程でのダイ
シング幅は、分離後の隣接する領域６１，６３Ａ，６４
Ａとの絶縁性を保つ必要性から、例えば、約０．１mm幅
で行う。また、ダイシングの深さは、上記したように、
確実に能動素子形成領域６１、外部接続電極領域６３Ａ
及び６４Ａを電気的に分離するために、樹脂層７８内に
約２μ〜５μ程度入るように行う。
【００２８】この時、ダイシング装置のダイシング誤差
を考慮して樹脂層７８の膜厚を設定しているのでスリッ
ト孔８０を形成する工程で配線パターン６７が断線する
ようなことはない。この工程前に、基板６０の反主面に
メッキ層６０Ａが形成されているために、スリット孔８
０を形成することにより、外部電極となる能動素子形成
領域６１、外部接続電極領域６３Ａ及び６４Ａ上にのみ
メッキ層６０Ａが形成され、メッキ層６０Ａによって各
電極が短絡することはない。また、短絡を防止する専用
の工程を必要としない。
を考慮して樹脂層７８の膜厚を設定しているのでスリッ
ト孔８０を形成する工程で配線パターン６７が断線する
ようなことはない。この工程前に、基板６０の反主面に
メッキ層６０Ａが形成されているために、スリット孔８
０を形成することにより、外部電極となる能動素子形成
領域６１、外部接続電極領域６３Ａ及び６４Ａ上にのみ
メッキ層６０Ａが形成され、メッキ層６０Ａによって各
電極が短絡することはない。また、短絡を防止する専用
の工程を必要としない。
【００２９】次に、基板６０に形成された能動素子形成
領域６１、外部接続電極領域６３Ａ及び１６４Ａとから
なるトランジスタセルＸを個々に分割することによっ
て、図７に示すような半導体装置が完成する。かかる分
離工程は、図６に示すように、トランジスタセルＸの外
周部分（斜線領域）の両基板６０、６５を不図示のダイ
シング装置のダイシングブレードで切断して個別に分離
し、図７に示すような本実施形態に係る半導体装置を得
ることができる。
領域６１、外部接続電極領域６３Ａ及び１６４Ａとから
なるトランジスタセルＸを個々に分割することによっ
て、図７に示すような半導体装置が完成する。かかる分
離工程は、図６に示すように、トランジスタセルＸの外
周部分（斜線領域）の両基板６０、６５を不図示のダイ
シング装置のダイシングブレードで切断して個別に分離
し、図７に示すような本実施形態に係る半導体装置を得
ることができる。
【００３０】本実施形態に係る半導体装置は、セラミッ
クス基板、ガラスエポキシ基板、フェノール基板、絶縁
処理を施した金属基板等の実装基板上に形成された導電
パッド上に固着実装される。このパッド上には半田クリ
ームが予め印刷が形成されており、半田を溶融させて本
発明の製造方法によって製造された半導体装置を搭載す
れば実装基板のパッド上に半導体装置を固着実装するこ
とができる。この固着実装工程は、図示されないが、実
装基板上に実装されるチップコンデンサ、チップ抵抗等
の半田実装される他の回路素子の実装工程と同一の工程
で行われる。
クス基板、ガラスエポキシ基板、フェノール基板、絶縁
処理を施した金属基板等の実装基板上に形成された導電
パッド上に固着実装される。このパッド上には半田クリ
ームが予め印刷が形成されており、半田を溶融させて本
発明の製造方法によって製造された半導体装置を搭載す
れば実装基板のパッド上に半導体装置を固着実装するこ
とができる。この固着実装工程は、図示されないが、実
装基板上に実装されるチップコンデンサ、チップ抵抗等
の半田実装される他の回路素子の実装工程と同一の工程
で行われる。
【００３１】ここで樹脂層７８は、ダイシングの際に、
両基板６０、６５を固定するものである。しかしＩＣの
耐食性を考慮してこの樹脂層７８を残しても良いが、本
願では、バリアメタルでＩＣ内の耐食性は保護され、金
属バンプはＡｕで成るので、最終的に取り除いても良
い。以上説明したように、本実施形態に係る半導体装置
の製造方法によれば、外部接続用電極の形成領域の半導
体基板，Ｎ- 型エピタキシャル層を貫通するスリット１
００を形成した後に、電極形成の際の蒸着工程で、同時
にこのスリット１００に金属層１０１，１０２を充填さ
せている。
両基板６０、６５を固定するものである。しかしＩＣの
耐食性を考慮してこの樹脂層７８を残しても良いが、本
願では、バリアメタルでＩＣ内の耐食性は保護され、金
属バンプはＡｕで成るので、最終的に取り除いても良
い。以上説明したように、本実施形態に係る半導体装置
の製造方法によれば、外部接続用電極の形成領域の半導
体基板，Ｎ- 型エピタキシャル層を貫通するスリット１
００を形成した後に、電極形成の際の蒸着工程で、同時
にこのスリット１００に金属層１０１，１０２を充填さ
せている。
【００３２】したがって、外部接続用電極を低抵抗化す
るための金属層を比較的容易に形成することが可能にな
る。なお、本実施形態では金属層１０１，１０２を形成
するのは、接続電極を形成するのと同時に形成している
が、本発明はこれに限らず、別の工程で形成してもよ
い。また、溝１００を形成する工程も、配線基板形成の
際に予め形成しておかなくともよい。
るための金属層を比較的容易に形成することが可能にな
る。なお、本実施形態では金属層１０１，１０２を形成
するのは、接続電極を形成するのと同時に形成している
が、本発明はこれに限らず、別の工程で形成してもよ
い。また、溝１００を形成する工程も、配線基板形成の
際に予め形成しておかなくともよい。
【００３３】さらに、本実施形態に係る半導体装置は、
実装基板上に実装した時、各外部接続用電極６２、６
３、６４はスリット孔８０の間隔分だけ離間されている
ため、相互短絡を抑止できる。ところで、図７に示すよ
うに、能動素子能動素子形成領域６１を０．５mm×０．
５mmサイズとし、ベース、エミッタ電極となる接続電極
領域６３Ａ，６４Ａを０．３mm×０．２mmサイズとし、
スリット孔８０の幅を０．１mmとし、左右のスリットと
側辺との間隔を０．０５ミリとすると、有効面積率は次
のようになる。即ち、素子面積が０．２５mm2 であり、
実装面積となる半導体装置の面積が１．０４mm2 となる
ことから、有効面積率は約２４．０４％となる。
実装基板上に実装した時、各外部接続用電極６２、６
３、６４はスリット孔８０の間隔分だけ離間されている
ため、相互短絡を抑止できる。ところで、図７に示すよ
うに、能動素子能動素子形成領域６１を０．５mm×０．
５mmサイズとし、ベース、エミッタ電極となる接続電極
領域６３Ａ，６４Ａを０．３mm×０．２mmサイズとし、
スリット孔８０の幅を０．１mmとし、左右のスリットと
側辺との間隔を０．０５ミリとすると、有効面積率は次
のようになる。即ち、素子面積が０．２５mm2 であり、
実装面積となる半導体装置の面積が１．０４mm2 となる
ことから、有効面積率は約２４．０４％となる。
【００３４】０．４０mm×０．４０mmの従来のチップサ
イズの有効面積率は６．２５％であり、本発明の半導体
装置の有効面積率は、約３．８５倍大きくなり、実装面
積のデットスペースを小さくすることができ、実装基板
の小型化に寄与することができる。また従来知られてい
るフェイスダウン実装構造と異なり、半導体基板６０自
身を実装基板に実装するため、発生する熱を実装基板に
放出することができる。
イズの有効面積率は６．２５％であり、本発明の半導体
装置の有効面積率は、約３．８５倍大きくなり、実装面
積のデットスペースを小さくすることができ、実装基板
の小型化に寄与することができる。また従来知られてい
るフェイスダウン実装構造と異なり、半導体基板６０自
身を実装基板に実装するため、発生する熱を実装基板に
放出することができる。
【００３５】本実施形態では、安定性を考慮し、外部接
続用電極６２、６３、６４をトライアングル状に配置し
たが、直線上に配置すれば、半導体基板１上の不使用領
域（図２の非斜線領域）を無くすことができ、有効面積
率をさらに向上させることが可能である。上述したよう
に、本発明によれば、半導体基板６０の一部をコレクタ
電極用の外部接続用電極６２としたトランジスタを半導
体基板６０上に形成し、半導体基板６０の一部分をベー
ス電極７５、エミッタ電極７６用の外部接続用電極６
３、６４として用いることにより、従来の半導体装置の
ように、外部電極と接続する金属製のリード端子、保護
用の樹脂を不要とでき、半導体装置の外観寸法を著しく
小型にすることができる。
続用電極６２、６３、６４をトライアングル状に配置し
たが、直線上に配置すれば、半導体基板１上の不使用領
域（図２の非斜線領域）を無くすことができ、有効面積
率をさらに向上させることが可能である。上述したよう
に、本発明によれば、半導体基板６０の一部をコレクタ
電極用の外部接続用電極６２としたトランジスタを半導
体基板６０上に形成し、半導体基板６０の一部分をベー
ス電極７５、エミッタ電極７６用の外部接続用電極６
３、６４として用いることにより、従来の半導体装置の
ように、外部電極と接続する金属製のリード端子、保護
用の樹脂を不要とでき、半導体装置の外観寸法を著しく
小型にすることができる。
【００３６】本実施形態では、能動素子形成領域６１に
トランジスタを形成したが、縦型或いは比較的発熱量の
少ない横型のデバイス（例えば、パワーＭＯＳＦＥＴ、
ＩＧＢＴ、ＨＢＴ等のデバイス）に本発明を応用するこ
とができる。さらに、本実施形態では、外部接続用電極
形成領域６３Ａ，６４Ａの半導体基板６０，Ｎ- 型エピ
タキシャル領域を貫通する金属層１０１，１０２を形成
している。これにより、外部接続用電極は低抵抗になる
ので、ここで抵抗が低下してロスが生じることを抑止す
ることが可能になる。特に素子の微細化が進んで電極の
高抵抗化が素子動作に影響を及ぼすような場合において
は有効である。
トランジスタを形成したが、縦型或いは比較的発熱量の
少ない横型のデバイス（例えば、パワーＭＯＳＦＥＴ、
ＩＧＢＴ、ＨＢＴ等のデバイス）に本発明を応用するこ
とができる。さらに、本実施形態では、外部接続用電極
形成領域６３Ａ，６４Ａの半導体基板６０，Ｎ- 型エピ
タキシャル領域を貫通する金属層１０１，１０２を形成
している。これにより、外部接続用電極は低抵抗になる
ので、ここで抵抗が低下してロスが生じることを抑止す
ることが可能になる。特に素子の微細化が進んで電極の
高抵抗化が素子動作に影響を及ぼすような場合において
は有効である。
【００３７】
【発明の効果】上述したように、本発明の半導体装置に
よれば、従来の半導体装置のように、外部電極と接続す
る金属製のリード端子、保護用の封止モールドが不必要
となり、半導体装置の外観寸法を著しく小型化にするこ
とができる。その結果、実装基板上に実装した場合、有
効面積率が著しく向上し、実装基板上に実装する実装面
積のデットスペースを小さくすることができ、実装基板
の小型化に寄与することができる。
よれば、従来の半導体装置のように、外部電極と接続す
る金属製のリード端子、保護用の封止モールドが不必要
となり、半導体装置の外観寸法を著しく小型化にするこ
とができる。その結果、実装基板上に実装した場合、有
効面積率が著しく向上し、実装基板上に実装する実装面
積のデットスペースを小さくすることができ、実装基板
の小型化に寄与することができる。
【００３８】さらに、本発明では外部接続用電極に金属
層を埋めこんでいるので、外部接続用電極が低抵抗にな
る。従って、ここで抵抗が低下してロスが生じることを
抑止することが可能になる。特に素子の微細化が進んで
電極の高抵抗化が素子動作に影響を及ぼすような場合に
おいては有効である。また、本発明の半導体装置の製造
方法によれば、外部接続用電極の形成領域の半導体基
板，エピタキシャル層を貫通するスリットを形成した後
に、電極形成の際の蒸着工程で、同時にこのスリットに
金属層を充填させている。したがって、外部接続用電極
を低抵抗化するための金属層を比較的容易に形成するこ
とが可能になる。
層を埋めこんでいるので、外部接続用電極が低抵抗にな
る。従って、ここで抵抗が低下してロスが生じることを
抑止することが可能になる。特に素子の微細化が進んで
電極の高抵抗化が素子動作に影響を及ぼすような場合に
おいては有効である。また、本発明の半導体装置の製造
方法によれば、外部接続用電極の形成領域の半導体基
板，エピタキシャル層を貫通するスリットを形成した後
に、電極形成の際の蒸着工程で、同時にこのスリットに
金属層を充填させている。したがって、外部接続用電極
を低抵抗化するための金属層を比較的容易に形成するこ
とが可能になる。
【図１】本発明の実施形態に係る半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法
を示す平面図である。
を示す平面図である。
【図７】本発明の実施形態に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図８】従来の半導体装置の構造を説明する第１の断面
図である。
図である。
【図９】従来の半導体装置の構造を説明する第２の断面
図である。
図である。
【図１０】従来の半導体装置の構造を説明する平面図で
ある。
ある。
【図１１】従来の別の半導体装置の構造を説明する第１
の図である。
の図である。
【図１２】従来の別の半導体装置の構造を説明する第２
の図である。
の図である。
Claims (6)
- 【請求項１】 回路素子と、前記回路素子と接続する複
数の電極がその主面に設けられた半導体基板と、 前記半導体基板と同じ材料のブロックからなり、前記ブ
ロックはその一部領域に前記ブロックを貫通する金属層
が埋めこまれており、かつ前記半導体基板の周辺に、前
記半導体基板と一定間隔離間して配置された複数の外部
接続用電極と、 前記電極と前記外部接続用電極とを電気的に接続するた
めの配線パターンをその主面に有し、前記半導体基板及
び前記外部接続用電極と対向して配置された配線基板
と、 前記配線パターンと前記半導体チップの電極及び前記外
部接続用電極とを電気的に接続し、かつ前記半導体基板
と前記配線基板との間に空間が形成されるように設けら
れた接続手段とを有することを特徴とする半導体装置。 - 【請求項２】 前記金属層は、前記電極と同じ材料より
なることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記空間内に、熱硬化性の絶縁樹脂が充
填されたことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 回路素子を形成するための第１の領域
と、前記第１の領域の周辺に、前記第１の領域と一定間
隔離間して配置された複数の第２の領域とをその主面に
有する半導体基板の上面に、エピタキシャル層を形成す
る工程と、 前記第２の領域の一部に、前記半導体基板及び前記エピ
タキシャル層を貫通する溝を形成する工程と、 前記第１の領域の前記エピタキシャル層上に回路素子を
形成する工程と、 前記回路素子に用いるための電極を前記第１の領域の前
記エピタキシャル層の表面に形成する工程と、 前記第２の領域の前記溝に、金属層を充填する工程と、 その主面に、前記電極と前記外部接続用電極とを電気的
に接続するための配線パターンを有する配線基板を用意
する工程と、 前記配線パターンと前記電極及び前記外部接続用電極と
の間に接続手段を形成して、前記配線パターンと前記電
極及び前記外部接続用電極とを電気的に接続するととも
に、前記配線基板と前記半導体基板との間にある空間を
形成する工程と、 前記第１の領域と前記第２の領域との境界の前記半導体
基板にスリットを形成して、前記第１の領域の前記半導
体基板と前記第２の領域の前記半導体基板とを電気的に
分離し、前記第２の領域の前記半導体基板からなる外部
接続用電極を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 前記金属層を充填する工程は、前記回路
素子に用いるための電極を前記第１の領域の前記エピタ
キシャル層の表面に形成する工程と同時に行うことを特
徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記配線パターンと前記電極及び前記外
部接続用電極との間に接続手段を形成する工程と、前記
第１の領域と前記第２の領域との境界の前記半導体基板
にスリットを形成する工程との間に、前記空間内に絶縁
樹脂を充填する工程を有することを特徴とする請求項４
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22833097A JP3663036B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22833097A JP3663036B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167769A true JPH1167769A (ja) | 1999-03-09 |
| JP3663036B2 JP3663036B2 (ja) | 2005-06-22 |
Family
ID=16874773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22833097A Expired - Fee Related JP3663036B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3663036B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502293A (ja) * | 2000-02-10 | 2004-01-22 | インターナショナル・レクチファイヤー・コーポレーション | 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス |
| WO2022190640A1 (ja) * | 2021-03-11 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、撮像装置 |
-
1997
- 1997-08-25 JP JP22833097A patent/JP3663036B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502293A (ja) * | 2000-02-10 | 2004-01-22 | インターナショナル・レクチファイヤー・コーポレーション | 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス |
| KR100699552B1 (ko) * | 2000-02-10 | 2007-03-26 | 인터내쇼널 렉티파이어 코포레이션 | 단일면 상에 돌출 접촉부를 갖는 수직 전도성의 플립칩디바이스 |
| KR100721139B1 (ko) * | 2000-02-10 | 2007-05-25 | 인터내쇼널 렉티파이어 코포레이션 | 단일면 상에 돌출 접촉부를 갖는 수직 전도성의 플립칩디바이스 |
| WO2022190640A1 (ja) * | 2021-03-11 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3663036B2 (ja) | 2005-06-22 |
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