JP3500016B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、半導体装置のチップ面積と、半導体装置をプリン
ト基板等の実装基板上に実装する実装面積との比率で表
す実装有効面積率を向上させた半導体装置に関する。

【０００２】

【従来の技術】一般的にシリコン基板上にトランジスタ
素子が形成された半導体装置は、図８に示すような構成
が主に用いられる。１はシリコン基板、２はシリコン基
板１が実装される放熱板等のアイランド、３はリード端
子、及び４は封止用の樹脂モールドである。

【０００３】シリコン基板１１に形成されるトランジス
タ素子は、図３に示すように、例えば、Ｎ型シリコン基
板１１にコレクタ領域となるＮ型のエピタキシャル層１
２にボロン等のＰ型の不純物を拡散してベース領域１３
が形成され、そのベース領域１３内にリン等のＮ型の不
純物を拡散してエミッタ領域１４が形成される。シリコ
ン基板１１の表面にベース領域１３、エミッタ領域１４
の一部を露出させる開口部を有した絶縁膜１５が形成さ
れ、その露出されたベース領域１３、エミッタ領域１４
上にアルミニウム等の金属が蒸着されベース電極１６、
エミッタ電極１７が形成される。このような構成のトラ
ンジスタではシリコン基板がコレクタ電極１８となる。

【０００４】上記のように、トランジスタ素子が形成さ
れたシリコン基板１は、図８に示すように、銅ベースの
放熱板等のアイランド２に半田等のろう材５を介して固
着実装され、シリコン基板１の周辺に配置されたリード
端子３にトランジスタ素子のベース電極、エミッタ電極
とがそれぞれワイヤーボンディングによってワイヤーで
電気的に接続されている。コレクタ電極に接続されるリ
ード端子はアイランドと一体に形成されており、シリコ
ン基板をアイランド上に実装することで電気的に接続さ
れた後、エポキシ樹脂等の熱硬化型樹脂４によりトラン
スファーモールドによって、シリコン基板とリード端子
の一部を完全に被覆保護し、３端子構造の半導体装置が
提供される。

【０００５】

【発明が解決しようとする課題】樹脂モールドされた半
導体装置は、通常、ガラスエポキシ基板等の実装基板に
実装され、実装基板上に実装された他の半導体装置、回
路素子と電気的に接続され所定の回路動作を行うための
一部品として取り扱われる。図９は、実装基板上に半導
体装置を実装したときの断面図を示し、２０は半導体装
置、２１、２３はベース又はエミッタ電極用のリード端
子、２２はコレクタ用のリード端子、３０は実装基板で
ある。

【０００６】実装基板３０上に半導体装置２０が実装さ
れる実装面積は、リード端子２１、２２、２３とそのリ
ード端子と接続される導電パッドで囲まれた領域によっ
て表される。実装面積は半導体装置２０内のシリコン基
板（半導体チップ）面積に比べ大きく、実際に機能を持
つ半導体チップの面積に比べ実装面積の殆どはモールド
樹脂、リード端子によって取られている。

【０００７】ここで、実際に機能を持つ半導体チップ面
積と実装面積との比率を有効面積率として考慮すると、
樹脂モールドされた半導体装置では有効面積率が極めて
低いことが確認されている。有効面積率が低いことは、
半導体装置２０を実装基板３０上の他の回路素子と接続
使用とする場合に、実装面積の殆どが機能を有する半導
体チップとは直接関係のないデッドスペースとなる。有
効面積率が小さいと上記したように、実装基板３０上で
デットスペースが大きくなり、実装基板３０の高密度小
型化の妨げとなる。

【０００８】特に、この問題はパッケージサイズが小さ
い半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格で
あるＳＣ−７５Ａ外形に搭載される半導体チップの最大
サイズは、図１０に示すように、０．４０mm×０．４０
mmが最大である。この半導体チップを金属リード端子と
ワイヤーで接続し、樹脂モールドすると半導体装置の全
体のサイズは、１．６mm×１．６mmとなる。この半導体
装置のチップ面積は０．１６mmで、半導体装置を実装す
る実装面積は半導体装置の面積とほぼ同様として考え
て、２．５６mmであるため、この半導体装置の有効面積
率は約６．２５％となり、実装面積の殆どが機能を持つ
半導体チップ面積と直接関係のないデットスペースとな
っている。

【０００９】この有効面積率に関する問題は、特に、上
記したようにパッケージサイズが極めて小さく、チップ
サイズが大きい半導体装置において顕著に現れるが、半
導体チップを金属リード端子でワイヤー接続し、樹脂モ
ールドする、樹脂封止型の半導体装置であれば同様に問
題となる。近年の電子機器、例えば、パーソナルコンピ
ュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオ
カメラ、携帯電話、カメラ、液晶テレビ等において用い
られる実装基板は、電子機器本体の小型化に伴い、その
内部に使用される実装基板も高密度小型化の傾向にあ
る。

【００１０】しかし、上記の先行技術の樹脂封止型の半
導体装置では、上述したように、半導体装置を実装する
実装面積にデットスペースが大きいため、実装基板の小
型化に限界があり、実装基板の小型化の妨げの一つの要
因となっていた。ところで、有効面積率を向上させる先
行技術として特開平３−２４８５５１号公報がある。こ
の先行技術について、図１１にもとずいて簡単に説明す
る。この先行技術は、樹脂モールド型半導体装置を実装
基板等に実装したときの実装面積をできるだけ小さくす
るために、半導体チップ４０のベース、エミッタ、及び
コレクタ電極と接続するリード端子４１、４２、４３を
樹脂モールド４４の側面より外側に導出させず、リード
端子４１、４２、４３を樹脂モールド４４側面と同一面
となるように形成することが記載されている。

【００１１】この構成によれば、リード端子４１、４
２、４３の先端部分が導出しない分だけ実装面積を小さ
くすることができ、有効面積率を若干向上させることは
できる。しかし、上記の半導体装置では、半導体チップ
と接続されるリード端子の先端部分は樹脂モールド４４
の底面部のコーナー部で折り曲げ加工されるために、そ
の折り曲げ工程時の応力に十分耐えられる構造すること
から、樹脂モールド内に埋め込まれた各リード端子の長
さを十分にしなければならず、結果的に樹脂モールドサ
イズが実装する半導体チップサイズに比べて大きくなり
有効面積率の低下には至らない。さらに、半導体チップ
と接続される各リード端子を必要とし、材料コスト面及
び製造工程が煩雑となり、製造コストを低減できない課
題がある。

【００１２】有効面積率を最大限大きくするには、上記
したように、半導体チップを直接実装基板上に実装する
ことにより、半導体チップ面積と実装面積とがほぼ同一
となり有効面積率が最大となる。半導体チップを実装基
板等の基板上に実装する一つの先行技術として、例え
ば、特開平６−３３８５０４号公報に示すように、半導
体チップ４５上に複数のバンプ電極４６を形成したフリ
ップチップを実装基板４７上にフェイスダウンボンディ
ングする技術が知られている（図１２参照）。この先行
技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主
面にゲート（ベース）電極、ソース（エミッタ）電極、
ドレイン（コレクタ）電極が形成され、電流或いは電圧
のパスが横方向に形成される比較的発熱量の少ない横型
の半導体装置に主に用いられる。

【００１３】しかし、トランジスタデバイス等のように
シリコン基板が電極の一つとなり、各電極が異なる面に
形成され電流のパスが縦方向に流れる縦型の半導体装置
では、上記のフリップチップ技術を使用することは困難
である。半導体チップを実装基板等の基板上に実装する
他の先行技術として、例えば、特開平７−３８３３４号
公報に示すように、実装基板５１上に形成された導電パ
ターン５２上に半導体チップ５３をダイボンディング
し、半導体チップ５３周辺に配置された導電パターン５
２と半導体チップ５３との電極をワイヤ５４で接続する
技術が知られている（図１３参照）。この先行技術で
は、先に述べたシリコン基板が一つの電極を構成した縦
型構造のトランジスタ等の半導体チップに用いることは
できる。

【００１４】半導体チップ５３とその周辺に配置された
導電パターン５２とを接続するワイヤ５４は通常、金細
線が用いられることから、金細線とボンディング接続さ
れるボンディング接合部のピール強度（引張力）を大き
くするために、約２００℃〜３００℃の加熱雰囲気中で
ボンディングを行うことが好ましい。しかし、絶縁樹脂
系の実装基板上に半導体チップをダイボンディングする
場合には、上記した温度まで加熱すると実装基板に歪み
が生じること、及び、実装基板上に実装されたチップコ
ンデンサ、チップ抵抗等の他の回路素子を固着する半田
が溶融するために、加熱温度を約１００℃〜１５０℃程
度にしてワイヤボンディング接続が行われているため、
ボンディング接合部のピール強度が低下する問題があ
る。

【００１５】この先行技術では、通常、ダイボンディン
グされた半導体チップはエポキシ樹脂等の封止用樹脂で
被覆保護されるために、ピール強度の低下はエポキシ樹
脂の熱硬化時の収縮等によって接合部が剥離されるとい
う問題がある。本発明は、上述した事情に鑑みて成され
たものであり、本発明は、複数の半導体チップを内蔵し
た半導体装置の各半導体チップのベース、エミッタ及び
コレクタ用の外部接続電極を同一平面上に配置し、各半
導体チップの面積と実装基板上に実装される単一の半導
体装置の実装面積との比率である有効面積率を最大限向
上させ、実装面積のデットスペース最小限小さくした半
導体装置及びその製造方法を提供する。

【００１６】

【課題を解決するための手段】本発明は、上記の課題を
解決するために以下の構成及び製造法を採用した。即
ち、本発明の半導体装置は、半導体基板内に少なくとも
能動素子が形成された第１及び第２の半導体チップと、
前記第１及び第２の半導体チップ表面に設けられ電極パ
ッドと電気的に接続される第１及び第２の外部接続手段
とを有し、前記第１及び第２の半導体チップは隣接配置
され、その両半導体チップの近傍に前記第１及び第２の
外部接続手段が配置され、前記第１及び第２の外部接続
手段及び前記第１及び第２の半導体チップの一主面を露
出させて封止用樹脂で固定したことを特徴としている。

【００１７】ここで、前記第１及び第２の外部接続手段
及び前記第１及び第２の半導体チップの一主面は同一平
面上に配置されることを特徴とする請求項１記載の半導
体装置。また、本発明の半導体装置の製造方法は、支持
基板の一主面上に形成された絶縁樹脂層にｎ行（又は
列）方向に複数の第１の半導体チップ及び前記半導体チ
ップ表面に設けられ電極パッドと電気的に接続される複
数の第１の外部接続手段、及びｎ＋１行（又は列）方向
に前記第１の半導体チップ及び前記第１のとを規則的に
配列するようにダイボンディングし、前記半導体チップ
の表面に設けられた電極パッドと前記外部接続手段とを
ワイヤで電気的に接続し、前記支持基板の一主面上に封
止用樹脂を被覆し前記半導体チップ及び前記外部接続手
段を固定した後、前記半導体チップ及び前記外部接続手
段の表面を露出すべく前記支持基板を剥離し、少なくと
も１つの前記半導体チップとその半導体チップと接続さ
れる前記外部接続手段とを含んだ前記封止用樹脂領域で
個々に分割することを特徴としている。

【００１８】上述したように、本発明の半導体装置によ
れば、隣接配置された第１及び第２の半導体チップとそ
の半導体チップの近傍に配置された第１及び第２の外部
接続手段と第１及び第２の半導体チップとの電気的接続
を行い、配線基板等の実装基板上に実装固着するための
外部電極となる第１及び第２の半導体チップ及び第１及
び第２の外部接続手段の一主面を露出させる用に封止用
樹脂で固定することにより、従来の半導体装置のよう
に、半導体チップをマウントする外部電極接続用の金属
製のリード端子を不要とし、且つ、前記リード端子及び
半導体チップの表面電極と接続する他のリード端子が封
止モールド樹脂から導出しないために、複数の半導体チ
ップを内蔵した半導体装置であってもその外観寸法を著
しく小型化にすることができる。

【００１９】また、本発明の半導体装置の製造法によれ
ば、支持基板上に第１及び第２の半導体チップ及び第１
及び第２の外部接続手段を実装し電気的接続を行い封止
用樹脂で固定した後、支持基板を剥離し、少なくとも１
つの前記半導体チップとその半導体チップと接続される
前記外部接続手段とを含んだ前記封止用樹脂領域で個々
に分割することにより、従来の半導体装置のような金属
製のリード端子を不要にでき生産コストの低減化および
多量生産を実現することができる。

【００２０】

【発明の実施の形態】以下に、本発明の半導体装置及び
その製造方法の実施形態について説明する。本発明の半
導体装置は、図１に示すように、能動素子が形成された
第１及び第２の半導体チップ６１、８１と、半導体チッ
プ６１、８１の表面電極と電気的接続が行われる第１及
び第２の外部接続手段６２、６３、８２、８３と、第１
及び第２の半導体チップ６１、８１と第１及び第２の外
部接続手段６２、６３、８２、８３とを固定する封止用
樹脂１００とから構成される。

【００２１】第１及び第２の半導体チップ６１、８１は
トランジスタ等の能動素子が形成されており、例えば、
第１の半導体チップ６１には、図３に示すように、Ｎ+
型の単結晶シリコン基板１１上にエピタキシャル成長技
術によりN-型のエピタキシャル層１２が形成され、その
半導体基板１１にＮＰＮトランジスタ等の能動素子が形
成される。一方、第２の半導体チップ８１にも同様に能
動素子が形成されている。第２の半導体チップ８１には
ＮＰＮ、ＰＮＰどちらのトランジスタを形成しても良い
が、ここでは、コレクタ電極を実装基板上のパターンで
共通接続して用いるために、ＰＮＰトランジスタを形成
している（図示しない）。

【００２２】本発明は、特に、半導体チップ６１の表面
及び裏面側に外部接続電極を有する、いわゆる、縦型構
造のデバイスに適合する。図３は、先に説明した一般的
なＮＰＮトランジスタの断面図であり、例えば、N-型の
エピタキシャル層１２をコレクタ領域としたトランジス
タを形成したもので、半導体基板１１上にホトレジスト
を形成し、ホトレジストによって露出された領域にボロ
ン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の
深さを有した島状のベース領域１３が形成される。

【００２３】ベース領域１３形成後、半導体基板１１上
に再度ホトレジストを形成し、ホトレジストによって露
出されたベース領域１３内にリン（Ｐ）、アンチモン
（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトラン
ジスタのエミッタ領域１４が形成される。このエミッタ
領域１４を形成する際に、ベース領域１３を囲むリング
状のガードリング用のＮ+型の拡散領域を形成しておく
場合もある。

【００２４】半導体基板１１の表面には、ベース領域１
３表面を露出するベースコンタクト孔及びエミッタ領域
表面を露出するエミッタコンタクト孔を有するシリコン
酸化膜、或いはシリコン窒化膜等の絶縁膜１５が形成さ
れる。ベースコンタクト孔、及びエミッタコンタクト孔
によって露出されたベース領域１３、エミッタ領域１４
上には、選択的にアルミニウム等の金属材料で蒸着され
たベース電極１６、エミッタ電極１７及びそれら電極の
外部接続用パッド（図示しない）が形成される。半導体
基板１１の裏面には、金属メッキ処理が行われ、コレク
タ電極１８として用いられる。一方、第２の半導体基板
８１には、特に説明しないが、Ｐ型半導体基板を用いて
上述した同様の方法でＰＮＰトランジスタが形成され
る。

【００２５】本発明の特徴とするところは、第１及び第
２の半導体チップ６１、８１の表面側に設けられた外部
接続用電極パッド（ベース電極、エミッタ電極）を第１
及び第２の外部接続手段６２、６３、８２、８３を介し
て封止用樹脂１００より導出することなく半導体チップ
６１、８１裏面の外部接続用電極（コレクタ電極）と同
一面側に配置し、封止用樹脂サイズを最小限、コンパク
トにして有効面積率を向上させるところにある。

【００２６】第１及び第２の外部接続手段６２、６３、
８２、８３は、第１及び第２の半導体チップ６１、８１
表面に設けられたベース、エミッタ用の複数の外部接続
用電極パッド数と対応するように半導体チップ６１、８
１の近傍に配置される（図２参照）。第１及び第２の外
部接続手段６２、６３、８２、８３と第１及び第２の半
導体チップ６１、８１のベース、エミッタ用の電極パッ
ドとは、金又はアルミニウム等の金属細線からなるワイ
ヤにより電気的接続が成される。

【００２７】外部接続手段６２、６３、８２、８３は
銅、インバー、テルル等の金属片又はシリコン材料から
成るシリコンチップ等の導電材料から構成されるもので
あれば特に限定されるものではない。本実施形態では、
作業性及びコスト面を考慮し、シリコンチップが用いら
れている。ワイヤで電気的に接続がなされた半導体チッ
プ６１、８１と外部接続用シリコンチップ６２、６３、
８２、８３とはエポキシ樹脂等の熱硬化性の封止用樹脂
１００で固定される。この時、コレクタ電極となる第１
及び第２の半導体チップ６１、８１の裏面と、エミッタ
電極、ベース電極となる各外部接続用シリコンチップ６
２、６３、８２、８３の裏面とは同一平面上に配置され
る。

【００２８】上述したように、本発明では、従来の半導
体装置のように、半導体チップをマウントする外部電極
接続用の金属製のリード端子を不要とし、且つ、そのリ
ード端子及び半導体チップの表面電極と接続する他のリ
ード端子が封止モールド樹脂から導出しために、半導体
装置の外観寸法を著しく小型化にすることができる。さ
らに述べれば、本発明では単一の半導体装置内に第１及
び第２の半導体チップ６１、８１を内蔵し、その半導体
チップ６１、８１の裏面側を実装基板上に直接接続する
こと、及び各半導体チップ６１、８１の表面電極と接続
される各外部接続手段をシリコンチップ６２、６３、８
２、８３とする構造としたので、半導体チップ６１、８
１と接続する金属製のリード端子を不要とすることがで
きる。

【００２９】以下の本発明の半導体装置の製造方法につ
いて説明する。先ず、図４に示すように、支持基板７０
の一主面上にポリイミド樹脂等の絶縁樹脂層７１上に複
数の第１及び第２の半導体チップ６１、８１及び複数の
第１及び第２のシリコンチップ６２、６３、８２、８３
を規則的に配置する。第１及び第２の半導体チップ６
１、８１のコレクタ電極を実装基板上の配線パターンで
共通接続する場合には、例えば、図５に示すように、支
持基板７０のｎ行及びｎ行＋偶数番目の行方向に第１の
半導体チップ６１を実装し、ｎ＋奇数番目の行方向に第
１の半導体チップ６１に隣接して第２の半導体チップ８
１を実装する。隣接実装された各半導体チップ６１、８
１を挟んで複数の第１及び第２のシリコンチップ６２、
６３、８２、８３を実装する。

【００３０】支持基板７０は比較的熱伝導性が良好な材
料からなるものが用いられ、例えば、銅、アルミニウ
ム、セラミックス、ガラスエポキシ等から形成された厚
さ約０．３mm〜１．２mmの薄状基板を用いる。その支持
基板７０上に膜厚約２μ〜５μ厚のポリイミド系の樹脂
が約３００℃〜約４００℃の加熱温度で貼着される。複
数の第１及び第２の半導体チップ６１、８１及び第１及
び第２のシリコンチップ６２、６３、８２、８３は、支
持基板７０を上記した加熱温度よりも低い加熱温度、例
えば約２００℃〜約３００℃に加熱した状態で支持基板
７０上に実装する。この時の加熱温度を最初の加熱温度
より高温にしておくと、各半導体チップ６１、８１等を
絶縁樹脂層７１上にダイボンドしたときに接着力が高く
なりすぎて，後述する支持基板７０の剥離に悪影響を及
ぼす。

【００３１】本実施形態では、第１及び第２の外部接続
用手段６２、６３、８２、８３は上述したように、シリ
コンチップを用いている。このシリコンチップ６２、６
３、８２、８３のサイズは、各半導体チップ６１、８１
サイズに依存するが、例えば、半導体チップサイズが
０．４０mm×０．４０mmである場合には、シリコンチッ
プサイズは０．２５mm×０．２５mm程度に設計すればよ
い。従って、シリコンチップ６２、６３、８２、８３も
半導体チップ６１、８１同様に半導体ウエハを周知のダ
イシング技術により個別に形成することができる。本実
施形態で使用されるシリコンチップ６２、６３、８２、
８３には、内部抵抗を低減化する目的から表面から反主
面まで高濃度不純物が拡散されている。

【００３２】支持基板７０上には、それぞれのチップが
個々に形成されたシリコンウエハからダイボンディング
装置により、それぞれピックアップされ、図５に示すよ
うに、支持基板７０上に指定された領域に規則的に複数
の第１及び第２の半導体チップ６１、８１、及び、第１
及び第２のシリコンチップ６２、６３、８２、８３を上
述した配列でダイボンディンする。

【００３３】この実施形態では、一つの半導体チップ６
１（８１）、及びその半導体チップ６１（８１）に対応
するシリコンチップ６２、６３（８２、８３）がトライ
アングルになるように支持基板７０上にダイボンディン
グされる。ダイボンディングされた両チップは支持基板
７０上に形成された絶縁樹脂層７１の接着力によって、
支持基板７０上に仮固着されることになる。

【００３４】両チップを支持基板７０上に実装した後、
図１、図２に示すように、各半導体チップ６１、８１の
表面に形成されたベース、エミッタ電極用パッドと対応
する各外部接続用のシリコンチップ６２、６３、８２、
８３とをそれぞれ金、アルミニウム等の金属細線でワイ
ヤーボンディング接続し電気的接続を行う。次に、図６
に示すように、支持基板７０上にエポキシ樹脂等の熱硬
化性の封止用樹脂１００を塗布し、約１５０℃〜約２０
０℃の温度で加熱処理を行い、支持基板７０上に実装し
た複数の第１及び第２の半導体チップ６１、８１、及び
複数の第１及び第２のシリコンチップ６２、６３、８
２、８３を封止用樹脂１００で固定する。この時、半導
体チップ６１、８１及びシリコンチップ６２、６３、８
２、８３の表面が露出しないように封止用樹脂１００の
厚みを考慮する。

【００３５】両チップを封止用樹脂１００で固定した
後、図７に示すように、封止用樹脂１００と密着した支
持基板７０を封止用樹脂１００から剥離する。封止用樹
脂１００は、溶剤を用いて溶かす科学的剥離を行うか、
又は支持基板７０を約１５０℃〜約２００℃に加熱し樹
脂層の接着力を低下させた状態で機械的な剥離を行う。
支持基板７０を剥離し半導体チップ６１、８１及びシリ
コンチップ６２、６３、８２、８３の表面を露出させた
後、封止用樹脂１００で固定された少なくとも第１及び
第２の半導体チップ６１、８１とその半導体チップ６
１、８１と接続される第１及び第２のシリコンチップ６
２、６３、８２、８３とを含む領域、具体的には、例え
ば、図７に示す矢印線及び図５に示す点線領域の封止用
樹脂１００をダイシング装置等の切断装置を用いて切断
し個々に分割することにより、図１に示した複数の半導
体チップを内蔵した半導体装置を製造することができ
る。

【００３６】上述した本発明の半導体装置の有効面積率
を従来の半導体装置と比較してみると、従来例で説明し
た半導体装置のチップサイズは、０．４０mm×０．４０
mmで、この半導体チップ６１を金属リード端子とワイヤ
ーで接続し、樹脂モールドすると半導体装置の全体のサ
イズが１．６mm×１．６mmとなる。チップ面積は０．１
６mm2に対して、半導体装置を実装する実装面積は半導
体装置の面積とほぼ同様として考えて２．５６mm2であ
るため、従来の半導体装置の有効面積率は約６．２５％
であった。

【００３７】それに対して、本発明の半導体装置は複数
の半導体チップが内蔵され、そのチップサイズを同様に
しても、金属製リード端子が不要となるため、封止用樹
脂１００のサイズを１．２mm×１．７mmとすることがで
き半導体装置の面積が２．０４mm2となり、有効面積率
は約１６．％となり、従来の半導体装置２個分と比較し
た場合、実装基板上に実装する実装面積のデットスペー
スを小さくすることができ、実装基板の小型化に寄与す
ることができる。

【００３８】本実施形態では、実装基板との接続容易性
を考慮し、半導体チップ６１（８１）とシリコンチップ
６２、６３（８２、８３）とがトライアングルとなるよ
うに配置したが、両チップを直線上に配置すれば、有効
面積率をさらに向上させることが可能である。上述し
た、本発明の半導体装置の製造法によれば、支持基板７
０上に半導体チップ６１、８１及び外部接続手段６２、
６３、８２、８３を実装し電気的接続を行い封止用樹脂
１００で固定した後、支持基板７０を剥離し少なくとも
半導体チップ６１、８１とその半導体チップ６１、８１
と接続される外部接続手段６２、６３、８２、８３とを
含んだ封止用樹脂１００領域で個々に分割することによ
り、従来の半導体装置のような金属製のリード端子を不
要にでき生産コストの低減化および多量生産を実現する
ことができる。

【００３９】本実施形態では、半導体チップ６１、８１
にトランジスタを形成したが、縦型或いは比較的発熱量
の少ない横型のデバイスであればこれに限らず、例え
ば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイ
スを形成した半導体チップ６１、８１であっても、本発
明に応用ができることは説明するまでもない。

【００４０】

【発明の効果】以上に詳述したように、本発明の半導体
装置によれば、隣接配置された第１及び第２の半導体チ
ップとその半導体チップの近傍に配置された第１及び第
２の外部接続手段と第１及び第２の半導体チップとの電
気的接続を行い、配線基板等の実装基板上に実装固着す
るための外部電極となる第１及び第２の半導体チップ及
び第１及び第２の外部接続手段の一主面を露出させる用
に封止用樹脂で固定することにより、従来の半導体装置
のように、半導体チップをマウントする外部電極接続用
の金属製のリード端子を不要とし、且つ、前記リード端
子及び半導体チップの表面電極と接続する他のリード端
子が封止モールド樹脂から導出しないために、複数の半
導体チップを内蔵した半導体装置であってもその外観寸
法を著しく小型化にすることができる。その結果、複数
の半導体チップを内蔵した半導体装置の外観寸法を著し
く小型化にすることができ、実装基板上に実装したとき
の不必要なデットスペースを無くすことができ、実装基
板の小型化に大きく寄与することができる。

【００４１】また、本発明の半導体装置の製造法によれ
ば、支持基板上に第１及び第２の半導体チップ及び第１
及び第２の外部接続手段を実装し電気的接続を行い封止
用樹脂で固定した後、支持基板を剥離し、少なくとも１
つの前記半導体チップとその半導体チップと接続される
前記外部接続手段とを含んだ前記封止用樹脂領域で個々
に分割することにより、従来の半導体装置のような金属
製のリード端子を不要にでき生産コストの低減化および
多量生産を実現することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置を示す断面図。

【図２】本発明の半導体装置の裏面を示す図。

【図３】一般的なトランジスタの断面図。

【図４】本発明の半導体装置の製造方法を説明する図。

【図５】本発明の半導体装置の製造方法を説明する図。

【図６】本発明の半導体装置の製造方法を説明する図。

【図７】本発明の半導体装置の製造方法を説明する図。

【図８】従来の半導体装置の断面図。

【図９】従来の半導体装置を実装基板上に実装した断面
図。

【図１０】従来の半導体装置の平面図。

【図１１】従来の半導体装置の平面図。

【図１２】従来の半導体装置を実装基板上に実装した断
面図。

【図１３】従来の半導体装置を実装基板上に実装した断
面図。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板内に少なくとも能動素子が形
   成された第１及び第２の半導体チップと、前記第１及び
   第２の半導体チップ表面に設けられ電極パッドと電気的
   に接続される第１及び第２の外部接続手段とを有し、前
   記第１及び第２の半導体チップは隣接配置され、その両
   半導体チップの近傍に前記第１及び第２の外部接続手段
   が配置され、前記第１及び第２の外部接続手段及び前記
   第１及び第２の半導体チップの一主面を露出させて封止
   用樹脂で固定され、且つ前記第１及び第２の外部接続手
   段及び前記第１及び第２の半導体チップの一主面を前記
   樹脂の一表面のみに露出させたことを特徴とする半導体
   装置。
2. 【請求項２】 前記第１及び第２の外部接続手段及び前
   記第１及び第２の半導体チップの一主面は同一平面上に
   配置されることを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 支持基板の一主面上に形成された絶縁樹
   脂層上に、複数個の半導体チップと複数個の外部接続手
   段とを１単位として当該単位を行列方向に配置し、 前記半導体チップの表面に設けられた電極パッドと前記
   外部接続手段とをワイヤで電気的に接続し、前記支持基
   板の一主面上に封止用樹脂を被覆し前記半導体チップ及
   び前記外部接続手段を固定した後、前記半導体チップ及
   び前記外部接続手段の表面を露出すべく前記支持基板を
   剥離し、前記単位毎に 個々に分割することを特徴とする半導体装
   置の製造方法。