JPS60178646A - 静電シ−ルドを有する半導体集積回路 - Google Patents
静電シ−ルドを有する半導体集積回路Info
- Publication number
- JPS60178646A JPS60178646A JP59033454A JP3345484A JPS60178646A JP S60178646 A JPS60178646 A JP S60178646A JP 59033454 A JP59033454 A JP 59033454A JP 3345484 A JP3345484 A JP 3345484A JP S60178646 A JPS60178646 A JP S60178646A
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- JP
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- semiconductor
- film
- thin film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体集積回路の半導体チップ部の構造に関
するものである。
するものである。
（従来技術）
従来から、静電気による半導体集積回路の損鶴を防ぐ方
法として、静″４ｔｈキャリアで静電シールドしたり、
この回路の端子に俣贈回路かｙｈ １−１− Ａ ｆｒ
どの方法が存在する。しかし、半導体チップ部の内部回
路におい′Ｃは、静電気による損隔を防ぐ有効な方法が
ないため、静電破壊に至ることがある。
法として、静″４ｔｈキャリアで静電シールドしたり、
この回路の端子に俣贈回路かｙｈ １−１− Ａ ｆｒ
どの方法が存在する。しかし、半導体チップ部の内部回
路におい′Ｃは、静電気による損隔を防ぐ有効な方法が
ないため、静電破壊に至ることがある。
ＭＯＳ（戴属−酸化膜−半導体）構造を有する半導体集
積回路では、２つ以上の導電性領域を薄い絶縁体で分離
し°Ｃある。例えば、複数の配線電極部が絶縁体をはさ
み並行又は交差している場曾、例えば、ゲート電極部と
ソース及びドレイン電極部がゲート酸化膜をはさんで配
置されている場合などである。
積回路では、２つ以上の導電性領域を薄い絶縁体で分離
し°Ｃある。例えば、複数の配線電極部が絶縁体をはさ
み並行又は交差している場曾、例えば、ゲート電極部と
ソース及びドレイン電極部がゲート酸化膜をはさんで配
置されている場合などである。
静電破壊はこれらの薄い絶縁体の内部電界が、その絶縁
体の破壊強度に達した時に発生する。
体の破壊強度に達した時に発生する。
この内部電界は、前記回路の端子に直接静電気が印加さ
れて発生しても、また、樹脂の帯電及び、強電界によっ
て誘導されて発生しても、絶縁体に対して同様な効果を
有する。
れて発生しても、また、樹脂の帯電及び、強電界によっ
て誘導されて発生しても、絶縁体に対して同様な効果を
有する。
前記端子からの静電気による損鴎は各種の保護回路によ
シ、防止することが可能である。
シ、防止することが可能である。
しかし、樹脂の帯電及び強電界による誘導が、内部電界
の発生原因である場合、これを防止する有効な構造がな
かった。
の発生原因である場合、これを防止する有効な構造がな
かった。
（発明の目的）
本発明ｔユ、樹脂封止された半導体集積回路の半導体チ
ップ部に静電シールドを施し、静電気による損傷を防止
することが可能となる。半導体集積回路を提供すること
である。
ップ部に静電シールドを施し、静電気による損傷を防止
することが可能となる。半導体集積回路を提供すること
である。
（発明の格成）
本発明の％Ｗｔ、ｉｔ、樹脂封止された半導体集積回路
に２いて、半導体チップ部表面に導電性′に膜又は薄い
抵抗性領域を壱し、これらが接地端子又は接地配線に短
絡された構造により、静電シールド効果を具備した半導
体集積回路にある。
に２いて、半導体チップ部表面に導電性′に膜又は薄い
抵抗性領域を壱し、これらが接地端子又は接地配線に短
絡された構造により、静電シールド効果を具備した半導
体集積回路にある。
（実施例）
次に、本発明の一実施例を図面によって説明する。
第１図は本発明によるＭＯ８集積回路の半導体チップ部
の一実施例である。シリコン基板１４にソース、ドレイ
ン領域１０．１１を形成し、ゲート敵化膜１２トにゲー
ト電極４を設け、又、酸化膜１３の開口を通して多結晶
シリコンからなるソース、ドレイン領域１０．１１へ接
続される。そして層間絶縁ｐＡ９上のパッジ・ベージ１
ン膜２の表面に導電性薄膜１を形成し、そして接地配線
７及び接地配線とそのボンディング・バット部８と、こ
の薄膜１１ま接続されている。
の一実施例である。シリコン基板１４にソース、ドレイ
ン領域１０．１１を形成し、ゲート敵化膜１２トにゲー
ト電極４を設け、又、酸化膜１３の開口を通して多結晶
シリコンからなるソース、ドレイン領域１０．１１へ接
続される。そして層間絶縁ｐＡ９上のパッジ・ベージ１
ン膜２の表面に導電性薄膜１を形成し、そして接地配線
７及び接地配線とそのボンディング・バット部８と、こ
の薄膜１１ま接続されている。
また、ボンディング・パッド部８から、ボンディング・
ワイヤー１５を介して、導電性薄膜１が接地され°Ｃい
る。
ワイヤー１５を介して、導電性薄膜１が接地され°Ｃい
る。
上記の様な構造を有する半導体集積回路は静電シールド
効果を有する。
効果を有する。
（発明の効果）
以上により、本発明によれば、前述した欠点を解消し、
任意の樹脂封止された半導体集積回路において静電気に
よる損傷を防ぐことが可能となる。
任意の樹脂封止された半導体集積回路において静電気に
よる損傷を防ぐことが可能となる。
第１図は本発明の実砲例によるＭＯ８集積回路の半導体
チップ部の構造断面の概略図である。 なお図において、１・・・・・・導電性薄膜、２・・・
・・・パッジ・ベージ目ン膜、３・・・・・・Ａ７ 配
Ｎ、４・・・・・・多結晶シリコンによるゲー）ｆｌｉ
ｔ極及び配線、５・・・・・・多結晶シリコンによるソ
ース電極配線、６・・・・・・多結晶シリコンによるド
レイン成極配線、７・・・・・・多結晶シリコンによる
接地配線、８・・・・・・Ａ６による接地配線及びポン
ディングパッド部、９・・・・・・層間絶縁膜、１０・
・・・・・拡散層によるソース領域、１１・・・・・・
拡散層によるドレイン領域、１２・・・・・・ゲート酸
化膜、１３・・・・・・フィールド酸化膜、１４・・・
・・・シリコン基板、１５・・・・・・ボンディング−
ワイヤー。
チップ部の構造断面の概略図である。 なお図において、１・・・・・・導電性薄膜、２・・・
・・・パッジ・ベージ目ン膜、３・・・・・・Ａ７ 配
Ｎ、４・・・・・・多結晶シリコンによるゲー）ｆｌｉ
ｔ極及び配線、５・・・・・・多結晶シリコンによるソ
ース電極配線、６・・・・・・多結晶シリコンによるド
レイン成極配線、７・・・・・・多結晶シリコンによる
接地配線、８・・・・・・Ａ６による接地配線及びポン
ディングパッド部、９・・・・・・層間絶縁膜、１０・
・・・・・拡散層によるソース領域、１１・・・・・・
拡散層によるドレイン領域、１２・・・・・・ゲート酸
化膜、１３・・・・・・フィールド酸化膜、１４・・・
・・・シリコン基板、１５・・・・・・ボンディング−
ワイヤー。
Claims (1)
- 樹脂封止された半導体集積回路において、半導体チップ
部表面に導電性薄膜又は薄い抵抗性領域を有し、これら
が接地端子又は接地配線に短絡され７ｃ構造により、静
１ヒシールド効果を具備したことを％敵とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033454A JPS60178646A (ja) | 1984-02-24 | 1984-02-24 | 静電シ−ルドを有する半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033454A JPS60178646A (ja) | 1984-02-24 | 1984-02-24 | 静電シ−ルドを有する半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178646A true JPS60178646A (ja) | 1985-09-12 |
Family
ID=12386979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033454A Pending JPS60178646A (ja) | 1984-02-24 | 1984-02-24 | 静電シ−ルドを有する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178646A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796084A (en) * | 1985-05-13 | 1989-01-03 | Kabushiki Kaisha Toshiba | Semiconductor device having high resistance to electrostatic and electromagnetic induction using a complementary shield pattern |
| FR2633141A1 (fr) * | 1988-06-17 | 1989-12-22 | Sgs Thomson Microelectronics | Carte a puce avec ecran de protection |
| EP0414316A2 (de) * | 1989-08-24 | 1991-02-27 | Philips Patentverwaltung GmbH | Integrierte Schaltung |
| US5594267A (en) * | 1991-03-27 | 1997-01-14 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| US5659201A (en) * | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
-
1984
- 1984-02-24 JP JP59033454A patent/JPS60178646A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796084A (en) * | 1985-05-13 | 1989-01-03 | Kabushiki Kaisha Toshiba | Semiconductor device having high resistance to electrostatic and electromagnetic induction using a complementary shield pattern |
| FR2633141A1 (fr) * | 1988-06-17 | 1989-12-22 | Sgs Thomson Microelectronics | Carte a puce avec ecran de protection |
| EP0414316A2 (de) * | 1989-08-24 | 1991-02-27 | Philips Patentverwaltung GmbH | Integrierte Schaltung |
| US5594267A (en) * | 1991-03-27 | 1997-01-14 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| US5659201A (en) * | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
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