JP2656493B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2656493B2 JP2656493B2 JP62147062A JP14706287A JP2656493B2 JP 2656493 B2 JP2656493 B2 JP 2656493B2 JP 62147062 A JP62147062 A JP 62147062A JP 14706287 A JP14706287 A JP 14706287A JP 2656493 B2 JP2656493 B2 JP 2656493B2
- Authority
- JP
- Japan
- Prior art keywords
- low
- control circuit
- voltage control
- voltage
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に高電圧出力
回路と低電圧制御回路を集積した高耐圧ICに好適な構造
に関する。
回路と低電圧制御回路を集積した高耐圧ICに好適な構造
に関する。
高耐圧ICでは、高電圧出力回路と低電圧制御回路が一
つのチツプに集積されている。〔NIKKEIELECTRONICS 19
87.4.6（no.418）第107−122頁〕一般的なパターン配置
を第２図に示す。すなわち、高耐圧ICチツプ10は、中央
部に低電圧制御回路11を配し、その周辺部に高電圧出力
回路12を設けた構成を採つている。
つのチツプに集積されている。〔NIKKEIELECTRONICS 19
87.4.6（no.418）第107−122頁〕一般的なパターン配置
を第２図に示す。すなわち、高耐圧ICチツプ10は、中央
部に低電圧制御回路11を配し、その周辺部に高電圧出力
回路12を設けた構成を採つている。
この理由は、第３図に示す如く、高電圧出力回路12お
よびその引出し用ワイヤ21が特にチツプ表面に形成する
高電界22により、低電圧制御回路のチツプ表面へ高い電
圧が印加され、そのために、チツプ表面の導電型が反転
する。いわゆるチヤンネル性リークの発生を一括して防
止し易い配置とする為である。第３図において、24は金
属製支持板、25は外部引出し用リード、26はパツケージ
を形成する樹脂を示す。チヤンネル性リークの発生を防
止し易い配置について詳述する。すなわち、第２図の構
造は、第４図（ａ）に示す様に、高電圧出力回路12と低
電圧出力回路11の中間のチツプ表面に、グランド電位、
もしくは低電圧電源電位の電極パターン31を設け少なく
ともチツプ表面に沿つた高電界22を遮断する構造が採り
易いのである。図中32,33はSi酸化膜または窒化膜から
成るパツシベーシヨン膜である。第４図（ａ）を発展さ
せた、第４図（ｂ）の如き２層の電極構造が採用される
場合もある。
よびその引出し用ワイヤ21が特にチツプ表面に形成する
高電界22により、低電圧制御回路のチツプ表面へ高い電
圧が印加され、そのために、チツプ表面の導電型が反転
する。いわゆるチヤンネル性リークの発生を一括して防
止し易い配置とする為である。第３図において、24は金
属製支持板、25は外部引出し用リード、26はパツケージ
を形成する樹脂を示す。チヤンネル性リークの発生を防
止し易い配置について詳述する。すなわち、第２図の構
造は、第４図（ａ）に示す様に、高電圧出力回路12と低
電圧出力回路11の中間のチツプ表面に、グランド電位、
もしくは低電圧電源電位の電極パターン31を設け少なく
ともチツプ表面に沿つた高電界22を遮断する構造が採り
易いのである。図中32,33はSi酸化膜または窒化膜から
成るパツシベーシヨン膜である。第４図（ａ）を発展さ
せた、第４図（ｂ）の如き２層の電極構造が採用される
場合もある。
しかしながら、この様な構造の高耐圧ICを、高温で直
流高電圧印加試験を実施しているうちに、低電圧制御回
路11の中央部で微少ながら、チヤンネル性リークが発生
しているのを発見した。
流高電圧印加試験を実施しているうちに、低電圧制御回
路11の中央部で微少ながら、チヤンネル性リークが発生
しているのを発見した。
第２図のパターン配置で、高電圧出力回路12からの電
界の影響が、チツプ表面に沿つておこるとすると、低圧
制御回路11の周辺部にこそチヤンネル性リークが発生す
べきであるが、周辺部には発生せず中央部に発生してい
る事実、およびこのリークが高電圧出力回路12への電圧
印加を停止すると消滅する事実から、高電圧出力回路12
から低電圧制御回路11へ影響をおよぼす電界が、チツプ
表面に沿つた高電界22のみでない事を示している。
界の影響が、チツプ表面に沿つておこるとすると、低圧
制御回路11の周辺部にこそチヤンネル性リークが発生す
べきであるが、周辺部には発生せず中央部に発生してい
る事実、およびこのリークが高電圧出力回路12への電圧
印加を停止すると消滅する事実から、高電圧出力回路12
から低電圧制御回路11へ影響をおよぼす電界が、チツプ
表面に沿つた高電界22のみでない事を示している。
高電圧出力回路12からの電界は、第５図に示すように
チツプ表面に沿う電界22が最大であるが、封止樹脂26内
に形成される電界41、およびパツケージ表面に形成され
る電界42が存在する。特にパツケージが薄型化する程、
パツケージ表面電界42は増大し、パツケージ外雰囲気に
存在する荷電粒子を集め、その電荷が再び、電界を形成
する事は容易に推察可能である。
チツプ表面に沿う電界22が最大であるが、封止樹脂26内
に形成される電界41、およびパツケージ表面に形成され
る電界42が存在する。特にパツケージが薄型化する程、
パツケージ表面電界42は増大し、パツケージ外雰囲気に
存在する荷電粒子を集め、その電荷が再び、電界を形成
する事は容易に推察可能である。
すなわち、低電圧制御回路の保護は、チツプ表面に沿
う電界22のみに対するだけでは不充分で、パツケージ内
の電界41及びパツケージ表面の電界42に対しても保護さ
れるべきである。
う電界22のみに対するだけでは不充分で、パツケージ内
の電界41及びパツケージ表面の電界42に対しても保護さ
れるべきである。
上記保護は低電圧制御回路の周辺部のみならず、その
表面全体に、グランド電位もしくは、低電圧回路電源電
位もしくはその中間電位で被覆する、いわゆるシールド
により達成される。
表面全体に、グランド電位もしくは、低電圧回路電源電
位もしくはその中間電位で被覆する、いわゆるシールド
により達成される。
しかしながら、低電圧制御回路の全面に亘つて電極膜
で被覆する事は、電極材料，パツシベーシヨン材料，樹
脂材料間の応力を大きくし、チツプへの悪影響をおよぼ
す。そこで、低圧制御回路内に存する分離領域の上面に
限定し電極被覆を実施する事を提案する。
で被覆する事は、電極材料，パツシベーシヨン材料，樹
脂材料間の応力を大きくし、チツプへの悪影響をおよぼ
す。そこで、低圧制御回路内に存する分離領域の上面に
限定し電極被覆を実施する事を提案する。
〔作用〕 この低電圧制御回路上面に配置した電極被覆はパツケ
ージ内に発生する電界、およびパツケージ表面に発生す
る電界から低電圧制御回路を保護し安定な低電圧制御回
路の動作を保証する事となる。
ージ内に発生する電界、およびパツケージ表面に発生す
る電界から低電圧制御回路を保護し安定な低電圧制御回
路の動作を保証する事となる。
第１図は、本発明を低電圧制御回路の一要素50に適用
した一つの実施例を示す。
した一つの実施例を示す。
図において、51はSi酸化膜（LOCOS）で、酸化膜51で
包囲された領域にPMOS,NMOSが形成されている。52はPMO
S,NMOSのソース・ドレイン領域に接触するAl電極、53及
び55はSi酸化膜あるいは窒化膜からなるパツシベーシヨ
ン膜、54はAlの被覆電極、56はPMOS,NMOSのゲートとな
るポリシリコン電極を示す。
包囲された領域にPMOS,NMOSが形成されている。52はPMO
S,NMOSのソース・ドレイン領域に接触するAl電極、53及
び55はSi酸化膜あるいは窒化膜からなるパツシベーシヨ
ン膜、54はAlの被覆電極、56はPMOS,NMOSのゲートとな
るポリシリコン電極を示す。
外部電界によるチヤンネル性リークは矢印で示す経路
57に発生する。この発生領域は図中I,II及びIIIで示す
酸化膜51を形成した３つの領域となる。この領域は回路
素子間の分離領域である。図中Ｉ及びIIIの分離領域は
それぞれAl電極配線52で被覆されており、その電位は低
電圧制御回路であるため、グランド電位，低電圧電源電
位あるいはその中間電位である。この為、分離領域Ｉ及
びIIIではAl電極52が、それぞれ外部電界に対し、シー
ルド被覆の役割を果している。一方分離領域IIではAl電
極52が分離領域IIを完全には被覆していない。それ故、
この分離領域に外部電界が印加されると、チヤンネル性
リークが発生することになる。
57に発生する。この発生領域は図中I,II及びIIIで示す
酸化膜51を形成した３つの領域となる。この領域は回路
素子間の分離領域である。図中Ｉ及びIIIの分離領域は
それぞれAl電極配線52で被覆されており、その電位は低
電圧制御回路であるため、グランド電位，低電圧電源電
位あるいはその中間電位である。この為、分離領域Ｉ及
びIIIではAl電極52が、それぞれ外部電界に対し、シー
ルド被覆の役割を果している。一方分離領域IIではAl電
極52が分離領域IIを完全には被覆していない。それ故、
この分離領域に外部電界が印加されると、チヤンネル性
リークが発生することになる。
そこで分離領域IIの層間パツシベーシヨン膜53を介
し、Al電極54を形成し、その電位をグランド電位，低電
圧制御回路電源電位あるいはその中間の電位とし、外部
からの電界に対しシールド被覆膜とし、回路の安定化を
図る。
し、Al電極54を形成し、その電位をグランド電位，低電
圧制御回路電源電位あるいはその中間の電位とし、外部
からの電界に対しシールド被覆膜とし、回路の安定化を
図る。
分離領域Ｉ及びIIIの他の断面では、Al電極52が完全
には被覆していない。その個所では、再びシールド被覆
膜54を形成することはいうまでもない。
には被覆していない。その個所では、再びシールド被覆
膜54を形成することはいうまでもない。
以下の点は注意されるべきである。
シールド被覆膜は、上記分離領域を100％完全に被覆
しなくとも、被覆膜の間隔を適程に小さくとり低電圧制
御回路チツプ表面を一様にグランド電位とし、もつて保
護効果を達成することも出来る。
しなくとも、被覆膜の間隔を適程に小さくとり低電圧制
御回路チツプ表面を一様にグランド電位とし、もつて保
護効果を達成することも出来る。
本発明によれば、高耐圧ICにおける、高電圧出力回路
の形成する電界の低電圧制御回路のチツプ表面への影響
を完全に排除出来るので、他の低電圧IC,LSIで開発され
た手法と全く同じ手法で、低電圧制御回路を高耐圧ICに
組み込むことが出来る。
の形成する電界の低電圧制御回路のチツプ表面への影響
を完全に排除出来るので、他の低電圧IC,LSIで開発され
た手法と全く同じ手法で、低電圧制御回路を高耐圧ICに
組み込むことが出来る。
第１図は本発明の一実施例を示す概略断面図、第２図は
高耐圧ICの典型的パターン配置図、第３図はそのパツケ
ージ内電位分布を示す断面図、第４図はチツプ表面に沿
つた電界に対する従来のシールド法を示す断面図、第５
図はパツケージ内，パツケージ表面での電界を示す断面
図である。 51…Si酸化膜、52…Al電極、54…Al電極、I,II,III…分
離領域。
高耐圧ICの典型的パターン配置図、第３図はそのパツケ
ージ内電位分布を示す断面図、第４図はチツプ表面に沿
つた電界に対する従来のシールド法を示す断面図、第５
図はパツケージ内，パツケージ表面での電界を示す断面
図である。 51…Si酸化膜、52…Al電極、54…Al電極、I,II,III…分
離領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 幸司 日立市幸町３丁目１番１号 株式会社日 立製作所日立工場内 (72)発明者 栗田 信一 日立市弁天町３丁目10番２号 日立原町 電子工業株式会社内 (72)発明者 湯沢 登 日立市幸町３丁目２番１号 日立エンジ ニアリング株式会社内 (72)発明者 奥津 光彦 日立市幸町３丁目２番１号 日立エンジ ニアリング株式会社内 (56)参考文献 特開 昭51−41978（ＪＰ，Ａ) 特開 昭56−101758（ＪＰ，Ａ)
Claims (1)
- 【請求項１】互いに隣接する高電圧出力回路部分および
低電圧制御回路部分を有し、 低電圧制御回路部分は互いに隣接するPMOSトランジスタ
及びNMOSトランジスタを含み、 前記PMOSトランジスタ及び前記NMOSトランジスタは絶縁
膜により分離され、 前記絶縁膜の表面は、前記PMOSトランジスタに接触する
電極配線及び前記NMOSトランジスタに接触する電極配線
によって部分的に覆われ、 前記絶縁膜の前記各電極配線で覆われない表面上の全面
が、一つの導体により覆われ、 該導体は、パッシベーション膜により前記電極配線とは
分離され、かつ前記絶縁膜の表面上のみに設けられ、 前記導体の電位は、グランド電位，低圧制御回路電源電
位あるいはその中間電位とすることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147062A JP2656493B2 (ja) | 1987-06-15 | 1987-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147062A JP2656493B2 (ja) | 1987-06-15 | 1987-06-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311744A JPS63311744A (ja) | 1988-12-20 |
| JP2656493B2 true JP2656493B2 (ja) | 1997-09-24 |
Family
ID=15421627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147062A Expired - Lifetime JP2656493B2 (ja) | 1987-06-15 | 1987-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656493B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141978A (ja) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Handotaisochi |
| JPS56101758A (en) * | 1980-01-18 | 1981-08-14 | Mitsubishi Electric Corp | Semiconductor device |
-
1987
- 1987-06-15 JP JP62147062A patent/JP2656493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63311744A (ja) | 1988-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3676742A (en) | Means including a spark gap for protecting an integrated circuit from electrical discharge | |
| JPH0151070B2 (ja) | ||
| FI90599C (fi) | Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita | |
| US5886381A (en) | MOS integrated device comprising a gate protection diode | |
| US6046476A (en) | SOI input protection circuit | |
| US5821587A (en) | Field effect transistors provided with ESD circuit | |
| US6281554B1 (en) | Electrostatic discharge protection circuit | |
| JP2656493B2 (ja) | 半導体集積回路装置 | |
| JPH08181219A (ja) | 半導体集積回路装置 | |
| JPH06169061A (ja) | 入出力保護装置 | |
| JP2783191B2 (ja) | 半導体装置の保護回路 | |
| JPS60178646A (ja) | 静電シ−ルドを有する半導体集積回路 | |
| JP2748938B2 (ja) | 半導体集積回路装置 | |
| JPH07106571A (ja) | 半導体装置 | |
| JPH1168043A (ja) | Ｅｓｄ保護回路 | |
| JPH057870B2 (ja) | ||
| JPH0846142A (ja) | 半導体集積回路装置 | |
| JPS63301555A (ja) | 半導体装置 | |
| JP3237269B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0468576A (ja) | 半導体装置 | |
| JPS63291470A (ja) | 半導体集積回路装置の保護回路 | |
| JPH065697A (ja) | 半導体装置 | |
| JPH06140583A (ja) | 静電破壊保護トランジスタ | |
| JPH0666428B2 (ja) | 半導体装置 | |
| JPS61110455A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080530 Year of fee payment: 11 |