JPH0666428B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0666428B2 JPH0666428B2 JP60088703A JP8870385A JPH0666428B2 JP H0666428 B2 JPH0666428 B2 JP H0666428B2 JP 60088703 A JP60088703 A JP 60088703A JP 8870385 A JP8870385 A JP 8870385A JP H0666428 B2 JPH0666428 B2 JP H0666428B2
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- transistor
- gate
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 description 22
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、内部回路、主にオープンドレイン型出力トラ
ンジスタを、静電気から保護するための静電気保護回路
を有する、相補型MIS半導体装置に関するものである。
ンジスタを、静電気から保護するための静電気保護回路
を有する、相補型MIS半導体装置に関するものである。
（従来の技術） 第３図により、従来例の相補型MIS半導体装置、たとえ
ば相補型MOS集積回路のｐチャネルオープンドレイン型
出力トランジスタを例にして説明する。出力端子１に
は、ｐ−ウェル２と同電位のVSS電源３の電圧より低い
電圧が印加される場合があるため、出力端子１とVSS端
子３との間に保護ダイオードを設けることができない。
このため従来は、サージ保護のために、保護抵抗を出力
トランジスタのゲート４と出力端子１の間に入れたり、
拡散保護抵抗の近傍に接地された拡散層を配置するなど
の方策がとられていた。第３図は、出力p+拡散５と、基
板６に接続された拡散層７とによって形成された、保護
方策の従来例である。第４図は、ｎチャネルオープンド
レイン型出力トランジスタの場合の、保護方策の従来例
である。第３図および第４図において、８はVDD電圧印
加端子、９はVCC電圧印加端子、10は内部回路、11はn+
拡散、12はp+拡散、13は接地端子を示す。
ば相補型MOS集積回路のｐチャネルオープンドレイン型
出力トランジスタを例にして説明する。出力端子１に
は、ｐ−ウェル２と同電位のVSS電源３の電圧より低い
電圧が印加される場合があるため、出力端子１とVSS端
子３との間に保護ダイオードを設けることができない。
このため従来は、サージ保護のために、保護抵抗を出力
トランジスタのゲート４と出力端子１の間に入れたり、
拡散保護抵抗の近傍に接地された拡散層を配置するなど
の方策がとられていた。第３図は、出力p+拡散５と、基
板６に接続された拡散層７とによって形成された、保護
方策の従来例である。第４図は、ｎチャネルオープンド
レイン型出力トランジスタの場合の、保護方策の従来例
である。第３図および第４図において、８はVDD電圧印
加端子、９はVCC電圧印加端子、10は内部回路、11はn+
拡散、12はp+拡散、13は接地端子を示す。
（発明が解決しようとする問題点） 前期第３図の構造は、VDD電圧印加端子８を接地してサ
ージが印加された時には効果があるが、VSS電圧印加端
子３を接地してサージが印加された時には、出力端子１
とVSS電圧印加端子３との間にダイオードが無いので、
サージ電流は出力端子１からVSS電圧印加端子３へは基
板６を通ってしか流れないため、出力p+拡散５およびそ
の近傍の基板６に高電圧が加わり、主に出力トランジス
タのゲート４と出力p+拡散５の間でサージ破壊を起こし
やすい。特に前記出力p+拡散５を小さくしなければなら
ない場合には、よくサージ破壊を起こす。
ージが印加された時には効果があるが、VSS電圧印加端
子３を接地してサージが印加された時には、出力端子１
とVSS電圧印加端子３との間にダイオードが無いので、
サージ電流は出力端子１からVSS電圧印加端子３へは基
板６を通ってしか流れないため、出力p+拡散５およびそ
の近傍の基板６に高電圧が加わり、主に出力トランジス
タのゲート４と出力p+拡散５の間でサージ破壊を起こし
やすい。特に前記出力p+拡散５を小さくしなければなら
ない場合には、よくサージ破壊を起こす。
第４図の場合は、VDD電圧印加端子８を接地してサージ
が印加された時に、サージ破壊を起こしやすい。
が印加された時に、サージ破壊を起こしやすい。
（問題を解決するための手段） 本発明によれば、出力トランジスタのゲートと出力の間
に、基板と同電位のゲートを有したチャネル長の短か
い、前記出力トランジスタと同じ極性の、保護用MIS型
トランジスタを電気的に接続したことにより、前記出力
トランジスタのゲートの保護を達成することができる。
に、基板と同電位のゲートを有したチャネル長の短か
い、前記出力トランジスタと同じ極性の、保護用MIS型
トランジスタを電気的に接続したことにより、前記出力
トランジスタのゲートの保護を達成することができる。
（実施例） 本発明の実施例を、第１図および第２図により説明す
る。
る。
第１図は、ｎ基板上に形成したｐチャネルオープンドレ
イン出力トランジスタの場合の、本発明の実施例を示す
構造断面図である。第１図において、出力トランジスタ
のゲート４と、出力p+拡散５の間に、基板６と同電位の
ゲートを有したｐチャネルMOS型保護トランジスタを接
続している。
イン出力トランジスタの場合の、本発明の実施例を示す
構造断面図である。第１図において、出力トランジスタ
のゲート４と、出力p+拡散５の間に、基板６と同電位の
ゲートを有したｐチャネルMOS型保護トランジスタを接
続している。
また、第２図は、ｐ−ウェル内に形成したｎチャネルオ
ープンドレイン出力トランジスタの場合の、本発明の実
施例を示す構造断面図であり、第２図において、MOS型
保護トランジスタのゲート14と、n+拡散15と、出力n+拡
散16でｎチャネルMOS型保護トランジスタを形成してい
る。
ープンドレイン出力トランジスタの場合の、本発明の実
施例を示す構造断面図であり、第２図において、MOS型
保護トランジスタのゲート14と、n+拡散15と、出力n+拡
散16でｎチャネルMOS型保護トランジスタを形成してい
る。
第１図に示すように、出力端子１にサージが印加された
時に、前記ｐチャネルMOS型保護トランジスタにより、
出力p+拡散５と出力トランジスタのゲート４との間に電
流パスができるので、前記ゲート４と前記出力p+拡散５
の間には、前記保護トランジスタのゲート14のドレイン
ソース耐圧以上の電圧がかからないことになる。前記ゲ
ート４と前記出力p+拡散５の間の絶縁耐圧は、前記ゲー
ト４の酸化膜が650Åのときに50V以上あり、前記保護ト
ランジスタのゲート14はチャネル長を短かくしてあるの
で、パンチスルーにより、ドレインソース耐圧を20V以
下にすることは容易にできる。したがって、前記出力ト
ランジスタのゲート４はサージに対して保護される。
時に、前記ｐチャネルMOS型保護トランジスタにより、
出力p+拡散５と出力トランジスタのゲート４との間に電
流パスができるので、前記ゲート４と前記出力p+拡散５
の間には、前記保護トランジスタのゲート14のドレイン
ソース耐圧以上の電圧がかからないことになる。前記ゲ
ート４と前記出力p+拡散５の間の絶縁耐圧は、前記ゲー
ト４の酸化膜が650Åのときに50V以上あり、前記保護ト
ランジスタのゲート14はチャネル長を短かくしてあるの
で、パンチスルーにより、ドレインソース耐圧を20V以
下にすることは容易にできる。したがって、前記出力ト
ランジスタのゲート４はサージに対して保護される。
第２図の装置の場合も動作原理は全く同様である。
（発明の効果） 前記のように、本発明は、オープンドレイン出力トラン
ジスタのゲートと出力拡散の間にMOS型保護トランジス
タを配置することにより、サージが印加された時にゲー
トと出力拡散の間に電流パスができるため、サージ耐圧
が向上し、サージに対する保護能力を強くする効果があ
る。
ジスタのゲートと出力拡散の間にMOS型保護トランジス
タを配置することにより、サージが印加された時にゲー
トと出力拡散の間に電流パスができるため、サージ耐圧
が向上し、サージに対する保護能力を強くする効果があ
る。
第１図および第２図は本発明の実施例を示す構造断面
図、第３図および第４図は従来例を示す構造断面図であ
る。 １……出力端子、２……ｐ−ウェル、３……VSS端子、
４……出力トランジスタのゲート、５……出力p+拡散、
６……基板、７……拡散層、８……VDD電圧印加端子、
９……VCC電圧印加端子、10……内部回路、11……n+拡
散、12……p+拡散、13……接地端子、14……保護トラン
ジスタのゲート、15……n+拡散、16……出力n+拡散。
図、第３図および第４図は従来例を示す構造断面図であ
る。 １……出力端子、２……ｐ−ウェル、３……VSS端子、
４……出力トランジスタのゲート、５……出力p+拡散、
６……基板、７……拡散層、８……VDD電圧印加端子、
９……VCC電圧印加端子、10……内部回路、11……n+拡
散、12……p+拡散、13……接地端子、14……保護トラン
ジスタのゲート、15……n+拡散、16……出力n+拡散。
Claims (1)
- 【請求項１】オープンドレイン型の出力トランジスタ
と、 ゲートが基板と同電位であり、ドレイン・ソース耐圧が
前記出力トランジスタのそれより小さく、前記出力トラ
ンジスタと同じ極性の保護トランジスタとから成り、 前記保護トランジスタのドレインまたはソースと前記出
力トランジスタのソースまたはドレインとを出力端子に
接続し、 前記保護トランジスタのソースまたはドレインと前記出
力トランジスタのゲートとを内部回路に接続した、 半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088703A JPH0666428B2 (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088703A JPH0666428B2 (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248549A JPS61248549A (ja) | 1986-11-05 |
| JPH0666428B2 true JPH0666428B2 (ja) | 1994-08-24 |
Family
ID=13950235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088703A Expired - Lifetime JPH0666428B2 (ja) | 1985-04-26 | 1985-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666428B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| US5479039A (en) * | 1993-09-23 | 1995-12-26 | Integrated Device Technology, Inc. | MOS electrostatic discharge protection device and structure |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846679A (ja) * | 1981-09-14 | 1983-03-18 | Toshiba Corp | 入力保護回路 |
-
1985
- 1985-04-26 JP JP60088703A patent/JPH0666428B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61248549A (ja) | 1986-11-05 |
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