JPH08241995A - 半導体デバイスの静電放電保護装置 - Google Patents
半導体デバイスの静電放電保護装置Info
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- 230000005669 field effect Effects 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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- 230000010354 integration Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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-
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Abstract
(57)【要約】
【課題】 ドレイン端子又はソース端子がアース電位又
は他の電位にある場合にも両極性の静電放電に対して半
導体デバイスを保護する。 【解決手段】 保護デバイスとして集積バイポーラトラ
ンジスタを使用して、バイポーラトランジスタ２のエミ
ッタ−コレクタ区間を半導体デバイス１のゲート端子Ｇ
とドレイン端子Ｄとの間に接続する。
は他の電位にある場合にも両極性の静電放電に対して半
導体デバイスを保護する。 【解決手段】 保護デバイスとして集積バイポーラトラ
ンジスタを使用して、バイポーラトランジスタ２のエミ
ッタ−コレクタ区間を半導体デバイス１のゲート端子Ｇ
とドレイン端子Ｄとの間に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果によって
制御可能な半導体デバイスの静電放電に対する保護を、
ゲート端子に接続された電圧制限形の保護デバイスによ
り行うための装置に関する。
制御可能な半導体デバイスの静電放電に対する保護を、
ゲート端子に接続された電圧制限形の保護デバイスによ
り行うための装置に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ又はＩＧＢＴのような電界
効果によって制御可能な半導体デバイスは、静電放電に
対して特に敏感である。この静電放電は、取扱う人が静
電気を帯びており、端子の１つ、特にゲート端子に触っ
た場合に発生し得る。その静電圧は大抵数１００ボルト
のオーダであり、それゆえ特にゲート電極とドレイン区
域との間又はゲート電極とソース区域との間に位置する
酸化物が破壊される。
効果によって制御可能な半導体デバイスは、静電放電に
対して特に敏感である。この静電放電は、取扱う人が静
電気を帯びており、端子の１つ、特にゲート端子に触っ
た場合に発生し得る。その静電圧は大抵数１００ボルト
のオーダであり、それゆえ特にゲート電極とドレイン区
域との間又はゲート電極とソース区域との間に位置する
酸化物が破壊される。
【０００３】静電放電を回避するために、例えば、グラ
ント（Ｄ．Ａ．Ｇｒａｎｔ）及びゴワー（Ｊ．Ｇｏｗａ
ｒ）著「パワーＭＯＳＦＥＴ、理論と応用（Ｐｏｗｅｒ
ＭＯＳＦＥＴｓ，Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉ
ｃａｔｉｏｎｓ）」（１９８９年発行、第４８６頁〜第
４９２頁参照）には、沢山の手段が提案されている。と
りわけ、ゲート端子とソース端子との間に、静電荷を誘
導するツェナーダイオードを接続することは推賞され
る。しかしながら、これによっては、半導体デバイス
は、電荷がゲート端子へ放電しそしてソース端子が接地
されているか又はその逆である場合にしか保護されな
い。
ント（Ｄ．Ａ．Ｇｒａｎｔ）及びゴワー（Ｊ．Ｇｏｗａ
ｒ）著「パワーＭＯＳＦＥＴ、理論と応用（Ｐｏｗｅｒ
ＭＯＳＦＥＴｓ，Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉ
ｃａｔｉｏｎｓ）」（１９８９年発行、第４８６頁〜第
４９２頁参照）には、沢山の手段が提案されている。と
りわけ、ゲート端子とソース端子との間に、静電荷を誘
導するツェナーダイオードを接続することは推賞され
る。しかしながら、これによっては、半導体デバイス
は、電荷がゲート端子へ放電しそしてソース端子が接地
されているか又はその逆である場合にしか保護されな
い。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ドレ
イン端子又はソース端子がアース電位又は他の電位にあ
る場合にも両極性の放電に対して半導体デバイスを保護
するように冒頭で述べた種類の装置を構成することにあ
る。
イン端子又はソース端子がアース電位又は他の電位にあ
る場合にも両極性の放電に対して半導体デバイスを保護
するように冒頭で述べた種類の装置を構成することにあ
る。
【０００５】
【課題を解決するための手段】この課題を解決するた
め、本発明によれば、半導体デバイスが集積バイポーラ
トランジスタであり、そのコレクタ−エミッタ区間が電
界効果によって制御可能な半導体デバイスのドレイン端
子とゲート端子との間に接続される。
め、本発明によれば、半導体デバイスが集積バイポーラ
トランジスタであり、そのコレクタ−エミッタ区間が電
界効果によって制御可能な半導体デバイスのドレイン端
子とゲート端子との間に接続される。
【０００６】本発明の他の構成は請求項２以降に記載さ
れている。
れている。
【０００７】
【実施例】本発明の実施例を図面を参照して詳細に説明
する。
する。
【０００８】図１に示された回路はＭＯＳＦＥＴ１を含
んでおり、そのドレイン端子はＤ、ソース端子はＳ、ゲ
ート端子はＧで示されている。ドレイン端子Ｄとゲート
端子Ｇとの間にはバイポーラトランジスタ２のコレクタ
−エミッタ区間が接続されている。ＭＯＳＦＥＴはｎチ
ャネル形であり、バイポーラトランジスタはｎｐｎ形で
ある。バイポーラトランジスタのエミッタＥはゲート端
子Ｇに接続され、そのコレクタ端子Ｃはドレイン端子Ｄ
に接続されている。ＭＯＳＦＥＴ１がＰＭＯＳである場
合、ｐｎｐ形バイポーラトランジスタを使用することが
できる。バイポーラトランジスタ２のベース端子Ｂは抵
抗３を介してソース端子Ｓに接続されている。ソース端
子Ｓとドレイン端子Ｄとの間にはダイオード４が接続さ
れ、これは、ソース端子Ｓからドレイン端子Ｄへの電流
路を形成する。このようなダイオードは各パワーＭＯＳ
ＦＥＴ又はＩＧＢＴ内に潜在的に含まれている。
んでおり、そのドレイン端子はＤ、ソース端子はＳ、ゲ
ート端子はＧで示されている。ドレイン端子Ｄとゲート
端子Ｇとの間にはバイポーラトランジスタ２のコレクタ
−エミッタ区間が接続されている。ＭＯＳＦＥＴはｎチ
ャネル形であり、バイポーラトランジスタはｎｐｎ形で
ある。バイポーラトランジスタのエミッタＥはゲート端
子Ｇに接続され、そのコレクタ端子Ｃはドレイン端子Ｄ
に接続されている。ＭＯＳＦＥＴ１がＰＭＯＳである場
合、ｐｎｐ形バイポーラトランジスタを使用することが
できる。バイポーラトランジスタ２のベース端子Ｂは抵
抗３を介してソース端子Ｓに接続されている。ソース端
子Ｓとドレイン端子Ｄとの間にはダイオード４が接続さ
れ、これは、ソース端子Ｓからドレイン端子Ｄへの電流
路を形成する。このようなダイオードは各パワーＭＯＳ
ＦＥＴ又はＩＧＢＴ内に潜在的に含まれている。
【０００９】保護装置の機能を説明するために、最初
に、ゲート端子へ正の静電荷が放電し、ソース端子はア
ース電位又は低い他の電位にあると仮定する。この場
合、ＭＯＳＦＥＴ１は導通制御され、バイポーラトラン
ジスタ２はエミッタ区域とベース区域との間を破られ
る。ベース区域とコレクタ区域との間のｐｎ接合は導通
方向にバイアスをかけられているので、電流はバイポー
ラトランジスタ及び導通しているＭＯＳＦＥＴ１を通っ
てソース端子及びアースへ向けて流れる。
に、ゲート端子へ正の静電荷が放電し、ソース端子はア
ース電位又は低い他の電位にあると仮定する。この場
合、ＭＯＳＦＥＴ１は導通制御され、バイポーラトラン
ジスタ２はエミッタ区域とベース区域との間を破られ
る。ベース区域とコレクタ区域との間のｐｎ接合は導通
方向にバイアスをかけられているので、電流はバイポー
ラトランジスタ及び導通しているＭＯＳＦＥＴ１を通っ
てソース端子及びアースへ向けて流れる。
【００１０】静電荷が負であり、ソース端子が接地され
ている場合、バイポーラトランジスタは導通制御され
る。放電電流はソース端子からダイオード４及びバイポ
ーラトランジスタ２を通ってゲート端子へ流れ去る。
ている場合、バイポーラトランジスタは導通制御され
る。放電電流はソース端子からダイオード４及びバイポ
ーラトランジスタ２を通ってゲート端子へ流れ去る。
【００１１】ドレイン端子が低電位にあるか又は接地さ
れ、正の静電荷がゲート端子へ放電する場合には、エミ
ッタ−ベース間のｐｎ接合が破られ、放電電流はゲート
端子からドレイン端子へ流れる。逆の場合には、コレク
タ−ベース間のｐｎ接合が破られ、放電電流はドレイン
端子からゲート端子へ流れる。
れ、正の静電荷がゲート端子へ放電する場合には、エミ
ッタ−ベース間のｐｎ接合が破られ、放電電流はゲート
端子からドレイン端子へ流れる。逆の場合には、コレク
タ−ベース間のｐｎ接合が破られ、放電電流はドレイン
端子からゲート端子へ流れる。
【００１２】負電荷がドレイン端子へ放電しソース端子
が接地されている場合、電流はダイオード４を順方向に
通って流れる。ドレイン端子へ正の放電が行われる場
合、ダイオード４が破られ、電流はドレイン端子からソ
ース端子へ流れる。
が接地されている場合、電流はダイオード４を順方向に
通って流れる。ドレイン端子へ正の放電が行われる場
合、ダイオード４が破られ、電流はドレイン端子からソ
ース端子へ流れる。
【００１３】保護装置は簡単な方法でＭＯＳＦＥＴ１の
半導体基体内へ集積することができる（図２参照）。Ｍ
ＯＳＦＥＴ１は基板１０上に構成され、この基板１０上
にドレイン区域１１が形成されている。このドレイン区
域１１内にはベース区域１２が埋込まれ、このベース区
域１２内には他方ではソース区域１４がプレーナ状に埋
込まれている。ＭＯＳＦＥＴの表面はゲート酸化物膜１
５によって覆われ、このゲート酸化物膜１５上にはゲー
ト電極１６が配置されている。このゲート電極１６は酸
化物膜１７によって覆われ、この酸化物膜１７上には金
属膜１８が存在している。この金属膜１８はソース電極
として用いられる。ドーピング及び導電率は基板１０か
ら出発して例えばｎ+ ｎ- ｐｎ+ である。
半導体基体内へ集積することができる（図２参照）。Ｍ
ＯＳＦＥＴ１は基板１０上に構成され、この基板１０上
にドレイン区域１１が形成されている。このドレイン区
域１１内にはベース区域１２が埋込まれ、このベース区
域１２内には他方ではソース区域１４がプレーナ状に埋
込まれている。ＭＯＳＦＥＴの表面はゲート酸化物膜１
５によって覆われ、このゲート酸化物膜１５上にはゲー
ト電極１６が配置されている。このゲート電極１６は酸
化物膜１７によって覆われ、この酸化物膜１７上には金
属膜１８が存在している。この金属膜１８はソース電極
として用いられる。ドーピング及び導電率は基板１０か
ら出発して例えばｎ+ ｎ- ｐｎ+ である。
【００１４】ドレイン区域１１内にはこのドレイン区域
１１と逆の導電形の区域５が埋込まれており、この区域
５はバイポーラトランジスタ２のためのベース区域とし
て用いられる。このベース区域５内には強ｎ形のエミッ
タ区域６及び強ｐ形の接触区域７が埋込まれている。エ
ミッタ区域６は導線２０を介してゲート端子Ｇに接続さ
れ、ベース区域５は接触区域７及び導線１９を介してソ
ース端子Ｓに接続されている。これらの導線は通常アル
ミニウム導体路である。
１１と逆の導電形の区域５が埋込まれており、この区域
５はバイポーラトランジスタ２のためのベース区域とし
て用いられる。このベース区域５内には強ｎ形のエミッ
タ区域６及び強ｐ形の接触区域７が埋込まれている。エ
ミッタ区域６は導線２０を介してゲート端子Ｇに接続さ
れ、ベース区域５は接触区域７及び導線１９を介してソ
ース端子Ｓに接続されている。これらの導線は通常アル
ミニウム導体路である。
【００１５】静電放電の際極性に応じて上述したように
エミッタ区域６とベース区域５との間のｐｎ接合８、若
しくはベース区域５とコレクタ区域として作用するドレ
イン区域１１との間に位置するｐｎ接合９が破られる
か、又はバイポーラトランジスタが導通制御される。
エミッタ区域６とベース区域５との間のｐｎ接合８、若
しくはベース区域５とコレクタ区域として作用するドレ
イン区域１１との間に位置するｐｎ接合９が破られる
か、又はバイポーラトランジスタが導通制御される。
【００１６】バイポーラトランジスタ２の集積は、この
バイポーラトランジスタのベース区域がＭＯＳＦＥＴの
ベース区域と同じドーピング及び深さを有しかつバイポ
ーラトランジスタのエミッタ区域がＭＯＳＦＥＴのソー
ス区域と同じドーピング及び深さを有する場合、高い付
加的費用を必要としない。バイポーラトランジスタの実
際上の実施形態は例えば５×１０15ｃｍ-2の量をドープ
されたエミッタ区域６を有する。そのエミッタ区域は例
えば０．３〜０．６μｍの深さを有する。ベース区域は
例えば１０13ｃｍ-2のドーピングと３〜４μｍの深さを
有する。接触区域７は例えば５×１０14ｃｍ-2のドーピ
ングを有することができる。エミッタ区域６と接触区域
７との間隔は例えば５μｍであり、それによってベース
区域が例えば１０13ｃｍ-2のドーピング及び紙面から中
へ見て約１ｍｍの幅を有する場合約１００オームの抵抗
が実現される。
バイポーラトランジスタのベース区域がＭＯＳＦＥＴの
ベース区域と同じドーピング及び深さを有しかつバイポ
ーラトランジスタのエミッタ区域がＭＯＳＦＥＴのソー
ス区域と同じドーピング及び深さを有する場合、高い付
加的費用を必要としない。バイポーラトランジスタの実
際上の実施形態は例えば５×１０15ｃｍ-2の量をドープ
されたエミッタ区域６を有する。そのエミッタ区域は例
えば０．３〜０．６μｍの深さを有する。ベース区域は
例えば１０13ｃｍ-2のドーピングと３〜４μｍの深さを
有する。接触区域７は例えば５×１０14ｃｍ-2のドーピ
ングを有することができる。エミッタ区域６と接触区域
７との間隔は例えば５μｍであり、それによってベース
区域が例えば１０13ｃｍ-2のドーピング及び紙面から中
へ見て約１ｍｍの幅を有する場合約１００オームの抵抗
が実現される。
【００１７】本発明はＭＯＳＦＥＴに基づいて説明した
が、保護装置は例えばＩＧＢＴ又はＭＯＳ−ＧＴＯサイ
リスタのような電界効果によって制御可能な他の半導体
デバイスにも適用可能である。
が、保護装置は例えばＩＧＢＴ又はＭＯＳ−ＧＴＯサイ
リスタのような電界効果によって制御可能な他の半導体
デバイスにも適用可能である。
【図１】本発明による回路を示す回路図。
【図２】図１に示された回路の集積構造を示す概略図。
１ ＭＯＳＦＥＴ ２ バイポーラトランジスタ ３ 抵抗 ４ ダイオード ５ ベース区域 ６ エミッタ区域 ７ 接触区域 ８、９ ｐｎ接合 １０ 基板 １１ ドレイン区域 １２ ベース区域 １４ ソース区域 １５ ゲート酸化物膜 １６ ゲート電極 １７ 酸化物膜 １８ 金属膜 １９、２０ 導線
Claims (5)
- 【請求項１】 電界効果によって制御可能な半導体デバ
イスの静電放電に対する保護をゲート端子に接続された
電圧制限形の保護デバイスにより行うための装置におい
て、保護デバイスが集積バイポーラトランジスタ（２）
であり、そのコレクタ−エミッタ区間が電界効果によっ
て制御可能な半導体デバイス（１）のドレイン端子
（Ｄ）とゲート端子（Ｇ）との間に接続されていること
を特徴とする半導体デバイスの静電放電保護装置。 - 【請求項２】 バイポーラトランジスタ（２）のベース
端子は抵抗（３）を介して半導体デバイスのソース端子
（Ｓ）に接続されていることを特徴とする請求項１記載
の装置。 - 【請求項３】 バイポーラトランジスタ（２）及び半導
体デバイスは単一の半導体基体内に集積されていること
を特徴とする請求項１又は２記載の装置。 - 【請求項４】 バイポーラトランジスタ（２）は半導体
デバイスのドレイン区域（１１）内に埋込まれたこのド
レイン区域とは逆の導電形のベース区域（５）を有し、
バイポーラトランジスタのエミッタ区域（６）はベース
区域（５）内に埋込まれていることを特徴とする請求項
３記載の装置。 - 【請求項５】 バイポーラトランジスタ（２）のベース
区域（５）はＭＯＳＦＥＴのベース区域（１２）と同じ
ドーピング及び深さを有し、バイポーラトランジスタの
エミッタ区域（６）は半導体デバイス（１）のソース区
域（１４）と同じドーピング及び深さを有することを特
徴とする請求項４記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19502117.7 | 1995-01-24 | ||
| DE19502117A DE19502117C2 (de) | 1995-01-24 | 1995-01-24 | Schutzanordnung gegen elektrostatische Entladungen in mit Feldeffekt steuerbaren Halbleiterbauelementen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241995A true JPH08241995A (ja) | 1996-09-17 |
Family
ID=7752211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8023325A Pending JPH08241995A (ja) | 1995-01-24 | 1996-01-17 | 半導体デバイスの静電放電保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5672893A (ja) |
| JP (1) | JPH08241995A (ja) |
| KR (1) | KR100373880B1 (ja) |
| DE (1) | DE19502117C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200215A (ja) * | 2008-02-21 | 2009-09-03 | Seiko Epson Corp | 半導体装置 |
| US7933753B2 (en) | 2006-11-30 | 2011-04-26 | Samsung Electronics Co., Ltd. | Modeling circuit of a field-effect transistor reflecting electrostatic-discharge characteristic |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448587B1 (en) | 1997-11-28 | 2002-09-10 | Hitachi, Ltd. | Circuit incorporated IGBT and power conversion device using the same |
| KR100301068B1 (ko) * | 1999-08-31 | 2001-11-01 | 윤종용 | 저 전력 소모형 버스 구동장치 및 방법 |
| JP4930904B2 (ja) * | 2007-09-07 | 2012-05-16 | サンケン電気株式会社 | 電気回路のスイッチング装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081956B2 (ja) * | 1987-11-06 | 1996-01-10 | 日産自動車株式会社 | 保護機能を備えた縦型ｍｏｓｆｅｔ |
| JPH061802B2 (ja) * | 1989-03-14 | 1994-01-05 | 株式会社東芝 | 半導体装置 |
| EP0621636B1 (en) * | 1993-04-21 | 1999-07-14 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated structure protection device for the protection of logic-level power MOS devices against electro static discharges |
-
1995
- 1995-01-24 DE DE19502117A patent/DE19502117C2/de not_active Expired - Lifetime
-
1996
- 1996-01-17 JP JP8023325A patent/JPH08241995A/ja active Pending
- 1996-01-24 KR KR1019960001477A patent/KR100373880B1/ko not_active IP Right Cessation
- 1996-01-24 US US08/590,931 patent/US5672893A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7933753B2 (en) | 2006-11-30 | 2011-04-26 | Samsung Electronics Co., Ltd. | Modeling circuit of a field-effect transistor reflecting electrostatic-discharge characteristic |
| JP2009200215A (ja) * | 2008-02-21 | 2009-09-03 | Seiko Epson Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19502117A1 (de) | 1996-07-25 |
| KR960030355A (ko) | 1996-08-17 |
| US5672893A (en) | 1997-09-30 |
| KR100373880B1 (ko) | 2003-05-12 |
| DE19502117C2 (de) | 2003-03-20 |
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