JPS6127916B2 - - Google Patents
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- JPS6127916B2 JPS6127916B2 JP54116549A JP11654979A JPS6127916B2 JP S6127916 B2 JPS6127916 B2 JP S6127916B2 JP 54116549 A JP54116549 A JP 54116549A JP 11654979 A JP11654979 A JP 11654979A JP S6127916 B2 JPS6127916 B2 JP S6127916B2
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- misfet
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】
この発明は半導体集積回路、特に絶縁ゲート形
電界効果トランジスタ（以下MISFETと称す
る）を主要能動素子とし、このMISFETのゲー
ト破壊を防止できる回路の改良に関する。
電界効果トランジスタ（以下MISFETと称す
る）を主要能動素子とし、このMISFETのゲー
ト破壊を防止できる回路の改良に関する。
一般に、MISFETはその構造上、例えばアル
ミニウムからなるゲートと基板とを一対の電極と
し、かつその間に絶縁物を有する平行コンデンサ
とみなせるので、ゲートへ印加し得る電圧の大き
さは自ずから限度がある。このため、ゲートへサ
ージ等による異常電圧が印加された場合、ゲート
破壊を起こすことがあるので、MISFETのゲー
ト保護回路が必要となつていた。
ミニウムからなるゲートと基板とを一対の電極と
し、かつその間に絶縁物を有する平行コンデンサ
とみなせるので、ゲートへ印加し得る電圧の大き
さは自ずから限度がある。このため、ゲートへサ
ージ等による異常電圧が印加された場合、ゲート
破壊を起こすことがあるので、MISFETのゲー
ト保護回路が必要となつていた。
第１図は従来のMISFETのゲート保護回路を
示す回路図である。図中、１はゲート破壊防止の
ために接続されたダイオード、２はMISFETで
あり、MISFETのゲートＧ及びダイオード１の
陽極が入力端子Ｔに接続されている。また、
MISFET２のソース、基板及びダイオード１の
陰極は接地端子Ｅに接続されている。このよう
に、入力端子Ｔと接地端子Ｅとの間にダイオード
１を介挿することにより電流バイパス路を設け、
MISFET２のゲートに過電圧が印加されるのを
阻止し、ゲート破壊を防止する。
示す回路図である。図中、１はゲート破壊防止の
ために接続されたダイオード、２はMISFETで
あり、MISFETのゲートＧ及びダイオード１の
陽極が入力端子Ｔに接続されている。また、
MISFET２のソース、基板及びダイオード１の
陰極は接地端子Ｅに接続されている。このよう
に、入力端子Ｔと接地端子Ｅとの間にダイオード
１を介挿することにより電流バイパス路を設け、
MISFET２のゲートに過電圧が印加されるのを
阻止し、ゲート破壊を防止する。
しかして、従来回路において、ダイオード１が
MISFET２のゲート破壊防止に有効に作用する
ためには、ダイオード１のブレークダウン電圧Ｖ
BをMISFETのゲート破壊耐圧ＶMより低くする
必要がある。しかし、この条件を満足させること
は、以下に述べるように実際問題として非常に困
難である。
MISFET２のゲート破壊防止に有効に作用する
ためには、ダイオード１のブレークダウン電圧Ｖ
BをMISFETのゲート破壊耐圧ＶMより低くする
必要がある。しかし、この条件を満足させること
は、以下に述べるように実際問題として非常に困
難である。
すなわち、ダイオード１とMISFET２を同一
基板内に形成したとき、ダイオード１のブレーク
ダウン電圧ＶBは基板の不純物濃度の関数となつ
ているが、基板の濃度はMISFETの諸特性に直
接作用するため、使用できる基板の濃度範囲に自
ずと限度がある。従つて、基板の濃度の関係か
ら、ダイオード１のブレークダウン電圧ＶBを
80V以下にすることは非常に困難であつた。一
方、MISFET２のゲート破壊耐圧ＶMは、ゲート
絶縁膜の厚み及び絶縁膜中のピンホールの有無に
より多少異なるが、ゲート絶縁膜の膜厚が1000Å
程度のとき約50V程度になることがあり、ダイオ
ード１による保護作用がなくなることがあつた。
基板内に形成したとき、ダイオード１のブレーク
ダウン電圧ＶBは基板の不純物濃度の関数となつ
ているが、基板の濃度はMISFETの諸特性に直
接作用するため、使用できる基板の濃度範囲に自
ずと限度がある。従つて、基板の濃度の関係か
ら、ダイオード１のブレークダウン電圧ＶBを
80V以下にすることは非常に困難であつた。一
方、MISFET２のゲート破壊耐圧ＶMは、ゲート
絶縁膜の厚み及び絶縁膜中のピンホールの有無に
より多少異なるが、ゲート絶縁膜の膜厚が1000Å
程度のとき約50V程度になることがあり、ダイオ
ード１による保護作用がなくなることがあつた。
ところで、MISFETのゲート破壊は人体等に
帯電した静電気によることが多い。この静電気に
よるMISFETのゲート破壊の状況を第２図の回
路図を用いて説明する。図中、３は高電圧発生装
置、４は人体の静電容量であり、通常100〜
200pFである。５は人体の内部抵抗及び接触抵抗
であり、通常500Ω程度である。６はMISFET、
７はリレーである。この回路では、高電圧発生装
置３と容量４とがリレー７を介して閉回路を構成
し、容量４、MISFET６及び抵抗５がリレー７
を介して閉回路を構成している。
帯電した静電気によることが多い。この静電気に
よるMISFETのゲート破壊の状況を第２図の回
路図を用いて説明する。図中、３は高電圧発生装
置、４は人体の静電容量であり、通常100〜
200pFである。５は人体の内部抵抗及び接触抵抗
であり、通常500Ω程度である。６はMISFET、
７はリレーである。この回路では、高電圧発生装
置３と容量４とがリレー７を介して閉回路を構成
し、容量４、MISFET６及び抵抗５がリレー７
を介して閉回路を構成している。
次に第２図に示した回路の動作について説明す
る。先ず、リレー７を高電圧発生装置３側に接触
させ閉回路にすると、高電圧が容量４に蓄積され
る。次に、リレー７をMISFET６側に接触させ
閉回路とする。すなわち、人間がMISFET６の
入力端子に触れたことになる。このとき、容量４
に蓄えられた電荷が抵抗５を通してMISFET６
に印加されることになり、MISFET６のゲート
破壊の原因となつた。
る。先ず、リレー７を高電圧発生装置３側に接触
させ閉回路にすると、高電圧が容量４に蓄積され
る。次に、リレー７をMISFET６側に接触させ
閉回路とする。すなわち、人間がMISFET６の
入力端子に触れたことになる。このとき、容量４
に蓄えられた電荷が抵抗５を通してMISFET６
に印加されることになり、MISFET６のゲート
破壊の原因となつた。
このMISFET６に印加される電圧は、リレー
７が切換つた瞬間には非常に高電圧であるが、電
荷を放電するに従つて急速に減衰するものであ
る。従つて、MISFETのゲート破壊を防止する
ためには、直流的な高電圧に対してゲートを保護
するよりも瞬間的な高電圧に対して速応性がよ
く、所定の電荷を放電し、MISFETのゲートに
ゲート破壊耐圧ＶM以上の高電圧が印加されない
ようにすることが重要となる。
７が切換つた瞬間には非常に高電圧であるが、電
荷を放電するに従つて急速に減衰するものであ
る。従つて、MISFETのゲート破壊を防止する
ためには、直流的な高電圧に対してゲートを保護
するよりも瞬間的な高電圧に対して速応性がよ
く、所定の電荷を放電し、MISFETのゲートに
ゲート破壊耐圧ＶM以上の高電圧が印加されない
ようにすることが重要となる。
この発明は上記の点に鑑みてなされたものであ
り、その目的とするところは、人体に帯電した静
電気等による瞬間的な高電圧の印加から
MISFETのゲートを保護し、ゲート破壊耐圧が
50V程度迄下つても確実に基準電位点を保護し得
る構成の簡単な破壊防止回路を有する半導体集積
回路を提供することである。
り、その目的とするところは、人体に帯電した静
電気等による瞬間的な高電圧の印加から
MISFETのゲートを保護し、ゲート破壊耐圧が
50V程度迄下つても確実に基準電位点を保護し得
る構成の簡単な破壊防止回路を有する半導体集積
回路を提供することである。
以下、図面を用いてこの発明を詳述する。第３
図はこの発明の一実施例を示す回路図である。図
中、８はPNP形トランジスタであり、コレクタが
入力端子Ｔに、エミツタが接地端子Ｅに夫々接続
されている。９はMISFETであり、トランジス
タ８のベースと入力端子Ｔ間に接続されている。
図はこの発明の一実施例を示す回路図である。図
中、８はPNP形トランジスタであり、コレクタが
入力端子Ｔに、エミツタが接地端子Ｅに夫々接続
されている。９はMISFETであり、トランジス
タ８のベースと入力端子Ｔ間に接続されている。
次に第３図の実施例回路の動作について説明す
る。入力端子Ｔに第２図の等価回路で示される高
電圧発生回路より負極性の高電圧が印加される
と、その電圧によりMISFET９が瞬間的に導通
し、トランジスタ８にベース電流を流すのでトラ
ンジスタ８は導通し、入力端子Ｔに印加された負
電荷を接地端子Ｅに放電する。その後、直ちに入
力端子の電圧は減衰するので、トランジスタ８の
ベース電流を供給しなくなり、従つてトランジス
タ８は非導通となる。
る。入力端子Ｔに第２図の等価回路で示される高
電圧発生回路より負極性の高電圧が印加される
と、その電圧によりMISFET９が瞬間的に導通
し、トランジスタ８にベース電流を流すのでトラ
ンジスタ８は導通し、入力端子Ｔに印加された負
電荷を接地端子Ｅに放電する。その後、直ちに入
力端子の電圧は減衰するので、トランジスタ８の
ベース電流を供給しなくなり、従つてトランジス
タ８は非導通となる。
ところで上述したように、人体の静電気容量は
100〜200pFと小さく、これに蓄えられている電
荷量も小さいため、PNP形トランジスタ８の導通
期間が短かくしても瞬間的な高電圧をバイパス
し、MISFETのゲートを破壊から保護すること
ができる。特に、上述の動作が、第１図に示した
従来回路のダイオード１のブレークダウン電圧Ｖ
Bより低い電圧でおこる点に注意すべきである。
即ち、入力端子Ｔに印加される電圧が上昇した場
合、第１図に示した従来回路のダイオード１がブ
レークダウンするよりも早く第３図の実施例回路
のPNP形トランジスタ８が導通することになり、
MISFET２のゲートに高電圧が印加されないこ
とになり、たとえばMISFET２のゲート破壊耐
圧ＶMが50V程度にまで低下していても、確実に
ゲートを保護することができる。
100〜200pFと小さく、これに蓄えられている電
荷量も小さいため、PNP形トランジスタ８の導通
期間が短かくしても瞬間的な高電圧をバイパス
し、MISFETのゲートを破壊から保護すること
ができる。特に、上述の動作が、第１図に示した
従来回路のダイオード１のブレークダウン電圧Ｖ
Bより低い電圧でおこる点に注意すべきである。
即ち、入力端子Ｔに印加される電圧が上昇した場
合、第１図に示した従来回路のダイオード１がブ
レークダウンするよりも早く第３図の実施例回路
のPNP形トランジスタ８が導通することになり、
MISFET２のゲートに高電圧が印加されないこ
とになり、たとえばMISFET２のゲート破壊耐
圧ＶMが50V程度にまで低下していても、確実に
ゲートを保護することができる。
第４図は第３図の回路を集積回路装置に組込ん
だ場合の一実施例を示す縦断面図である。図中、
１０はＰ形導電性を有するシリコン基板で、この
Ｐ形基板にＮ形不純物を拡散して、PNPトランジ
スタ８のベース及びMISFET９の基板となる深
いＮ形領域１１と、MISFET２の基板となる深
いＮ形領域１２が形成される。そして深いＮ形領
域１１に、PNP形トランジスタ８のそれぞれコレ
クタ、エミツタ及びMISFET９のソースとなる
浅いＰ形領域１３，１４，１７が形成されてい
る。（MISFET９のドレインは、トランジスタ８
のコレクタ１３と共通につくられている）又、深
いＮ形領域１２内に、MISFET２のドレイン及
びソースとなる浅いＰ形領域１５，１６が形成さ
れている。またＰ形領域１３，１４，１５，１
６，１７と、Ｎ形領域１１，１２の一部を除いた
表面は、シリコン酸化膜１８でおおわれており、
さらにシリコン酸化膜１８の一部１８Ａは、膜厚
が他の部分よりも薄く形成してあり、ゲート酸化
膜となる。そして、上記の如く構成された基体の
表面には、アルミニウム等の導電膜１９が電極引
出し用等の配線として選択的に形成してある。な
お、Ｔは入力端子を、Ｅは接地端子を示してい
る。
だ場合の一実施例を示す縦断面図である。図中、
１０はＰ形導電性を有するシリコン基板で、この
Ｐ形基板にＮ形不純物を拡散して、PNPトランジ
スタ８のベース及びMISFET９の基板となる深
いＮ形領域１１と、MISFET２の基板となる深
いＮ形領域１２が形成される。そして深いＮ形領
域１１に、PNP形トランジスタ８のそれぞれコレ
クタ、エミツタ及びMISFET９のソースとなる
浅いＰ形領域１３，１４，１７が形成されてい
る。（MISFET９のドレインは、トランジスタ８
のコレクタ１３と共通につくられている）又、深
いＮ形領域１２内に、MISFET２のドレイン及
びソースとなる浅いＰ形領域１５，１６が形成さ
れている。またＰ形領域１３，１４，１５，１
６，１７と、Ｎ形領域１１，１２の一部を除いた
表面は、シリコン酸化膜１８でおおわれており、
さらにシリコン酸化膜１８の一部１８Ａは、膜厚
が他の部分よりも薄く形成してあり、ゲート酸化
膜となる。そして、上記の如く構成された基体の
表面には、アルミニウム等の導電膜１９が電極引
出し用等の配線として選択的に形成してある。な
お、Ｔは入力端子を、Ｅは接地端子を示してい
る。
第５図は、この発明の他の実施例を示す回路図
で、PNP形トランジスタ８のベースとエミツタを
抵抗２０を介して接続することにより、動作の安
定化を図つたものである。
で、PNP形トランジスタ８のベースとエミツタを
抵抗２０を介して接続することにより、動作の安
定化を図つたものである。
第６図は、この発明の他の実施例を示す回路図
で、入力端子Ｔと、MISFET２のゲートの間に
直列に抵抗２１を挿入し、保護効果のより一層の
増大を図つたものである。
で、入力端子Ｔと、MISFET２のゲートの間に
直列に抵抗２１を挿入し、保護効果のより一層の
増大を図つたものである。
以上の説明は、Ｎ形基板上に、MISFET及び
PNP形トランジスタを形成した場合についておこ
なつたが、Ｐ形基板を用いた場合でも、バイポー
ラトランジスタの極性を逆にする等の変更をおこ
なえ、同様の保護作用をすることは明らかであ
る。
PNP形トランジスタを形成した場合についておこ
なつたが、Ｐ形基板を用いた場合でも、バイポー
ラトランジスタの極性を逆にする等の変更をおこ
なえ、同様の保護作用をすることは明らかであ
る。
以上のように、この発明による半導体集積回路
は入力信号が印加される入力端子ゲートが、基準
電位点にソースがそれぞれ接続された被保護絶縁
ゲート形電界効果トランジスタ素子と、前記入力
端子にコレクタが、基準電位点にエミツタがそれ
ぞれ接続されたバイポーラ形半導体素子と、この
バイポーラ形半導体素子のベースと上記入力端子
との間に接続された保護用絶縁ゲート形電界効果
トランジスタ素子とからなり、バイポーラ形半導
体素子により迅速かつ確実に入力端子に印加され
た過電圧をバイパスするため、MISFETのゲー
トを破壊から防止できる効果がある。
は入力信号が印加される入力端子ゲートが、基準
電位点にソースがそれぞれ接続された被保護絶縁
ゲート形電界効果トランジスタ素子と、前記入力
端子にコレクタが、基準電位点にエミツタがそれ
ぞれ接続されたバイポーラ形半導体素子と、この
バイポーラ形半導体素子のベースと上記入力端子
との間に接続された保護用絶縁ゲート形電界効果
トランジスタ素子とからなり、バイポーラ形半導
体素子により迅速かつ確実に入力端子に印加され
た過電圧をバイパスするため、MISFETのゲー
トを破壊から防止できる効果がある。
第１図は従来の破壊防止回路を有する半導体集
積回路を示す回路図、第２図は人体等の静電気が
MISFETに印加される原理を説明するための回
路図、第３図は本発明による半導体集積回路の一
実施例を示す回路図、第４図は第３図に示した回
路を半導体装置に組込んだ場合の一例を示す縦断
面図、第５図および第６図は本発明による半導体
集積回路の他の実施例を示す回路図である。図
中、同一部分又は相当部分には同一符号を付して
いる。 ２……被保護絶縁ゲート形電界効果トランジス
タ素子、８……バイポーラ形半導体素子、９……
保護用絶縁ゲート形電界効果トランジスタ素子。
積回路を示す回路図、第２図は人体等の静電気が
MISFETに印加される原理を説明するための回
路図、第３図は本発明による半導体集積回路の一
実施例を示す回路図、第４図は第３図に示した回
路を半導体装置に組込んだ場合の一例を示す縦断
面図、第５図および第６図は本発明による半導体
集積回路の他の実施例を示す回路図である。図
中、同一部分又は相当部分には同一符号を付して
いる。 ２……被保護絶縁ゲート形電界効果トランジス
タ素子、８……バイポーラ形半導体素子、９……
保護用絶縁ゲート形電界効果トランジスタ素子。
Claims (1)
- １ 入力信号が印加される入力端子にゲートが、
基準電位点にソースがそれぞれ接続された被保護
絶縁ゲート形電界効果トランジスタ素子、前記入
力端子にコレクタが、基準電位点にエミツタがそ
れぞれ接続されたバイポーラ形半導体素子、この
バイポーラ形半導体素子のベースにソースが、入
力端子にドレインとゲートがそれぞれ接続された
保護用絶縁ゲート形電界効果トランジスタ素子を
備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11654979A JPS5640272A (en) | 1979-09-10 | 1979-09-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11654979A JPS5640272A (en) | 1979-09-10 | 1979-09-10 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5640272A JPS5640272A (en) | 1981-04-16 |
| JPS6127916B2 true JPS6127916B2 (ja) | 1986-06-27 |
Family
ID=14689858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11654979A Granted JPS5640272A (en) | 1979-09-10 | 1979-09-10 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5640272A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986332A (ja) * | 1982-11-09 | 1984-05-18 | Nec Corp | 半導体集積回路 |
| JPS60128653A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体集積回路装置 |
| JP2656045B2 (ja) * | 1986-09-30 | 1997-09-24 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路 |
| US5465189A (en) * | 1990-03-05 | 1995-11-07 | Texas Instruments Incorporated | Low voltage triggering semiconductor controlled rectifiers |
| JP2564861Y2 (ja) * | 1991-06-27 | 1998-03-11 | 積水化学工業株式会社 | 壁面構造 |
| JP2000223499A (ja) * | 1999-01-28 | 2000-08-11 | Mitsumi Electric Co Ltd | 静電保護装置 |
| WO2015111318A1 (ja) | 2014-01-23 | 2015-07-30 | 三菱日立パワーシステムズ株式会社 | 復水器 |
-
1979
- 1979-09-10 JP JP11654979A patent/JPS5640272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5640272A (en) | 1981-04-16 |
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