JPS626662B2 - - Google Patents
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- JPS626662B2 JPS626662B2 JP53024088A JP2408878A JPS626662B2 JP S626662 B2 JPS626662 B2 JP S626662B2 JP 53024088 A JP53024088 A JP 53024088A JP 2408878 A JP2408878 A JP 2408878A JP S626662 B2 JPS626662 B2 JP S626662B2
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- 239000000758 substrate Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
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- 229910052782 aluminium Inorganic materials 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Description
【発明の詳細な説明】
本発明はMOS型半導体装置、特にMOS型トラ
ンジスタの動作時及び取り扱い時における異常電
圧による破壊を防止する入・出力保護回路を備え
たMOS型半導体装置に関する。
ンジスタの動作時及び取り扱い時における異常電
圧による破壊を防止する入・出力保護回路を備え
たMOS型半導体装置に関する。
MOS型トランジスタのゲート絶縁膜はきわめ
て簿い為、ゲート電極に印加される電圧が過大に
なると破壊されやすい欠点を有している。とくに
装置に組み込まれる前に人体等に帯電した静電気
により破壊される頻度が高い。つまり酸化膜の耐
圧は50〜100Vとなり、普通に誘起される静電電
圧数Ｋ〜十数KVの静電気放電により簡単に破壊
されてしまうと考えられる。
て簿い為、ゲート電極に印加される電圧が過大に
なると破壊されやすい欠点を有している。とくに
装置に組み込まれる前に人体等に帯電した静電気
により破壊される頻度が高い。つまり酸化膜の耐
圧は50〜100Vとなり、普通に誘起される静電電
圧数Ｋ〜十数KVの静電気放電により簡単に破壊
されてしまうと考えられる。
この様な問題を解決する為に種々の入力・出力
保護回路が報告されている。
保護回路が報告されている。
一般に用いられているのが第１図ａに等価回路
で示すような基板とは逆導電型の不純物を含む拡
数層２を形成する方法である。すなわち入力端子
３から基板中に設けられた拡散層２を通して入力
ゲート１に導くことにより、拡散層２を抵抗とし
て用いると同時に、基板４との間にPN接合を計
成する方法である。しかし乍ら、この方法では拡
散層上あるいはその周辺に厚い酸化膜が形成され
るために接合耐圧が50V前後になり、入力ゲート
１のゲート絶縁膜が簿い場合には保護回路の役目
を果さない可能性がある。この耐圧を下げるため
基板と同一導電型の不純物を高濃度に含む拡散層
を前記拡散層２に接触させる方法がある。しかし
この拡散層を形成する為のフオトレジスト工程が
増えてしまう。
で示すような基板とは逆導電型の不純物を含む拡
数層２を形成する方法である。すなわち入力端子
３から基板中に設けられた拡散層２を通して入力
ゲート１に導くことにより、拡散層２を抵抗とし
て用いると同時に、基板４との間にPN接合を計
成する方法である。しかし乍ら、この方法では拡
散層上あるいはその周辺に厚い酸化膜が形成され
るために接合耐圧が50V前後になり、入力ゲート
１のゲート絶縁膜が簿い場合には保護回路の役目
を果さない可能性がある。この耐圧を下げるため
基板と同一導電型の不純物を高濃度に含む拡散層
を前記拡散層２に接触させる方法がある。しかし
この拡散層を形成する為のフオトレジスト工程が
増えてしまう。
一方フオトレジスト工程を増さないで耐圧を低
下させるには第１図ｂに示すようなゲートコント
ロールドダイオード５を用いる方法が考えられ
る。すなわち入力ゲートトランジスタ１とほゞ同
じ厚さを有するゲート絶縁膜を有するゲート絶縁
膜を用いることにより、接合のゲート近傍の耐圧
を低下させる方法である。しかしこれでは電流容
量が大きくとれない為静電気を完全に逃がすこと
ができず、ゲートコントロールドゲートのゲート
絶縁膜を破壊してしまうことがある。
下させるには第１図ｂに示すようなゲートコント
ロールドダイオード５を用いる方法が考えられ
る。すなわち入力ゲートトランジスタ１とほゞ同
じ厚さを有するゲート絶縁膜を有するゲート絶縁
膜を用いることにより、接合のゲート近傍の耐圧
を低下させる方法である。しかしこれでは電流容
量が大きくとれない為静電気を完全に逃がすこと
ができず、ゲートコントロールドゲートのゲート
絶縁膜を破壊してしまうことがある。
つぎに第１図ｃに示すようなフイールド領域と
同じ厚さを有するゲート絶縁膜を用いたトランジ
スタ７を用いる方法がある。しかしこれもトラン
ジスタのコンダクタンスが小さい為短かい時間で
静電気を逃がすことができない。
同じ厚さを有するゲート絶縁膜を用いたトランジ
スタ７を用いる方法がある。しかしこれもトラン
ジスタのコンダクタンスが小さい為短かい時間で
静電気を逃がすことができない。
第１図ｄは薄いゲート絶縁膜を有するトランジ
スタ８のゲートをGND（接地）に落した構造の
保護回路である。
スタ８のゲートをGND（接地）に落した構造の
保護回路である。
この構造では電流容量を大きくするためにトラ
ンジスタ８のチヤンネル長をきわめて短かくする
ことによりパンチスルーを起こさせる場合があ
る。これは電流容量は充分とれるが、パンチスル
ー電圧の制御が困難であるという欠点を有する。
一方パンチスルーを起さないようなチヤンネル長
にし、ドレイン領域のアバランシエ降伏をトリガ
ーとした横方向のバイポーラトランジスタ作用を
利用することもできる。しかし1974年発行のアプ
ライド・フイジツクス・レターズ（Applied
Physics Letters）（第25巻）の230ページに述べ
られているようにドレイン近傍のゲート絶縁膜中
に電荷が注入され、この為にドレイン―ゲート間
が短絡する事故がおき易い。
ンジスタ８のチヤンネル長をきわめて短かくする
ことによりパンチスルーを起こさせる場合があ
る。これは電流容量は充分とれるが、パンチスル
ー電圧の制御が困難であるという欠点を有する。
一方パンチスルーを起さないようなチヤンネル長
にし、ドレイン領域のアバランシエ降伏をトリガ
ーとした横方向のバイポーラトランジスタ作用を
利用することもできる。しかし1974年発行のアプ
ライド・フイジツクス・レターズ（Applied
Physics Letters）（第25巻）の230ページに述べ
られているようにドレイン近傍のゲート絶縁膜中
に電荷が注入され、この為にドレイン―ゲート間
が短絡する事故がおき易い。
以上述べてきたようにいずれもゲート保護回路
として大きな欠点を有している。
として大きな欠点を有している。
従つて本発明の目的は上記の欠点とくに第１図
ｄの保護回路を改良した入・出力保護回路を備え
たMOS型半導体装置を提供することにある。
ｄの保護回路を改良した入・出力保護回路を備え
たMOS型半導体装置を提供することにある。
本発明によれば低いPN接合耐圧及び高い放電
能力を有し、かつドレイン―ゲート間の短絡を防
止できる保護回路が得られる。
能力を有し、かつドレイン―ゲート間の短絡を防
止できる保護回路が得られる。
第２図に本発明の一実施例の平面模式図を、第
３図にその等価回路図を示す。この実施例は第１
図ｄの等価回路で示されるものにおいて、保護用
トランジスタのソースに抵抗を付加したものであ
る。入力端子３は、不純物濃度１×1015cm-3のＰ
型ケイ素基板内に設けられたＮ型不純物拡散層６
を通して薄いゲート絶縁膜を有するMOSトラン
ジスタ９のドレイン領域１２（不純物濃度1019〜
1020cm-3のＮ型領域）に接続されている。一方ア
ルミニウム配線１１は入力ゲート１（図示しな
い）に導びかれる。
３図にその等価回路図を示す。この実施例は第１
図ｄの等価回路で示されるものにおいて、保護用
トランジスタのソースに抵抗を付加したものであ
る。入力端子３は、不純物濃度１×1015cm-3のＰ
型ケイ素基板内に設けられたＮ型不純物拡散層６
を通して薄いゲート絶縁膜を有するMOSトラン
ジスタ９のドレイン領域１２（不純物濃度1019〜
1020cm-3のＮ型領域）に接続されている。一方ア
ルミニウム配線１１は入力ゲート１（図示しな
い）に導びかれる。
保護トランジスタ９のゲート電極はGND線１
７と接続されている。本実施例では自己整合法に
よるシリコンゲートプロセスを用いており、図に
示すようにトランジスタ部のソースおよびドレイ
ン端は平担でなく尖つた構造を有している。
７と接続されている。本実施例では自己整合法に
よるシリコンゲートプロセスを用いており、図に
示すようにトランジスタ部のソースおよびドレイ
ン端は平担でなく尖つた構造を有している。
これはこの先端で電界集中を起こさせ、ドレイ
ン―基板間の耐圧を下げるためである。ソース領
域１４からポリシリコン（多結晶ケイ素）抵抗１
０に導びくためのアルミニウム配線１５を設け
る。そして開口部１６でGND線１７に導びかれ
る。
ン―基板間の耐圧を下げるためである。ソース領
域１４からポリシリコン（多結晶ケイ素）抵抗１
０に導びくためのアルミニウム配線１５を設け
る。そして開口部１６でGND線１７に導びかれ
る。
本構造では、大きな静電気がかかるとドレイン
領域１２と基板間のアバランシエ降伏は尖つた領
域で始まる。ゲート絶縁膜が900Åの場合アバラ
ンシエ降伏電圧は20V以下となる。（ドレイン領
域１２およびソース領域１４が尖つてない場合は
27〜28Vである。）アバランシエプラズマで生じ
たホールは基板電位を上げソース―基板間が順方
向となつてバイポーラトランジスタ作用が開始
し、静電荷を放電する。この電流で抵抗１０によ
りソース電位が上り、バイポーラトランジスタ作
用は停止する。この間はきわめて短かいのでドレ
イン１２―ケント電極１３間が短絡する程ゲート
絶縁膜中に電荷が注入される機会は減少する。
領域１２と基板間のアバランシエ降伏は尖つた領
域で始まる。ゲート絶縁膜が900Åの場合アバラ
ンシエ降伏電圧は20V以下となる。（ドレイン領
域１２およびソース領域１４が尖つてない場合は
27〜28Vである。）アバランシエプラズマで生じ
たホールは基板電位を上げソース―基板間が順方
向となつてバイポーラトランジスタ作用が開始
し、静電荷を放電する。この電流で抵抗１０によ
りソース電位が上り、バイポーラトランジスタ作
用は停止する。この間はきわめて短かいのでドレ
イン１２―ケント電極１３間が短絡する程ゲート
絶縁膜中に電荷が注入される機会は減少する。
チヤンネル長を短かくしバイポーラトランジス
タの電流利得を上げることにより、殆んど全ての
場合に、多くの静電荷を放電させ、入力ゲート１
が破壊しないような電圧にまで低下させることが
可能である。
タの電流利得を上げることにより、殆んど全ての
場合に、多くの静電荷を放電させ、入力ゲート１
が破壊しないような電圧にまで低下させることが
可能である。
本実施例ではソースのみに抵抗を入れたが、第
４図に等価回路で示すようにゲート電極にも抵抗
を入れることも可能である。更に入力ゲート１の
前に抵抗１８を入れて更に安全を計ることも可能
である。
４図に等価回路で示すようにゲート電極にも抵抗
を入れることも可能である。更に入力ゲート１の
前に抵抗１８を入れて更に安全を計ることも可能
である。
又本実施例ではソース及びゲート電極をGND
配線に接続したが基板と接続することもできる。
配線に接続したが基板と接続することもできる。
更に、ソースに接続される抵抗を、本実施例で
は多結晶シリコンで形成したが、他の抵抗となり
うるもの例えば拡散層を用いることもできる。
は多結晶シリコンで形成したが、他の抵抗となり
うるもの例えば拡散層を用いることもできる。
第１図ａからｄは公知の入・出力保護回路の等
価回路図、第２図は本発明の一実施例を示す平面
模式図、第３図はその等価回路図、第４図は本発
明の他の実施例を示す等価回路図である。 図中１は入力ゲート１、２は拡散層抵抗、３は
入力端子、４は基板、５はゲートコントロール
ド・ダイオード、６は抵抗、７はゲート絶縁膜の
厚い電界効果型トランジスタ、８，９はゲート絶
縁膜の薄い電界効果型トランジスタ、１０は多結
晶シリコン抵抗、１１はアルミニウム配線、１２
はドレイン領域、１３はシリコンゲート電極、１
４はソース領域、１５はソースと多結晶シリコン
抵抗を接続するためのアルミニウム配線、１６は
コンタクト、１７はGNDのアルミニウム配線、
１８は抵抗である。
価回路図、第２図は本発明の一実施例を示す平面
模式図、第３図はその等価回路図、第４図は本発
明の他の実施例を示す等価回路図である。 図中１は入力ゲート１、２は拡散層抵抗、３は
入力端子、４は基板、５はゲートコントロール
ド・ダイオード、６は抵抗、７はゲート絶縁膜の
厚い電界効果型トランジスタ、８，９はゲート絶
縁膜の薄い電界効果型トランジスタ、１０は多結
晶シリコン抵抗、１１はアルミニウム配線、１２
はドレイン領域、１３はシリコンゲート電極、１
４はソース領域、１５はソースと多結晶シリコン
抵抗を接続するためのアルミニウム配線、１６は
コンタクト、１７はGNDのアルミニウム配線、
１８は抵抗である。
Claims (1)
- １ 保護されるべきトランジスタのゲートと基準
電位との間に直列に接続された保護用トランジス
タを有し、該保護用トランジスタのゲートが直接
あるいは抵抗を介して上記基準電位に接続され、
且つソースは抵抗を介して上記基準電位に接続さ
れていることを特徴とするMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408878A JPS54116887A (en) | 1978-03-02 | 1978-03-02 | Mos type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408878A JPS54116887A (en) | 1978-03-02 | 1978-03-02 | Mos type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54116887A JPS54116887A (en) | 1979-09-11 |
| JPS626662B2 true JPS626662B2 (ja) | 1987-02-12 |
Family
ID=12128627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408878A Granted JPS54116887A (en) | 1978-03-02 | 1978-03-02 | Mos type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54116887A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563871A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Protector for field-effect transistor with insulated gate |
| JPS5750109A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | High impedance circuit for integrated circuit |
| DE3103444A1 (de) * | 1981-02-02 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand |
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| JPS583285A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 半導体集積回路の保護装置 |
| IT1211141B (it) * | 1981-12-04 | 1989-09-29 | Ates Componenti Elettron | Circuito limitatore-trasduttore disegnali in alternata codificati in forma binaria, come stadio d'ingresso di un circuito integrato a igfet. |
| JPS60246665A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | 入力保護装置 |
| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| JPS61128553A (ja) * | 1984-11-27 | 1986-06-16 | Mitsubishi Electric Corp | 入力保護回路 |
| US4633283A (en) * | 1985-03-11 | 1986-12-30 | Rca Corporation | Circuit and structure for protecting integrated circuits from destructive transient voltages |
| JPS6276676A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Ｍｏｓ型半導体集積回路装置 |
| JPH0616558B2 (ja) * | 1987-01-28 | 1994-03-02 | 三菱電機株式会社 | 半導体装置の入力保護装置 |
| US5545909A (en) * | 1994-10-19 | 1996-08-13 | Siliconix Incorporated | Electrostatic discharge protection device for integrated circuit |
-
1978
- 1978-03-02 JP JP2408878A patent/JPS54116887A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54116887A (en) | 1979-09-11 |
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