KR970018509A - 고속 바이폴라/bicmos 회로내의 esd 보호회로를 위해 전압을 홀딩하는 가변 바이폴라 scr - Google Patents

고속 바이폴라/bicmos 회로내의 esd 보호회로를 위해 전압을 홀딩하는 가변 바이폴라 scr Download PDF

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아지쓰 아메라세케라
토마스 에이 브롯소스
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Abstract

본 발명은 바이플로/BiCMOS 회로를 위한 고속(예를 들면 900MHz -＞2GH) 서브마이크론 ESD 보호 회로에서 사용되는 이득적으로 낮은 트리거링 및 홀딩 전압을 가지는 실리콘 제어 정류기(SCR)과 같은 바이폴라 구조를 제공한다. 바이폴라 구조는 입력 및 출력 핀에서 낮은 분류 커패시턴스 및 낮은 직렬 저항의 특성을 가지며, 작은 실리콘 영역을 가지며 신호 경로내에서 작거나 거의 없는 림피던스가 추가되는 ESD 보호 회로를 가능하게 한다. 본 발명의 양호한 특성에 있어서, SCR은 종래 기술에서는 보편적인 P-기판에 대향하는 바이플로/BiCMOS 장치의 N-웰내에 조합된다.
본 발명의 양호한 특성은 PNP 트랜지스터를 통해 BSCR 동작을 제어하기 위해 저항과 결합된 제너 다이오드를 사용한다. 제너의 턴-온 전압은 NPN 구조의 에미터-베이스 브레이크다운 전압에 비교되도록 선택되며, 이는 ESD 보호 회로가 정상 회로 동작하에서는 트리거되지 않는 것을 보장하도록 전원 전압보다 약간 높은 전압이다. ESD 공정 동안, 패드 전원이 제너 브레이크다운 전압을 넘어서는 경우, 제너 다이도드는 브레이크 다운되며, 전류가 관련(폴리실리콘) 저항을 통해 흘러서 바이폴라 SCR의 PNP를 트리거하여 관련 보호 회로로부터 높은 ESD 전류를 도전시키기 위해서 BSCR을 활성화한다. BSCR 저항값 및 제너 다이오드 브레이크다운 전압값은 전원 전압과 최적의 경쟁력을 가지기 위해 ESD 보호 회로의 스케일링을 가능하게 하는 홀딩 전압 및 트리거 전압으로 선택된다.

Description

고속 바이폴라/BICMOS 회로내의 ESD 보호회로를 위해 전압을 홀딩하는 가변 바이폴라 SCR
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 및 제3B도는 본 발명에 따른 선택적 ESD 보호 회로의 횡단면도.

Claims (13)

  1. 회로로부터 정전 방전을 보호하는 구조물에 있어서, 제1도전형의 반도체 재료로 형성된 제1반도체 층(52); 상기 제1반도체 층(52)과 반대되는 도전성을 가진 재료로 형성되며, 상기 제1반도체 층(52)의 적어도 한 부분 상에 오버래이하는 제2반도체 층(54); 상기 제2반도체 층(54)의 것과 유사한 도전형을 가지며, 상기 제2반도체 층(54)을 적어도 부분적으로 오버래이하는 제3반도체 층(58); 공통 도전형을 가지며 상기 제3반도체 층(58)에 인접하게 위치한 적어도 2개의 측방향으로 이격된 제1주입 영역(62 및 64); 적어도 2개의 상기 제1주입 영역(62 및 64) 사이에 개재된 제2주입 영역; 상기 제2주입 영역과는 반대되는 도전형을 가지며 상기 제2주입 영역(66)의 적어도 일부분과 접촉하는 제3주입 영역(68); 상기 제2주입 영역과 같은 공통 도전형을 가지며 상기 제3주입 영역으로부터 측방향으로 이격된 제4주입 영역(76)을 포함하되, 상기 제3반도체 층(58)과 함께 제1(62), 제2(66) 및 제3(68) 주입 영역은 전류 바이어싱 장치(100) 및 저항(106)을 포함하는 트리거링 회로에 의해 활성화되는 바이폴라 실리콘 제어 정류기를 한정하는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  2. 제1항에 있어서, 상기 제1(62) 및 제2(66) 주입 영역은 p도전 영역이며, 상기 제3주입 영역(68) 및 상기 제3반도체 층(58)은 n 도전 영역이며, 그로 인해 npn 트랜지스터(80) 및 pnp 트랜지스터(82)를 포함하는 바이폴라 실리콘 제어 정류기를 한정하는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  3. 제2항에 있어서, 상기 트링거링 회로는 상기 npn 트랜지스터(80)의 콜렉터와 상기 pnp 트랜지스터(82)의 에미터 사이에 개재되는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  4. 제3항에 있어서, 상기 npn 트랜지스터(80) 콜렉터 및 상기 pnp 트랜지스터(82)의 에미터는 저항을 통해 서로 연결되는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  5. 제3항에 있어서, 상기 제4주입 영역(76)은 상기 npn 트랜지스터(80) 콜렉터에 대한 깊은 n형 확산 접촉부인 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  6. 제1항에 있어서, 상기 제2주입 영역(66)은 산화층에 의해 상기 제1주입 영역(62 및 64)로부터 이격되는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  7. 제1항에 있어서, 상기 제1(62, 64) 및 제4(76) 주입 영역은 산화층에 의해 이격되는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  8. 제1항에 있어서, 산화층(60)은 적어도 하나의 상기 스택 영역(56a 및 56b)과 오버래잉 관계로 위치한 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  9. 제1항에 있어서, 상기 제4주입 영역(76)은 상기 제3반도체 층(58)과 물리적으로 접촉하는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  10. 제9항에 있어서, 상기 제4주입 영역(76)은 상기 제2반도체 층(54)와 접촉하도록 상기 제3반도체 층(58)을 통해 연장되는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  11. 제1항에 있어서, 상기 제2주입 영역(66)의 적어도 일부분을 오버래잉하는 반도체 막(70)을 더 포함하는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  12. 제10항에 있어서, 상기 반도체 막의 적어도 일부분은 상기 제2주입 영역(66)으로부터 전기적으로 절연되는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
  13. 제1항에 있어서, 상기 제1주입 영역(64)의 적어도 하나는 PNP 트랜지스터의 콜렉터외에도 NPN 트랜지슨터에 대한 베이스의 역할을 하는 것을 특징으로 하는 정전 방전으로부터 회로를 보호하는 구조물.
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