FI90599C - Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita - Google Patents
Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita Download PDFInfo
- Publication number
- FI90599C FI90599C FI860222A FI860222A FI90599C FI 90599 C FI90599 C FI 90599C FI 860222 A FI860222 A FI 860222A FI 860222 A FI860222 A FI 860222A FI 90599 C FI90599 C FI 90599C
- Authority
- FI
- Finland
- Prior art keywords
- voltage mos
- channel transistors
- mos channel
- semiconductor component
- low voltage
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 210000001367 artery Anatomy 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
! 90599
Puolijohdekomponentti sisSltåen korkeajannite-MOS kanava-transistoreita ja matalajSnnite-MOS kanavatransistoreita
Keksintd liittyy puolijohdekomponenttiin (tåsta 5 eteenpain suurjSnnitteinen MOS IC), jossa on korkeajanni-te-MOS kanavatransistoreita ja matalajannite-MOS kanavatransistoreita muodostettuina samalle puolijohdesubstraa-tille, jotka matalajannite-MOS kanavatransistorit on jår-jestetty ohjaamaan korkeajannite-MOS kanavatransistoreita, 10 ja jossa korkeajannite-MOS kanavatransistorit on sijoitet- tu puolijohdesubstraatin aariosiin ja matalajénnite-MOS kanavatransistorit on sijoitettu puolijohdesubstraatin keskelle.
NSyttbpaneelien, kuten EL-paneeli, PDP jne, ohjai-15 met tai muut suurjånnitteiset ohjaimet muodostuvat monesta suurjånnitteisesta MOS kanavatransistorista ja pienjånnit-teisistS logiikkapiireistS, kuten esitetaan US-patentissa nro 4 194 214. Komponentit ovat tavallisesti jårjestetyt niin, etta transistorit ovat palan aariosissa ja piirit 20 palan keskustassa.
Nain rakennetuissa suurjånnitteisissa MOS ICissa suurjannite viedaan pienjannitteisiS logiikkapiirejå ympa-rttiviin palan aariosiin, jolloin pienjannitteisten lo-giikkapiirien kohdalle sattuu potentiaalin minimikohta ja 25 ulkoiset varaukset keraantyvat tahan osaan. Tama vaikuttaa IC-materiaaliin haitallisesti kaantamaiia logiikkapiirin muodostavan pienjannitteisen MOS kanavatransistorin kentan aiheuttaen nain piirin virhetoiminnan.
Vaikka JP-patenttijulkaisuissa SHO 48-14153 ja SHO 30 48-28826 esitetaankin tekniikkaa puolijohdemateriaalin sisaiia olevien laitealueiden sahkOiseksi suojaamiseksi, ei tamakaan tekniikka kykene taydellisesti poistamaan edelia mainitulla tavalla rakennetun MOS IC:n logiikkapii-reja ympardiviin aariosiin tuodun suurjannitteen vaikutus-35 ta.
2 90599
KeksinnOn mukaiselle puolijohdekomponentille on tunnusomaista se, etta matalajannite-MOS kanavatransisto-rit on peitetty johtavalla kerroksella, joka on jaettu joukoksi segmentteja. Matalajannitteinen logiikkapiiri C 5 sijaitsee siis palan A keskelia ja on paailystetty alu-miinilla tai muulla kerroksella D, keksinnOn mukaan (kuvio 1), piirin vakaan ja ulkoisista varauksista riippumattoman toiminnan takaamiseksi. Suurjannitteinen MOS kanavatran-sistori piiri B sijaitsee palan A aariosissa.
10 Nain olien, peittamaiia logiikkapiiri C kaytannOl- lisesti katsoen kokonaan alumiinilla tai muulla johtavalla kerroksella ylhaaita pain niin, etta våliin jåa eristava kerros, ja kytkemaiia kerros sahk6isesti IC-materiaaliin, maapotentiaaliin, pienjanniteiahteeseen tai vastaavaan, 15 ulkoisten varausten vaikutus IC-materiaaliin voidaan sah-kOisesti estaa kokonaan, jolloin suurjannitteinen MOS IC voidaan tehda erittain luotettavaksi ja poistaa mahdolli-suus, etta matalajannitteisen MOS kanavatransistorin, joka muodostaa logiikkapiirin, kentta kaantyy ja aiheuttaa pii-20 rin virhetoiminnan.
Johtava kerros, joka on tyypillinen esilia olevalle keksinnOlle, valmistetaan tavallisesti alumiinista. Kun johtava kerros muodostetaan alumiinista, joka sisåltaå noin 1 % piita, peittava kerros tarttuu paremmin puolijoh-25 teeseen. Vaikka johtavan tason muodostavaa prosessia ei ole erityisesti maaratty, tyhjOhOyrystys on sopiva ja te-hokas. Johtavan tason peittaessa oleellisesti taysin puo-lijohdeosan (logiikkapiiri C), sanonta "oleellisesti taysin" peittava kerros taytyy tulkita tarkoittamaan myds 30 monia johtavia tasoja, jotka pidetaan sahkOisesti samassa potentiaalissa.
Edelia mainitussa suurjannitteisessa MOS kanava-transistorissa on toivottavaa, etta suurresistiivinen kerros, joka on lahde-elektrodin ja nieluelektrodin valissa, 35 peitetaan johtimella alkaen seka lahde- etta nieluelektro- 3 90599 dista ja edelleen joukolla kelluvia johtimia. NSin suur-resistiivinen kerros jaa vapaaksi ulkoisten varausten vai-kutukselta ja kykenee pitamaan suuren jannitteen.
Keksintba selostetaan seuraavassa tarkemmin viit-5 taamalla oheisiin piirustuksiin, joissa kuvio 1 esittaa kaaviomaisesti keksinndn mukaisen puolij ohdekomponenttipalan tasakuviona; kuviot 2(a)-2(f) esittåvåt keksinndn mukaisen puo-lijohdekomponentin valmistusprosessin eri vaiheiden poik-10 kileikkauskuvia; kuvio 3 on piirros, joka esittaa kaavamaisesti esilia olevan keksinnttn toisen toteutuksen puolijohdelas-tua; ja kuviot 4a ja b ovat poikkileikkauskuvia, jotka 15 esittavat keksinnOn ja aikaisemman toteutuksen puolijohde- alustoja, vastaavasti.
Seuraavassa kuvauksessa oletetaan, etta alustan va-semman puoleisella alueella on suurjannitteinen MOS FET ja oikeanpuolisella matalajannitteinen logiikka, kuvio 2.
20 Puolijohdealustana 1 kaytetaan p-tyypin alustaa, jolla on pieni epapuhtauskonsentraatio. 31p*-ioneja istute-taan alustan pinnalle ohuen oksidikalvon 18 lapi kaytta-mana resistia 19 maskina, jonka jaikeen diffuusio muodos-taa suurresistiivisen kerroksen (kuvio 2 (a)).
25 Seuraavaksi ohut oksidikalvo 18 etsataan pois alus- tasta, ohut oksidikalvo 20 kasvatetaan uudelleen ja pii-nitridikalvo 21 tehdaan kalvon påaile hOyryfaasikasvatus-prosessilla. Taman jaikeen muodostetaan kanava-, lahde ja nielualueiden aukot fotoetsaamalla. Nain saatu alusta pei-30 tetaan paikallisesti resistilia 22 ja 11B*-ioneja istutetaan itsesuuntaavalla prosessilla P* alueiden 6 muodostamiseksi (kuvio 2b).
Kåyttamaiia piinitridikalvoa 21 maskina alustaa ok-sidoidaan valikoivasti paksun oksidikalvon 10 muodostami-35 seksi. Taman jaikeen poistetaan piinitridi- ja alla oleva 4 9 Π 5 9 9 ohut oksidikalvo ja ohut oksidikalvo 23 kasvatetaan uudel-leen poistetun alueen paaile. Edelleen, kflyttamålia resis-tia 24 maskina, 31P*-ioneja istutetaan painautumatyypplsen transistorln kanavaosan 16 muodostamiseksi (kuvio 2c).
5 TOmOn jaikeen saatetaan monikiteista piitå alustan pinnalle hOyryfaasikasvatusprosessilla, pii poistetaan tarpeettomilta alueilta ja hllaelektrodit 9 ja 9' seka kelluvat elektrodit 14 muodostetaan seuraavaksi saatu pin-ta peitetaån paikallisesti resistilia 25 ja 11B*-ioneja is-10 tutetaan, jonka jaikeen diffuuslo muodostaa P+-alueet 4 ja 4' (kuvio 2d).
Alustaa seostetaan edelleen fosforilla kayttaen it-sesuuntaavaa diffuusiota tai ionin istutusta lahdealueiden 2,2' ja nielualueiden 3,3' muodostamiseksi. Taman jaikeen 15 tehdaan paksu eristava kalvo hOyryfaasikasvatusprosessilla ja lahde- ja nielukontaktit avataan etsaamalla. Sitten alumiininen tai vastaava johtava kerros tehdaan koko pin-nan paaile tyhjOhOyrystamaiia tai sputteroimalla ja ei-toivotut osat poistetaan lahde-elektrodien 8,8', nielu-20 elektrodien 7,7' ja kelluvien johtimien 14' muodostamiseksi (kuvio 2e).
Paksu eristava kalvo 12 tehdaan jaileen hOyryfaasikasvatusprosessilla. Taman jaikeen muodostetaan reiat nie-lu- ja lahde-elektrodeille ja suurjannitteisen MOS FETin 25 muille vastaaville osille. Lahde-elektrodista 8 lahtevan kenttaievyn 8", nieluelektrodista 7 lahtevan kenttaievyn 7" ja logiikkapiiria sahkOisesti suojaavan ja keksinnOlle tyypillisen suojalevyn 17 muodostamiseksi tehdaan 1 % pii-ta sisaitavasta alumiinista johtava kerros tyhjOhOyrysta-30 maiia koko pinnan kaikille tarpeellisille alueille. Lopuk-si muodostetaan suojaava kalvo 13 ja suurjannitteinen MOS IC on valmis (kuvio 2f).
Toisessa esilia olevan keksinnOn toteutuksessa va-likoivasti tehty oksidikalvo, esimerkiksi, voidaan korvata 35 hOyryfaasikasvatusprosessilla tehdylia eristavaiia kalvol-la. Vaikka suojalevy 17 onkin kytketty edelia esitetyn 5 9 Π 5 9 9 toteutuksen mukaan suurjannitteisen MOS FETin låhteeseen ja alustaan, levy voidaan kytkeS pienjannitteen logiikka-piirille antavaan tehoiahteeseen. Suojalevy 17 voidaan jakaa moneen segmenttiin D kuten kuviota 1 vastaavassa 5 kuvassa 3 on esitetty.
TSssS tapauksessa kukin levysegmentti tulee kytkea suurjannitteisen MOS FETin lahteeseen, alustaan tai pien-j annitetehoiahteeseen.
Kuviot 4a ja 4b esittSvSt suurjånnitteistS MOS 10 FETia esillå olevan keksinnon mukaan ja aikaisemman toteutuksen mukaan, vastaavasti.
Tavanomaisessa suurjannitteisessa MOS FETissa (ku-vio 4b) on P-tyyppinen alusta 1, joka on muodostettu N*-lahdealueen 2 ja N*-nielualueen kanssa. P*-tyyppinen alue 15 4 FETin hilakanavalle on muodostettu IShdealueen 2 ympa- rille itsesuuntaavalla prosessilla. Nielualueeseen 3 on edelleen kytketty suurresistiivinen kerros 5, joka on sa-maa johtavuustyyppia.
Kun puolijohdemateriaalissa, jossa on epapuhtauksia 20 diffusoituneena edellå kuvatulla tavalla, on låhde-elekt- rodi 8 kytketty N+-iahdealueeseen 2 ja nieluelektrodi 7 kytketty N*-iahdealueeseen 3, jaa hilaelektrodin ja nie-luelektrodin vaiiin suurresistiivinen alue 5', joka ei ole peitetty johtavalla materiaalilla kuten alumiinilla tai 25 monikiteiselia piilia. Suurresistiivisen kerroksen peitta-måtdn alue 5' on altis ulkoisten varausten vaikutukselle ja taman vuoksi ongelmana on, etta tarkastettaessa korkean lampdtilan esijannitekokeessa tai vastaavassa, laitteessa esiintyy vaihteluja sahkoisisså ominaisuuksissa kuten jan-30 nitekestavyydessa, nieluvirrassa ja resistanssissa kaytOn aikana. Paremman luotettavuuden takaamiseksi ratkaisemalla tama ongelma, kuvion 2 esittamalla prosessilla valmiste-tussa suurjannitteisessa MOS FETissa on rakenne joka kes-taa suurjannitteen ja jossa suurresistiivinen kalvo on 35 tehty ulkoisten varausten vaikutuksesta riippumattomaksi.
6 9 η 5 9 9
Viitaten kuvioon 4a, joka esitt&M t&ta konstruktiota, suurresistiivinen kerros on kokonaan peitetty låhde-elekt-rodilla 8, nieluelektrodilla 7 ja joukolla kelluvia johti-mia 14'.
5
Claims (3)
1. Puolijohdekomponentti sisaitaen korkeajannite-MOS kanavatransistoreita ja matalajannite-MOS kanavatran- 5 sistoreita muodostettuina samalle puolijohdesubstraatille, jotka matalajannite-MOS kanavatransistorit on jarjestetty ohjaamaan korkeajannite-MOS kanavatransistoreita, ja jossa korkeajannite-MOS kanavatransistorit (B) on sijoitettu puolijohdesubstraatin (A) aariosiin ja matalajannite-MOS 10 kanavatransistorit (C) on sijoitettu puolijohdesubstraatin (A) keskelle, tunnettu siita, etta matalajannite-MOS kanavatransistorit on peitetty johtavalla kerroksella (17), joka on jaettu joukoksi segmentteja.
2. Patenttivaatimuksen 1 mukainen puolijohdekompo-15 nentti, tunnettu siitå, etta korkeajånnite-MOS kanavatransistorilla on lahde-elektrodinsa ja nieluelekt-rodinsa vaiissa suurresistiivisen kerroksen (5) muodostama alue, joka on peitetty johtimella, joka alkaa lahde-elek-trodista (8), ja johtimella, joka alkaa nieluelektrodista 20 (7), seka joukolla kelluvia johtimia (14').
3. Patenttivaatimuksen 1 tai 2 mukainen puolijohdekomponentti, tunnettu siita, etta johtava kerros (17) on muodostettu alumiinista, joka sisaitaa η. 1 % pii- ta. 8 90599
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007776A JPS61168253A (ja) | 1985-01-19 | 1985-01-19 | 高耐圧ｍｏｓ電界効果半導体装置 |
| JP777685 | 1985-01-19 |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| FI860222A0 FI860222A0 (fi) | 1986-01-17 |
| FI860222A FI860222A (fi) | 1986-07-20 |
| FI90599B FI90599B (fi) | 1993-11-15 |
| FI90599C true FI90599C (fi) | 1994-02-25 |
Family
ID=11675074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI860222A FI90599C (fi) | 1985-01-19 | 1986-01-17 | Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4926243A (fi) |
| JP (1) | JPS61168253A (fi) |
| DE (1) | DE3601326A1 (fi) |
| FI (1) | FI90599C (fi) |
| NL (1) | NL189326C (fi) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3641299A1 (de) * | 1986-12-03 | 1988-06-16 | Philips Patentverwaltung | Integrierte halbleiter-schaltung mit mehrlagenverdrahtung |
| JP2555889B2 (ja) * | 1989-06-23 | 1996-11-20 | 日本電気株式会社 | 高耐圧半導体装置 |
| FR2650439B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant une diode |
| JPH03227585A (ja) * | 1989-10-30 | 1991-10-08 | Minolta Camera Co Ltd | レ−ザ光源ユニット |
| US5329155A (en) * | 1990-04-24 | 1994-07-12 | Xerox Corporation | Thin film integrated circuit resistor |
| US5040045A (en) * | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| US5122859A (en) * | 1990-06-29 | 1992-06-16 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US5650359A (en) * | 1991-05-06 | 1997-07-22 | Texas Instruments Incorporated | Composite dielectric passivation of high density circuits |
| US5587329A (en) * | 1994-08-24 | 1996-12-24 | David Sarnoff Research Center, Inc. | Method for fabricating a switching transistor having a capacitive network proximate a drift region |
| KR0175277B1 (ko) * | 1996-02-29 | 1999-02-01 | 김광호 | 중첩된 필드플레이트구조를 갖는 전력반도체장치 및 그의 제조방법 |
| US5770880A (en) * | 1996-09-03 | 1998-06-23 | Harris Corporation | P-collector H.V. PMOS switch VT adjusted source/drain |
| US6110804A (en) * | 1996-12-02 | 2000-08-29 | Semiconductor Components Industries, Llc | Method of fabricating a semiconductor device having a floating field conductor |
| US6750506B2 (en) | 1999-12-17 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device |
| US6614088B1 (en) | 2000-02-18 | 2003-09-02 | James D. Beasom | Breakdown improvement method and sturcture for lateral DMOS device |
| US6617652B2 (en) | 2001-03-22 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | High breakdown voltage semiconductor device |
| KR100535062B1 (ko) | 2001-06-04 | 2005-12-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 고내압 반도체장치 |
| US6472722B1 (en) * | 2001-07-03 | 2002-10-29 | Industrial Technology Research Institute | Termination structure for high voltage devices |
| US6573558B2 (en) | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US6635544B2 (en) * | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US7786533B2 (en) * | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
| US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US6555883B1 (en) * | 2001-10-29 | 2003-04-29 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| US6744117B2 (en) * | 2002-02-28 | 2004-06-01 | Motorola, Inc. | High frequency semiconductor device and method of manufacture |
| JP3846796B2 (ja) * | 2002-11-28 | 2006-11-15 | 三菱電機株式会社 | 半導体装置 |
| WO2005029586A1 (en) * | 2003-09-22 | 2005-03-31 | Koninklijke Philips Electronics, N.V. | Dynamic control of capacitance elements in field effect semiconductor devices |
| JP4667756B2 (ja) * | 2004-03-03 | 2011-04-13 | 三菱電機株式会社 | 半導体装置 |
| US7896875B2 (en) * | 2004-07-20 | 2011-03-01 | Microline Surgical, Inc. | Battery powered electrosurgical system |
| US7348656B2 (en) * | 2005-09-22 | 2008-03-25 | International Rectifier Corp. | Power semiconductor device with integrated passive component |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
| US7859037B2 (en) | 2007-02-16 | 2010-12-28 | Power Integrations, Inc. | Checkerboarded high-voltage vertical transistor layout |
| US8653583B2 (en) * | 2007-02-16 | 2014-02-18 | Power Integrations, Inc. | Sensing FET integrated with a high-voltage transistor |
| US7595523B2 (en) * | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US7557406B2 (en) * | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
| US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
| US10971624B2 (en) * | 2018-03-19 | 2021-04-06 | Macronix International Co., Ltd. | High-voltage transistor devices with two-step field plate structures |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828826A (fi) * | 1971-08-16 | 1973-04-17 | ||
| JPS5232270A (en) * | 1975-09-05 | 1977-03-11 | Hitachi Ltd | Passivation film formaion by sputtering |
| US4177480A (en) * | 1975-10-02 | 1979-12-04 | Licentia Patent-Verwaltungs-G.M.B.H. | Integrated circuit arrangement with means for avoiding undesirable capacitive coupling between leads |
| JPS5327374A (en) * | 1976-08-26 | 1978-03-14 | Sharp Corp | High voltage drive metal oxide semiconductor device |
| DE2713936A1 (de) * | 1977-03-29 | 1978-10-12 | Siemens Ag | Verfahren zum herstellen einer halbleitervorrichtung |
| US4290077A (en) * | 1979-05-30 | 1981-09-15 | Xerox Corporation | High voltage MOSFET with inter-device isolation structure |
| US4536941A (en) * | 1980-03-21 | 1985-08-27 | Kuo Chang Kiang | Method of making high density dynamic memory cell |
| JPS57117268A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Semiconductor device |
| GB2097581A (en) * | 1981-04-24 | 1982-11-03 | Hitachi Ltd | Shielding semiconductor integrated circuit devices from light |
| US4519050A (en) * | 1982-06-17 | 1985-05-21 | Intel Corporation | Radiation shield for an integrated circuit memory with redundant elements |
| JPS604265A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | 絶縁ゲ−ト型電界効果半導体装置 |
-
1985
- 1985-01-19 JP JP60007776A patent/JPS61168253A/ja active Pending
-
1986
- 1986-01-17 FI FI860222A patent/FI90599C/fi not_active IP Right Cessation
- 1986-01-17 NL NLAANVRAGE8600090,A patent/NL189326C/xx not_active IP Right Cessation
- 1986-01-17 DE DE19863601326 patent/DE3601326A1/de active Granted
-
1988
- 1988-03-09 US US07/169,160 patent/US4926243A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4926243A (en) | 1990-05-15 |
| FI90599B (fi) | 1993-11-15 |
| NL189326C (nl) | 1993-03-01 |
| NL189326B (nl) | 1992-10-01 |
| JPS61168253A (ja) | 1986-07-29 |
| NL8600090A (nl) | 1986-08-18 |
| FI860222A0 (fi) | 1986-01-17 |
| DE3601326C2 (fi) | 1993-07-01 |
| DE3601326A1 (de) | 1986-07-24 |
| FI860222A (fi) | 1986-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI90599C (fi) | Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita | |
| US5223451A (en) | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it | |
| EP0304811B1 (en) | Mos transistor | |
| KR19980069958A (ko) | 에스오아이 응용을 위한 벌크 실리콘 전압 평면 | |
| US4730208A (en) | Semiconductor device | |
| US20190371910A1 (en) | Transistor with contacted deep well region | |
| JPH07183516A (ja) | 電界効果型トランジスタとその製造方法 | |
| US3432920A (en) | Semiconductor devices and methods of making them | |
| KR20060090983A (ko) | 측면 박막 ｓｏｉ 디바이스 | |
| KR900007048B1 (ko) | 종형 mos 반도체장치 | |
| KR910000229B1 (ko) | 보호장치를 구비하고 있는 반도체집적회로와 그 제조방법 | |
| US7473974B2 (en) | Semiconductor circuit device including a protection circuit | |
| KR940008730B1 (ko) | 반도체장치 | |
| JPS6373564A (ja) | 半導体装置 | |
| EP0343879B1 (en) | Bipolar transistor and method of making the same | |
| US5962898A (en) | Field-effect transistor | |
| JPH0661435A (ja) | 集積回路のスクリーン装置およびその製造方法 | |
| JP2743814B2 (ja) | 半導体装置 | |
| JP2684712B2 (ja) | 電界効果トランジスタ | |
| KR100208685B1 (ko) | 정전기 보호용 다이오드 및 이의 제조 방법 | |
| KR100192966B1 (ko) | 모스 콘트롤 다이오드 및 그 제조방법 | |
| JPH01166562A (ja) | 半導体装置 | |
| KR970006251B1 (ko) | 반도체 장치 | |
| KR100192327B1 (ko) | 이에스디 보호회로의 구조 및 제조방법 | |
| JPS6045038A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BB | Publication of examined application | ||
| FG | Patent granted |
Owner name: SHARP KABUSHIKI KAISHA |
|
| MA | Patent expired |