KR970006251B1 - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000010410 layer Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 description 26
- 238000010586 diagram Methods 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000007599 discharging Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 208000033999 Device damage Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/732—Vertical transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
내용없음.
Description
제1도는 전하축적(Charge-up)에 의한 손상 감소를 위해 설계된 종래의 레이아웃도.
제2도는 상기 제1도의 레이아웃도를 바탕으로 제조된 반도체장치의 단면도.
제3도는 상기 제2도의 반도체장치를 간략하게 표시한 회로도.
제4도는 전하축적에 의한 손상 감소를 위해 설계된 본 발명의 레이아웃도.
제5도는 상기 제4도의 레이아웃도를 바탕으로 제조된 반도체장치의 단면도.
제6도는 상기 제5도의 반도체장치를 간략하게 표시한 회로도.
본 발명은 반도체장치에 관한 것으로, 특히 부유(Floating)베이스를 가진 바이폴라 접합 트랜지스트(BJT : Bipolar Juntion Transistor)를 이용하여, 플라즈마 식각시 야기되는 전하-에 의한 소자 손상을 감소시키는 반도체장치에 관한 것이다.
VLSI 제조 공정 중, 특히 프라즈마(Plasma) 공정에 의해 야기되는 전하-에 의해 MOS(Metal Oxide Silicon) 소자의 성능이 저하되는 것을 연구한 논문들이 발표되고 있다.
THIN OXIDE DAMAGE BY PLASMA ETCHING AND ASHING PROCESSES(IRPS, 1992년 논문집, 페이지 37-41, 발명자; Hyungcheol Shing 등)에서는, 플라즈마 공정 중 이에 사용되는 플라즈마 이온들에 의해, 포토레지스트로 덮혀지지 않은 알루미늄을 통해 스트레스 전류가 흐르는데, 이 스트레스 전류는, 예컨대 게이트산화막과 같은 얇은 절연막에 전압을 가하게 되어 이 게이트산화막의 절연파괴를 유도한다고 발표했다.
본 발명의 완전한 이해를 돕기 위해 이 기법(Mechanism)을 좀더 상세하게 설명하고자 한다. VLSI를 제조하기 위해서는 많은 식각 및 에싱(Ashing) 공정이 필요한데, 최근 이 식각 공정을 위해 주로 이용되는 것은 플라즈마 식각법이다. 플라즈마 식각법이린 이온화된 가스를 이용하여 소정의 물질을 식각하는 식각법이다. 금속식각을 위한 플라즈마 공정 중, 프라즈마 식각에 사용되는 이온들과 피식각물질의 이온들이 결합하여, 필연적으로, 피식각물질에 원하지 않는 이온들의 축적을 야기시키는데(Charge-Up), 이는 스트레스 전류가 되어 소자의 절연파괴를 유도한다. 예컨대, MOS의 게이트전극을 형성하는 경우, 게이트전극을 형성하기 위해 이용되는 플라즈마 식각에 사용되는 이온들에 의해 게이트전극 표면에 원하지 않는 이온들의 집합을 형성하게(Charge-Up)된다. 이 이온들의 집합은 게이트전극과 반도체기판 사이에 원하지 않는 전압차를 야기시키는데, 이는 게이트전극과 반도체기판 사이에 존재하는 게이트산화막 통해 파울러-노르드하임(Fowler-Nordheim) 전류를 흐르게 하여, 게이트산화막에는 트랩된 전하를, 게이트산화막과 반도체기판의 계면에는 표면상태전하를 야기시켜, 게이트산화막의 브레이크다운전압(Breaddown Voltage)을 저하시키고, 전류 대 전압 곡선을 변형시켜, MOS의 절연 파괴를 유도한다.
Hyungchol Shin 논문에서 제시한 문제점을 해결하기 위하여, GATE OXIDE CHARGING AND ITS ELIMINATION FOR METAL ANTENNA CAPACITOR AND TRANSISTOR IN VLSI CMOS DOUBLE LAYER METAL TECHNOLOGY(발명자; F.Shoue등, Intel Corp.)에서는 세가지 방법을 제시하였다. 이는 첫째, 피식각물질인 금속합금의 시간(The time of alloy chcle)을 증가시키는 방법, 둘째, 피식각물질인 금속물질 상에 얇은 절연물질층을 형성하는 방법, 그리고 세째, 게이트전극 표면에 형성된 이온들의 집합을 반도체기판으로 방전하기위한 통로(path)로 금속안테나(Metal Antenna)를 반도체기판의 다이오드로 연결시키는 방법으로, 이 금속 안테나는 게이트전극과 다이오드를 연결하는 형태로 형성된다.
본 발명은 F.Shoue의 세가지 방법 중 마지막 방법에서 야기되는 문제점을 해결하는 반도체장치를 제공하는 것이므로, 본 발명의 용이한 이해를 돕기위해 F.Shoue의 상기 마지막 방법을 좀더 상세하게 설명하고자 한다.
제1도는 전하축적에 의한 손상 감소 설계를 위한 종래, 즉 F.Shoue 논문에서 제시한 방법을 실현시키기 위한 레이아웃도로서, 실선으로 한정되고 가로로 긴 직사각형 영역은 반도체기판을 활성영역 및 비활성영역으로 구분하는 소자분리영역 형성을 위한 마스크패턴(10)이고, 그 내부에 무수한 점들이 존재하고 세로로 긴 직사각형 영역은 다이오드형성을 위한 마스크패턴(12)이며, 일점쇄선으로 한정되고 세로로 긴 직사각형 영역은 게이트전극형성을 위한 마스크패턴(14)이고, 그 내부에 서로 교차하는 사선이 존재하는 직사각형은 콘택홀 형성을 위한 마스크패턴(16 및 18)이며, 이점쇄선으로 한정되고 세로로 긴 직사각형 영역은 금속-안테나 형성을 위한 마스크패턴(20)이다.
제2도는 상기 제1도의 레이아웃도를 바탕으로 제조된 반도체장치의 단면도이고 상기 레이아웃도의 AA선을 잘라본 것으로서, 제2a도는 반도체기판(100), 상기 반도체기판의 우측에 형성된 다이오드(102), 상기 반도체기판의 좌측 상부에 형성된 게이트전극(106), 상기 반도체기판과 게이트전극 사이에 존재하는 게이트산화막(104) 및 상기 게이트전극과 다이오드를 연결하는 금속-안테나(108)로 구성되고, 제2b도는 상기 제2a도의 반도체장치에 엔-웰(n-well)(110)을 더 구빈한다. 이때, 상기 게이트전극 및 금속-안테나의 표면에 표시된 '+'표시는 플라즈마 공정시 발생하는 '+'이온의 존재를 나타낸다.
플라즈마 공정시, 금속물질과 반응하는 이온은 대부분 '+'이온들이고, 이는 이온전류를 형성하여 직접 혹은 금속을 통해 게이트 전극으로 접속된다. 게이트전극으로 접속된 이온전류는 게이트전극에 '+'방향의 전압을 유기하고, 이에 의해 NMOS의 경우엔 인버젼(Inversion)상태에서 PMOS의 경우엔 어큐물레이션(Accumulation) 상태에서 파울러-노르드하임 전류를 구성한다. 상술한 바와 같이, 상기 파울러-노르드하임 전류는 게이트산화막에는 트랩된 전하를, 게이트산화막과 반도체기판의 계면에는 표면상태 전하를 야기시켜, 결과적으로 게이트산화막의 절연파괴를 유도한다.
상기 제2도에 도시된 반도체장치는, 반도체기판(100)에 다이오드(102)를 형성한 후, 게이트전극(106)과 상기 다이오드를 연결하는 금속-안테나(108)을 형성하여, 게이트전극으로 집속된(Charge-Up)이온들을 상기 다이오드(102)를 통해 반도체기판으로 방전시켜줌으로써, 파울러-노르드하임 전류에 의한 소자의 절연파괴를 해결하고자 했다.
그러나, 제2도는 NMOS의 경우로, 상기 다이오드(102)가 반도체기판에 대해 역바이어스 관계가 되어 게이트전극에 접속된 이온들을 쉽게 방전시켜 주지 못하고, 오히려 게이트전극에 상기 이온들을 축적하는 결과를 발생하여 게이트산화막의 열화를 촉진한다.
제3도는 상기 제2a도에 도시된 반도체장치를 간략하게 표시한 회로도로서, NMOS의 게이트전극과 연결된 다이오드가 역방향으로 바이어스되어 있기 때문에, 바도체기판으로 이온들을 효과적으로 방전하지 못하는 것을 도시한다. 상기 회로도에 의하면 반도체기판으로 방전되지 못한 이온들은 오히려 게이트전극으로 접속된다는 것을 알 수 있다.
따라서, 본 발명의 목적은 플라즈마 공정 시 야기되는 피식각물질에의 전하축적(Charge-Up) 현상에 대해, 축적된 전하를 반도체기판으로 효과적으로 방전할 수 있는 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 게이트산화막 또는 커패시터의 절연파괴를 방지할 수 있는 반도체장치를 제공하는데 있다.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 반도체장치는, 반도체기판 상에 형성되고 그 하부에 얇은 절연막이 형성되어 있는 제1도전층, 상기 반도체기판의 일부 영역의 표면근방에 형성되고 두개 이상의 PN접합을 가진 PN접합부, 상기 PN접합부의 소정영여과 상기 제1도전층을 연결하는 제2도전층 및 상기 PN접합부의 다른 소정영역과 접속된 제3도전층을 구비하는 것을 특징으로 한다.
상기 얇은 절연막의 하부에, 상기 반도체기판과 그 일부가 연결되어 있는 제4도전층을 더 구비하는데, 이때 얇은 절연막은 커패시터를 구성하는 고유전율의 유전체막이 되고, 상기 제1도전층은 플레이트전극이 되며, 상기 제4도전층은 스토리지전극이 된다.
상기 얇은 절연막이 게이트산화막으로 이용될 때, 상기 제1도전층은 게이트전극으로 이용된다.
상기 제1도전층 및 제4도전층은 다결정실리콘으로 구성되고, 상기 제42도전층 및 제3도전층은 알루미늄과 같은 금속물질로 구성된다.
상기 PN접합부는 바이폴라 접합 트랜지스터이거나, 상기 PN접합부는 SCR과 같은 세 개 이상의 접합을 가진 소자이다. 이때, 상기 소정영역은 상기 소자들의 입력단자와 연결되는 불순물영역이고, 상기 다른 소정영역은 상기 소자들의 조절단자와 연결되는 불순물영역이다.
상기 반도체기판은 P형 불순물로 도우프된 경우와, N형 불순물로 도우프된 경우, 두 경우 모두 유효하며, 상기 반도체기판을 구성하는 불순물의 종류가 P형 불순물에서 N형 불순물로 바뀌어지면, PN접합부를 구성하는 불순물의 종류도 이에 따라 바뀌어진다는 것은 당업자에 의해 분명히 알 수 있다.
상기 반도체기판의 일부영역은 회로구성 상 필요한 소자가 형성되지 않는 여유영역으로, 예컨대 소자 분리막 형성영역 또는 칩과 칩 사이의 스크라이브(Scribe) 영역이다.
상기 제3도전층은 회로구성 상 필요한 소자가 형성되지 않는 여유영역 전반에 걸쳐 상기 회로구성상 필요한 소자와는 전기적으로 절연되는 모양이거나, 상기 PN접합부 부근에 상기 회로구성 상 필요한 소자와는 전기적으로 절연되는 모양으로 형성된다.
또한, 제1도전층 또는 제2도전층이, 상부 도전층과 바이홀을 통해 연결될 때, 상기 제3도전층은 다른 비아홀을 통해 상기 상부 도전층과 같은 층에 형성된 다른 상부 도전층과 연결된다. 이때, 상기 다른 상부 도전층은 회로구성 상 필요한 소자가 형성되지 않는 여유영역에서 상기 회로구성 상 필요한 소자와는 전기적으로 절연되는 모양이고, 상기 상부 도전층 및 다른 상부 도전층은 단층 혹은 다층의 도전층을 포함한다.
본 발명에 의한 반도체장치에 의하면, 플라즈마 공정 중에 발생하는 전하를, 바이폴라 접합 트랜지스터(BJT)를 통해 반도체기판으로 용이하게 방전할 수 있으므로, 종래, 다이오드를 이용하여 방전하던 방법에 비해 훨씬 더 효과적인 방전이 이루어진다. 이는 게이트산화막 또는 커패시터의 유전체막의 절연파괴를 방지하여 고신뢰도의 반도체장치를 얻게한다.
이하, 제4도, 제5도 및 제6도를 참조하여, 본 발명의 일실시예를 자세하게 설명하고자 한다.
먼저, 제4도는 전하축적에 의한 손상 감소를 위해 설계된 본 발명에 의한 레이아웃도로서, 실선으로 한정되고 가로로 긴 직사각형 영역은 반도체기판을 활성영역 및 비활성영역으로 구분하기 위한 마스크패턴(30)이고, 상기 마스크패턴(30) 하부에 존재하고 실선으로 한정되며 가로로 긴 직사각형 영역은 BJT를 구성하는 콜렉터를 형성하기 위한 마스크패턴(32)이며, 그 내부에 규칙적으로 사선이 그어진 세로로 긴 직사각형 영역은 BJT를 구성하는 베이스를 형성하기 위한 마스크패턴(34)이고, 그 내부에 무수한 점들이 존재하는 직사각형 영역은 BJT를 구성하는 에미터를 형성하기 위한 마스크패턴(36)이며, 일점쇄선으로 한정되고 세로로 긴 직사각형 영역은 게이트전극 형성을 위한 마스크패턴(38)이고, 2내부에 서로 어긋난 사선이 그어진 영역을 콘택홀 형성을 위한 마스크패턴(40,42 및 44)이며, 이점쇄선으로 한정되고 세로로 긴 직사각형 영역은 게이트전극과 BJT의 에미터를 연결하는 연결선 형성을 위한 마스크패턴(46)이고, 그 내부에 사선이 그어진 가로로 긴 직사각형 영역은 부유(Floating) 베이스전극 형성을 위한 마스크패턴(48)이다.
제5도는 상기 제4도의 레이아웃도를 바탕으로 제조된 반도체장치의 단면도이고 상기 레이아웃도의 AA선을 잘라본 것으로서, 상기 반도체 장치는 반도체기판(200), 상기 반도체기판의 우측에 형성되어 있고, 에미터(206), 베이스(204) 및 콜렉터(202)로 구성된 NPN BJT(특허청구의 범위에는 PN접합부라 표현함), 반도체기판의 좌측 상부에 형성된 게이트전극(210), 상기 게이트전극과 반도체기판 사이에 형성된 게이트 산화막(208), 상기 게이트전극과 에미터를 연결하는 연결선(212) 및 상기 BJT의 베이스(204)에 연결된 부유 베이스전극(214)으로 구성된다.
상기 반도체장치에 의하면, 플라즈마 공정 중, 피식각물질인 금속물질층에 유기되는 이온들이 ('+'로 도시됨) NPN BJT를 통해 반도체기판으로 방전되는데 (화살표로 표현), 이는 상기 이온들이, 게이트전극(21)과 연결선(212) 뿐만 아니라 상기 부유 베이스전극(214)에도 유기되어, NPN BJT를 턴온(turn on)시키기 때문이다. 플라즈마 공정시 금속물질과 반응하는 이온은 대부분 +이온이고 이 이온이 부유베이스전극(214)에 유기되면, BJT의 베이스에 소정의 전압이 가해지는 것과 동일한 효과를 발생하게 되어, 결과적으로 BJT를 턴온시킨다.
플라즈마 공정 중 유기되는 이온들을 방전시키는 방법으로, 상기 제5도에서는 P형 불순물로 도우프된 반도체기판에 형성된 NPN BJT를 대표적인 예로서 설명하였지만, 플라즈마 공정 시 사용하는 가스의 종류 및 피식각물질의 종류에 따라 BJT의 종류가 바뀔 수 있음은 당업자에 의해 분명하다. 또한 상기 BJT 대신 두개 이상의 접합을 가진 모든 소자, 예컨대 SCR과 같은 소자를 이용할 수 있는데, BJT대신 상기 SCR과 같은 다른 소자를 이용하면, BJT의 조절단자로 이용된 상기 부유 베이스전극은 상기 다른 소자의 조절단자로 이용됨은 당연하다. 이는 조절단자가 두개이상 필요한 경우의 소자에도 적용될 수 있다.
상기 본 발명의 일실시예에서는, 게이트전극에 유기되는 이온들을 반도체기판으로 방전하는 것을 예로 삼았으나, 본 발명의 개념이 게이트전극을 포함하는 MOS 트랜지스터 외에도, 얇은 절연막을 게재하는 모든 소자, 예컨대 스토리지전극, 유전체막 및 플레이트전극으로 구성되는 커패시터와 같은 소자에도 적용될 수 있음은 당업자에 의해 분명하다. 이때, 상기 스토리지전극은 반도체기판과 그 일부가 연결되고, 상기 플레이트전극은 BJT에 연결된다.
본 발명의 레이아웃도를 참조하면, 상기 부유 베이스전극 형성을 위한 마스크패턴(48)이 횡방향으로 일정한 넓이를 가지는 모양으로 도시되었지만, 상기 마스크패턴(48)의 모양은, 회로구성 상 필요한 소자가 형성되지 않는 여유영역, 예컨대 소자분리영역, 또는 칩과 칩 사이의 스크라이브영역에서 상기 회로구성 상 필요한 소자와는 전기적으로 절연되는 형태이면 어떠한 모양이라도 가능하다.
또한, 상기 제5도에 도시된 본 발명의 실시예에서는 상기 연결선(212)이 단층으로 형성된 것만 도시하였지만, 본 발명의 개념이 다층의 금속배선 구조에도 효과적으로 적용될 수 있음은 당업자에 의해 분명하다.
제6도는 상기 제5도의 반도체장치를 간략하게 도시한 회로도로서, 이 회로도에 의하면, 게이트전극에 유기된 이온들이 상기 BJT를 통해 효과적으로 반도체기판으로 방전되고 있음을 알 수 있다.
따라서, 본 발명에 의한 반도체장치에 의하면, 플라즈마 공정 중 유기되는 원치않는 이온들을 효과적으로 반도체기판으로 방전시켜 줌으로써, 게이트산화막이나 유전체막과 같은 얇은 절연막의 절연파괴를 방지하여, 고신뢰도의 반도체소자를 얻을 수 있게 한다.
본 발명은 상술한 실시예에만 한정되지 않고, 본 발명의 기술적사상내에서 당분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (12)
- 반도체기판 상에 형성되고 그 하부에 얇은 절연막이 형성되어 있는 제1도전층, 상기 반도체기판의 일부 영역의 표면근방에 형성되고 두 개 이상의 PN접합을 가진 PN접합부, 상기 PN접합부의 소정영역과 상기 제1도전층을 연결하는 제2도전층 및 상기 PN접합부의 다른 소정영역과 접속된 제3도전층을 구비하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 얇은 절연막 하부에, 그 일부가 상기 반도체기판과 연결되어 있는 제4도전층을 더 구비하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제3도전층은 상기 제2도전층 보다 면적이 작음을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 PN접합부는 바이폴라 접합 트랜지스터 또는 SCR인 것을 특징으로 하는 반도체장치.
- 제4항에 있어서, 상기 소정영역은 입력단자와 연결되는 불순물영역이고, 상기 다른 소정영역은 조절단자와 연결되는 불순물 영역인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체기판의 일부 영역은, 회로구성 상 필요한 소자가 형성되지 않는 여유영역인 것을 특징으로 하는 반도체장치.
- 제6항에 있어서, 상기 여유영역은, 소자분리영역 또는 칩과 칩 사이의 스크라이브 영역인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제3도전층은, 회로구성 상 필요한 소자가 형성되지 않는 여유영역 전반에 걸쳐, 상기 회로구성 상 필요한 소자와는 전기적으로 절연되는 모양으로 형성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제3도전층은, 상기 PN접합부 부근에서, 회로구성 상 필요한 소자와는 전기적으로 절연되는 모양으로 형성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1도전층이 상부 도전층과 비아홀을 통해 연결될 때, 상기 제3도전층은 다른 비아홀을 통해, 상기 상부 도전층과 같은 층에 형성된 다른 상부 도전층과 연결되는 것을 특징으로 하는 반도체장치.
- 제10항에 있어서, 상기 다른 상부 도전층은, 회로구성 상 필요한 소자가 형성되지 않는 여유영역에서, 상기 회로구성 상 필요한 소자와는 전기적으로 절연되는 모양인 것을 특징으로 하는 반도체장치.
- 제10항에 있어서, 상기 상부 도전층 및 상기 다른 상부 도전층은 단층 혹은 다층으로 형성된 것을 특징으로 하는 반도체장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940005953A KR970006251B1 (ko) | 1994-03-24 | 1994-03-24 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940005953A KR970006251B1 (ko) | 1994-03-24 | 1994-03-24 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950028003A KR950028003A (ko) | 1995-10-18 |
| KR970006251B1 true KR970006251B1 (ko) | 1997-04-25 |
Family
ID=19379522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940005953A KR970006251B1 (ko) | 1994-03-24 | 1994-03-24 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970006251B1 (ko) |
-
1994
- 1994-03-24 KR KR1019940005953A patent/KR970006251B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950028003A (ko) | 1995-10-18 |
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