FI90599B - Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita - Google Patents
Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita Download PDFInfo
- Publication number
- FI90599B FI90599B FI860222A FI860222A FI90599B FI 90599 B FI90599 B FI 90599B FI 860222 A FI860222 A FI 860222A FI 860222 A FI860222 A FI 860222A FI 90599 B FI90599 B FI 90599B
- Authority
- FI
- Finland
- Prior art keywords
- voltage mos
- high voltage
- channel transistors
- power transistors
- mos field
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
! 90599
Puolijohdekomponentti sisältäen korkeajännite-MOS kanava-transistoreita ja matalajännite-MOS kanavatransistoreita
Keksintö liittyy puolijohdekomponenttiin (tästä
5 eteenpäin suurjännitteinen MOS IC), jossa on korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita muodostettuina samalle puolijohdesubstraa-tille, jotka matalajännite-MOS kanavatransistorit on järjestetty ohjaamaan korkea jännite-MOS kanavatransistoreita, 10 ja jossa korkeajännite-MOS kanavatransistorit on sijoitettu puolijohdesubstraatin ääriosiin ja matalajännite-MOS
kanavatransistorit on sijoitettu puolijohdesubstraatin keskelle.
Näyttöpaneelien, kuten EL-paneeli, PDP jne, ohjai-15 met tai muut suurjännitteiset ohjaimet muodostuvat monesta suurjännitteisestä MOS kanavatransistorista ja pienjännitteisistä logiikkapiireistä, kuten esitetään US-patentissa nro 4 194 214. Komponentit ovat tavallisesti järjestetyt niin, että transistorit ovat palan ääriosissa ja piirit 20 palan keskustassa.
Näin rakennetuissa suurjännitteisissä MOS ICissä suurjännite viedään pienjännitteisiä logiikkapiirejä ympäröiviin palan ääriosiin, jolloin pienjännitteisten lo giikkapiirien kohdalle sattuu potentiaalin minimikohta ja 25 ulkoiset varaukset kerääntyvät tähän osaan. Tämä vaikuttaa IC-materiaaliin haitallisesti kääntämällä logiikkapiirin muodostavan pienjännitteisen MOS kanavatransistorin kentän aiheuttaen näin piirin virhetoiminnan.
Vaikka JP-patenttijulkaisuissa SHO 48-14153 ja SHO 30 48-28826 esitetäänkin tekniikkaa puolijohdemateriaalin sisällä olevien laitealueiden sähköiseksi suojaamiseksi, ei tämäkään tekniikka kykene täydellisesti poistamaan edellä mainitulla tavalla rakennetun MOS IC:n logiikkapiirejä ympäröiviin ääriosiin tuodun suurjännitteen vaikutus-35 ta.
2 90599
Keksinnön mukaiselle puolijohdekomponentille on tunnusomaista se, että matalajännite-MOS kanavatransisto-rit on peitetty johtavalla kerroksella, joka on jaettu joukoksi segmenttejä. Matalajännitteinen logiikkapiiri C 5 sijaitsee siis palan A keskellä ja on päällystetty alumiinilla tai muulla kerroksella D, keksinnön mukaan (kuvio 1), piirin vakaan ja ulkoisista varauksista riippumattoman toiminnan takaamiseksi. Suurjännitteinen MOS kanavatran-sistori piiri B sijaitsee palan A ääriosissa.
10 Näin ollen, peittämällä logiikkapiiri C käytännöl lisesti katsoen kokonaan alumiinilla tai muulla johtavalla kerroksella ylhäältä päin niin, että väliin jää eristävä kerros, ja kytkemällä kerros sähköisesti IC-materiaaliin, maapotentiaaliin, pienjännitelähteeseen tai vastaavaan, 15 ulkoisten varausten vaikutus IC-materiaaliin voidaan sähköisesti estää kokonaan, jolloin suurjännitteinen MOS IC voidaan tehdä erittäin luotettavaksi ja poistaa mahdollisuus, että matalajännitteisen MOS kanavatransistorin, joka muodostaa logiikkapiirin, kenttä kääntyy ja aiheuttaa pii-20 rin virhetoiminnan.
Johtava kerros, joka on tyypillinen esillä olevalle keksinnölle, valmistetaan tavallisesti alumiinista. Kun johtava kerros muodostetaan alumiinista, joka sisältää noin 1 % piitä, peittävä kerros tarttuu paremmin puolijoh-25 teeseen. Vaikka johtavan tason muodostavaa prosessia ei ole erityisesti määrätty, tyhjöhöyrystys on sopiva ja tehokas. Johtavan tason peittäessä oleellisesti täysin puoli johdeosan (logiikkapiiri C), sanonta "oleellisesti täysin" peittävä kerros täytyy tulkita tarkoittamaan myös 30 monia johtavia tasoja, jotka pidetään sähköisesti samassa potentiaalissa.
Edellä mainitussa suurjännitteisessä MOS kanava-transistorissa on toivottavaa, että suurresistiivinen kerros, joka on lähde-elektrodin ja nieluelektrodin välissä, 35 peitetään johtimella alkaen sekä lähde- että nieluelektro- 3 90599 dista ja edelleen joukolla kelluvia johtimia. Näin suur-resistiivinen kerros jää vapaaksi ulkoisten varausten vaikutukselta ja kykenee pitämään suuren jännitteen.
Keksintöä selostetaan seuraavassa tarkemmin viit-5 taamalla oheisiin piirustuksiin, joissa kuvio 1 esittää kaaviomaisesti keksinnön mukaisen puolijohdekomponenttipalan tasakuviona; kuviot 2(a)-2(f) esittävät keksinnön mukaisen puolijohdekomponentin valmistusprosessin eri vaiheiden poik-10 kileikkauskuvia; kuvio 3 on piirros, joka esittää kaavamaisesti esillä olevan keksinnön toisen toteutuksen puolijohdelas-tua; ja kuviot 4a ja b ovat poikkileikkauskuvia, jotka 15 esittävät keksinnön ja aikaisemman toteutuksen puolijohde- alustoja, vastaavasti.
Seuraavassa kuvauksessa oletetaan, että alustan vasemman puoleisella alueella on suurjännitteinen MOS FET ja oikeanpuolisella matalajännitteinen logiikka, kuvio 2.
20 Puolijohdealustana 1 käytetään p-tyypin alustaa, jolla on pieni epäpuhtauskonsentraatio. 31p*-ioneja istutetaan alustan pinnalle ohuen oksidikalvon 18 läpi käyttämällä resistiä 19 maskina, jonka jälkeen diffuusio muodostaa suurresistiivisen kerroksen (kuvio 2 (a)).
25 Seuraavaksi ohut oksidikalvo 18 etsataan pois alus tasta, ohut oksidikalvo 20 kasvatetaan uudelleen ja pii-nitridikalvo 21 tehdään kalvon päälle höyryfaasikasvatus-prosessilla. Tämän jälkeen muodostetaan kanava-, lähde ja nielualueiden aukot fotoetsaamalla. Näin saatu alusta pei-30 tetään paikallisesti resistillä 22 ja 11B*-ioneja istutetaan itsesuuntaavalla prosessilla P* alueiden 6 muodostamiseksi (kuvio 2b).
Käyttämällä piinitridikalvoa 21 maskina alustaa ok-sidoidaan valikoivasti paksun oksidikalvon 10 muodostami-35 seksi. Tämän jälkeen poistetaan piinitridi- ja alla oleva 4 SH) 599 ohut oksidikalvo ja ohut oksidikalvo 23 kasvatetaan uudelleen poistetun alueen päälle. Edelleen, käyttämällä resis-tiä 24 maskina, 31P*-ioneja istutetaan painautumatyyppisen transistorin kanavaosan 16 muodostamiseksi (kuvio 2c).
5 Tämän jälkeen saatetaan monikiteistä piitä alustan pinnalle höyryfaasikasvatusprosessilla, pii poistetaan tarpeettomilta alueilta ja hilaelektrodit 9 ja 9' sekä kelluvat elektrodit 14 muodostetaan seuraavaksi saatu pinta peitetään paikallisesti resistillä 25 ja 11B*-ioneja is-10 tutetaan, jonka jälkeen diffuusio muodostaa P+-alueet 4 ja 4' (kuvio 2d).
Alustaa seostetaan edelleen fosforilla käyttäen it-sesuuntaavaa diffuusiota tai ionin istutusta lähdealueiden 2,2' ja nielualueiden 3,3' muodostamiseksi. Tämän jälkeen 15 tehdään paksu eristävä kalvo höyryfaasikasvatusprosessilla ja lähde- ja nielukontaktit avataan etsaamalla. Sitten alumiininen tai vastaava johtava kerros tehdään koko pinnan päälle tyhjöhöyrystämällä tai sputteroimalla ja ei-toivotut osat poistetaan lähde-elektrodien 8,8', nielu-20 elektrodien 7,7' ja kelluvien johtimien 14' muodostamiseksi (kuvio 2e).
Paksu eristävä kalvo 12 tehdään jälleen höyryfaasikasvatusprosessilla. Tämän jälkeen muodostetaan reiät nielu- ja lähde-elektrodeille ja suurjännitteisen MOS FETin 25 muille vastaaville osille. Lähde-elektrodista 8 lähtevän kenttälevyn 8", nieluelektrodista 7 lähtevän kenttälevyn 7" ja logiikkapiiriä sähköisesti suojaavan ja keksinnölle tyypillisen suojalevyn 17 muodostamiseksi tehdään 1 % piitä sisältävästä alumiinista johtava kerros tyhjöhöyrystä-30 mällä koko pinnan kaikille tarpeellisille alueille. Lopuksi muodostetaan suojaava kalvo 13 ja suurjännitteinen MOS IC on valmis (kuvio 2f).
Toisessa esillä olevan keksinnön toteutuksessa valikoivasti tehty oksidikalvo, esimerkiksi, voidaan korvata 35 höyryfaasikasvatusprosessilla tehdyllä eristävällä kalvolla. Vaikka suojalevy 17 onkin kytketty edellä esitetyn 5 9 Π 5 9 9 toteutuksen mukaan suurjännitteisen MOS FETin lähteeseen ja alustaan, levy voidaan kytkeä pienjännitteen logiikka-piirille antavaan teholähteeseen. Suojalevy 17 voidaan jakaa moneen segmenttiin D kuten kuviota 1 vastaavassa 5 kuvassa 3 on esitetty.
Tässä tapauksessa kukin levysegmentti tulee kytkeä suurjännitteisen MOS FETin lähteeseen, alustaan tai pien-j änniteteholähteeseen.
Kuviot 4a ja 4b esittävät suurjännitteistä MOS 10 FETiä esillä olevan keksinnön mukaan ja aikaisemman toteutuksen mukaan, vastaavasti.
Tavanomaisessa suurjännitteisessä MOS FETissä (kuvio 4b) on P-tyyppinen alusta 1, joka on muodostettu N*-lähdealueen 2 ja N*-nielualueen kanssa. P*-tyyppinen alue 15 4 FETin hilakanavalle on muodostettu lähdealueen 2 ympä rille itsesuuntaavalla prosessilla. Nielualueeseen 3 on edelleen kytketty suurresistiivinen kerros 5, joka on samaa johtavuustyyppiä.
Kun puolijohdemateriaalissa, jossa on epäpuhtauksia 20 diffusoituneena edellä kuvatulla tavalla, on lähde-elekt rodi 8 kytketty N+-lähdealueeseen 2 ja nieluelektrodi 7 kytketty N*-lähdealueeseen 3, jää hilaelektrodin ja nie-luelektrodin väliin suurresistiivinen alue 5', joka ei ole peitetty johtavalla materiaalilla kuten alumiinilla tai 25 monikiteisellä piillä. Suurresistiivisen kerroksen peittämätön alue 5' on altis ulkoisten varausten vaikutukselle ja tämän vuoksi ongelmana on, että tarkastettaessa korkean lämpötilan esijännitekokeessa tai vastaavassa, laitteessa esiintyy vaihteluja sähköisissä ominaisuuksissa kuten jän-30 nitekestävyydessä, nieluvirrassa ja resistanssissa käytön aikana. Paremman luotettavuuden takaamiseksi ratkaisemalla tämä ongelma, kuvion 2 esittämällä prosessilla valmistetussa suurjännitteisessä MOS FETissä on rakenne joka kestää suurjännitteen ja jossa suurresistiivinen kalvo on 35 tehty ulkoisten varausten vaikutuksesta riippumattomaksi.
6 9 n 5 9 9
Viitaten kuvioon 4a, joka esittää tätä konstruktiota, suurresistiivinen kerros on kokonaan peitetty lähde-elektrodilla 8, nieluelektrodilla 7 ja joukolla kelluvia johtimia 14' .
5
Claims (3)
1. Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatran- 5 sistoreita muodostettuina samalle puolijohdesubstraatille, jotka matalajännite-MOS kanavatransistorit on järjestetty ohjaamaan korkeajännite-MOS kanavatransistoreita, ja jossa korkeajännite-MOS kanavatransistorit (B) on sijoitettu puolijohdesubstraatin (A) ääriosiin ja matalajännite-MOS 10 kanavatransistorit (C) on sijoitettu puolijohdesubstraatin (A) keskelle, tunnettu siitä, että matalajännite-MOS kanavatransistorit on peitetty johtavalla kerroksella (17), joka on jaettu joukoksi segmenttejä.
2. Patenttivaatimuksen 1 mukainen puolijohdekompo-15 nentti, tunnettu siitä, että korkeajännite-MOS kanavatransistorilla on lähde-elektrodinsa ja nieluelekt-rodinsa välissä suurresistiivisen kerroksen (5) muodostama alue, joka on peitetty johtimella, joka alkaa lähde-elektrodista (8), ja johtimella, joka alkaa nieluelektrodista 20 (7), sekä joukolla kelluvia johtimia (14').
3. Patenttivaatimuksen 1 tai 2 mukainen puolijohdekomponentti, tunnettu siitä, että johtava kerros (17) on muodostettu alumiinista, joka sisältää n. 1 % piitä. 8 90599
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007776A JPS61168253A (ja) | 1985-01-19 | 1985-01-19 | 高耐圧ｍｏｓ電界効果半導体装置 |
| JP777685 | 1985-01-19 |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| FI860222A0 FI860222A0 (fi) | 1986-01-17 |
| FI860222A FI860222A (fi) | 1986-07-20 |
| FI90599B true FI90599B (fi) | 1993-11-15 |
| FI90599C FI90599C (fi) | 1994-02-25 |
Family
ID=11675074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI860222A FI90599C (fi) | 1985-01-19 | 1986-01-17 | Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4926243A (fi) |
| JP (1) | JPS61168253A (fi) |
| DE (1) | DE3601326A1 (fi) |
| FI (1) | FI90599C (fi) |
| NL (1) | NL189326C (fi) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3641299A1 (de) * | 1986-12-03 | 1988-06-16 | Philips Patentverwaltung | Integrierte halbleiter-schaltung mit mehrlagenverdrahtung |
| JP2555889B2 (ja) * | 1989-06-23 | 1996-11-20 | 日本電気株式会社 | 高耐圧半導体装置 |
| FR2650439B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant une diode |
| JPH03227585A (ja) * | 1989-10-30 | 1991-10-08 | Minolta Camera Co Ltd | レ−ザ光源ユニット |
| US5329155A (en) * | 1990-04-24 | 1994-07-12 | Xerox Corporation | Thin film integrated circuit resistor |
| US5040045A (en) * | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| US5122859A (en) * | 1990-06-29 | 1992-06-16 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US5650359A (en) * | 1991-05-06 | 1997-07-22 | Texas Instruments Incorporated | Composite dielectric passivation of high density circuits |
| US5587329A (en) * | 1994-08-24 | 1996-12-24 | David Sarnoff Research Center, Inc. | Method for fabricating a switching transistor having a capacitive network proximate a drift region |
| KR0175277B1 (ko) * | 1996-02-29 | 1999-02-01 | 김광호 | 중첩된 필드플레이트구조를 갖는 전력반도체장치 및 그의 제조방법 |
| US5770880A (en) * | 1996-09-03 | 1998-06-23 | Harris Corporation | P-collector H.V. PMOS switch VT adjusted source/drain |
| US6110804A (en) * | 1996-12-02 | 2000-08-29 | Semiconductor Components Industries, Llc | Method of fabricating a semiconductor device having a floating field conductor |
| US6750506B2 (en) | 1999-12-17 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device |
| US6614088B1 (en) | 2000-02-18 | 2003-09-02 | James D. Beasom | Breakdown improvement method and sturcture for lateral DMOS device |
| US6617652B2 (en) | 2001-03-22 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | High breakdown voltage semiconductor device |
| KR100535062B1 (ko) | 2001-06-04 | 2005-12-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 고내압 반도체장치 |
| US6472722B1 (en) * | 2001-07-03 | 2002-10-29 | Industrial Technology Research Institute | Termination structure for high voltage devices |
| US6573558B2 (en) | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US6635544B2 (en) * | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US7786533B2 (en) * | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
| US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US6555883B1 (en) * | 2001-10-29 | 2003-04-29 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| US6744117B2 (en) * | 2002-02-28 | 2004-06-01 | Motorola, Inc. | High frequency semiconductor device and method of manufacture |
| JP3846796B2 (ja) * | 2002-11-28 | 2006-11-15 | 三菱電機株式会社 | 半導体装置 |
| WO2005029586A1 (en) * | 2003-09-22 | 2005-03-31 | Koninklijke Philips Electronics, N.V. | Dynamic control of capacitance elements in field effect semiconductor devices |
| JP4667756B2 (ja) * | 2004-03-03 | 2011-04-13 | 三菱電機株式会社 | 半導体装置 |
| US7896875B2 (en) * | 2004-07-20 | 2011-03-01 | Microline Surgical, Inc. | Battery powered electrosurgical system |
| US7348656B2 (en) * | 2005-09-22 | 2008-03-25 | International Rectifier Corp. | Power semiconductor device with integrated passive component |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
| US7859037B2 (en) | 2007-02-16 | 2010-12-28 | Power Integrations, Inc. | Checkerboarded high-voltage vertical transistor layout |
| US8653583B2 (en) * | 2007-02-16 | 2014-02-18 | Power Integrations, Inc. | Sensing FET integrated with a high-voltage transistor |
| US7595523B2 (en) * | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US7557406B2 (en) * | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
| US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
| US10971624B2 (en) * | 2018-03-19 | 2021-04-06 | Macronix International Co., Ltd. | High-voltage transistor devices with two-step field plate structures |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828826A (fi) * | 1971-08-16 | 1973-04-17 | ||
| JPS5232270A (en) * | 1975-09-05 | 1977-03-11 | Hitachi Ltd | Passivation film formaion by sputtering |
| US4177480A (en) * | 1975-10-02 | 1979-12-04 | Licentia Patent-Verwaltungs-G.M.B.H. | Integrated circuit arrangement with means for avoiding undesirable capacitive coupling between leads |
| JPS5327374A (en) * | 1976-08-26 | 1978-03-14 | Sharp Corp | High voltage drive metal oxide semiconductor device |
| DE2713936A1 (de) * | 1977-03-29 | 1978-10-12 | Siemens Ag | Verfahren zum herstellen einer halbleitervorrichtung |
| US4290077A (en) * | 1979-05-30 | 1981-09-15 | Xerox Corporation | High voltage MOSFET with inter-device isolation structure |
| US4536941A (en) * | 1980-03-21 | 1985-08-27 | Kuo Chang Kiang | Method of making high density dynamic memory cell |
| JPS57117268A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Semiconductor device |
| GB2097581A (en) * | 1981-04-24 | 1982-11-03 | Hitachi Ltd | Shielding semiconductor integrated circuit devices from light |
| US4519050A (en) * | 1982-06-17 | 1985-05-21 | Intel Corporation | Radiation shield for an integrated circuit memory with redundant elements |
| JPS604265A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | 絶縁ゲ−ト型電界効果半導体装置 |
-
1985
- 1985-01-19 JP JP60007776A patent/JPS61168253A/ja active Pending
-
1986
- 1986-01-17 FI FI860222A patent/FI90599C/fi not_active IP Right Cessation
- 1986-01-17 NL NLAANVRAGE8600090,A patent/NL189326C/xx not_active IP Right Cessation
- 1986-01-17 DE DE19863601326 patent/DE3601326A1/de active Granted
-
1988
- 1988-03-09 US US07/169,160 patent/US4926243A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4926243A (en) | 1990-05-15 |
| NL189326C (nl) | 1993-03-01 |
| NL189326B (nl) | 1992-10-01 |
| JPS61168253A (ja) | 1986-07-29 |
| NL8600090A (nl) | 1986-08-18 |
| FI90599C (fi) | 1994-02-25 |
| FI860222A0 (fi) | 1986-01-17 |
| DE3601326C2 (fi) | 1993-07-01 |
| DE3601326A1 (de) | 1986-07-24 |
| FI860222A (fi) | 1986-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI90599B (fi) | Puolijohdekomponentti sisältäen korkeajännite-MOS kanavatransistoreita ja matalajännite-MOS kanavatransistoreita | |
| US5223451A (en) | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it | |
| EP0304811B1 (en) | Mos transistor | |
| US4314857A (en) | Method of making integrated CMOS and CTD by selective implantation | |
| US4326213A (en) | Semiconductor device and process for producing the same | |
| US3602782A (en) | Conductor-insulator-semiconductor fieldeffect transistor with semiconductor layer embedded in dielectric underneath interconnection layer | |
| GB1468346A (en) | Devices having conductive tracks at different levels with interconnections therebetween | |
| KR900007048B1 (ko) | 종형 mos 반도체장치 | |
| EP0519741A2 (en) | High-breakdown-voltage semiconductor element | |
| KR900010795A (ko) | 반도체 불휘발성 메모리 및 그 제조방법 | |
| EP1151476B1 (en) | Semiconductor device having a field effect transistor and a method of manufacturing such a device | |
| KR940008730B1 (ko) | 반도체장치 | |
| EP0343879B1 (en) | Bipolar transistor and method of making the same | |
| US6358782B1 (en) | Method of fabricating a semiconductor device having a silicon-on-insulator substrate and an independent metal electrode connected to the support substrate | |
| US4441941A (en) | Method for manufacturing a semiconductor device employing element isolation using insulating materials | |
| JP3311759B2 (ja) | スクリーン構造を有する集積回路およびその製造方法 | |
| GB2047961A (en) | Self-registered igfet structure | |
| JPS62262462A (ja) | 半導体装置 | |
| JP2598446B2 (ja) | Ｍｉｓ−ｆｅｔ | |
| KR900001835B1 (ko) | 협채널폭 misfet를 갖는 반도체 집적회로 장치 | |
| JP2684712B2 (ja) | 電界効果トランジスタ | |
| JPH07111311A (ja) | 半導体装置およびその製造方法 | |
| KR960013633B1 (ko) | 반도체 집적회로의 쉴딩 방법 | |
| JPS622706B2 (fi) | ||
| KR100259581B1 (ko) | 테스트 패턴 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BB | Publication of examined application | ||
| FG | Patent granted |
Owner name: SHARP KABUSHIKI KAISHA |
|
| MA | Patent expired |