JPH0661435A - 集積回路のスクリーン装置およびその製造方法 - Google Patents
集積回路のスクリーン装置およびその製造方法Info
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- JPH0661435A JPH0661435A JP3088013A JP8801391A JPH0661435A JP H0661435 A JPH0661435 A JP H0661435A JP 3088013 A JP3088013 A JP 3088013A JP 8801391 A JP8801391 A JP 8801391A JP H0661435 A JPH0661435 A JP H0661435A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000000470 constituent Substances 0.000 claims abstract 3
- 150000002500 ions Chemical class 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000004888 barrier function Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 238000009413 insulation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 166
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 239000004020 conductor Substances 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 230000000873 masking effect Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 239000010408 film Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 239000002775 capsule Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000011949 advanced processing technology Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
- H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】 (修正有)
【目的】 半導体集積回路、例えばバイポーラトランジ
スタのベース領域に寄生成分が発生しないような製法を
考究する。 【構成】 半導体集積回路(1)は、基板(2)と、ト
ランジスタのベース領域(4)を有するエピタキシャル
層(3)と、第1絶縁酸化層(5)と、第2絶縁酸化層
(11)と、保護層(13)と、を含む。第1酸化層
は、電気的接触層(7)と、スクリーン層(8)と、接
続層(9)と、を含む強く(n+ )ドーピングされた多
結晶層を担持する。接続層(9)は、スクリーン層
(8)を、電気的接触層(7)を経てエピタキシャル層
(3)に電気的に接続する。スクリーン層は、ベース領
域(4)間のエピタキシャル層内における反転(+)お
よび寄生成分の発生を防止する。多結晶層装置は簡単で
共通の工程段階において製造されうる。この装置は高温
に耐えることができ、第2絶縁層(11)の付着を容易
ならしめうる。
スタのベース領域に寄生成分が発生しないような製法を
考究する。 【構成】 半導体集積回路(1)は、基板(2)と、ト
ランジスタのベース領域(4)を有するエピタキシャル
層(3)と、第1絶縁酸化層(5)と、第2絶縁酸化層
(11)と、保護層(13)と、を含む。第1酸化層
は、電気的接触層(7)と、スクリーン層(8)と、接
続層(9)と、を含む強く(n+ )ドーピングされた多
結晶層を担持する。接続層(9)は、スクリーン層
(8)を、電気的接触層(7)を経てエピタキシャル層
(3)に電気的に接続する。スクリーン層は、ベース領
域(4)間のエピタキシャル層内における反転(+)お
よび寄生成分の発生を防止する。多結晶層装置は簡単で
共通の工程段階において製造されうる。この装置は高温
に耐えることができ、第2絶縁層(11)の付着を容易
ならしめうる。
Description
【0001】
【産業上の利用分野】本発明は、集積回路装置に関し、
この集積回路装置は、所望の極性を有するイオンによっ
てドーピングされた半導体層と、該半導体層表面内の互
いに間隔を置いた成分領域であってその少なくとも2領
域が前記半導体層と反対の極性のイオンによってドーピ
ングされている前記成分領域と、前記半導体層に対する
電気的接続のための切除部を有する該半導体層上の第1
絶縁半導体酸化層と、該半導体酸化層上の多結晶半導体
材料層と、を含み、前記集積回路は、前記半導体層内に
電荷反転を生ぜしめるための電界スレッショルド電圧よ
り大な電圧に、接続されうるようになっている。本発明
はまた、この集積回路装置の製造方法にも関する。
この集積回路装置は、所望の極性を有するイオンによっ
てドーピングされた半導体層と、該半導体層表面内の互
いに間隔を置いた成分領域であってその少なくとも2領
域が前記半導体層と反対の極性のイオンによってドーピ
ングされている前記成分領域と、前記半導体層に対する
電気的接続のための切除部を有する該半導体層上の第1
絶縁半導体酸化層と、該半導体酸化層上の多結晶半導体
材料層と、を含み、前記集積回路は、前記半導体層内に
電荷反転を生ぜしめるための電界スレッショルド電圧よ
り大な電圧に、接続されうるようになっている。本発明
はまた、この集積回路装置の製造方法にも関する。
【0002】
【従来の技術】いわゆる寄生成分が半導体集積回路内に
生じる危険については、しばしば言及されている。いわ
ゆる寄生成分の例としては、2つのバイポーラ・トラン
ジスタのベース領域間に生じる寄生MOS(金属酸化物
半導体)トランジスタがある。集積回路は半導体基板上
に構成され、ベース領域が拡散されたエピタキシャル層
を含む。これらのベース領域は、常態において2つのバ
イポーラ・トランジスタが互いに障害を及ぼし合わない
ように、十分な間隔を与えられる。他のいくつかの層、
例えば、直接エピタキシャル層上に配置される絶縁性の
第1酸化物層、電気的接続、および複合構造の最上層を
形成する電気絶縁性保護層、がエピタキシャル層上に設
けられる。この保護層は、望ましくない湿気の薄膜によ
って覆われる可能性があり、この薄膜は、導電性のもの
であって、例えば、集積回路の端子電圧に接続される。
湿気膜はゲートとして働き、端子電圧の電位で配置され
てベース領域間のエピタキシャル層内の電荷を引付け、
いわゆる反転を起こし、それによって前述の寄生MOS
トランジスタを作り出す。反転が起こるためには、湿気
膜の電位が電界スレッショルド電圧を超える必要があ
る。寄生MOSトランジスタの問題は、低電圧用の集積
回路、例えば端子電圧が約5ボルトのコンピュータ内の
メモリ回路、の場合には、比較的容易に回避できる。こ
のような集積回路においては、電界スレッショルド電圧
を、拡散または注入の追加によって上昇させることによ
り、周知のように反転を防止できる。
生じる危険については、しばしば言及されている。いわ
ゆる寄生成分の例としては、2つのバイポーラ・トラン
ジスタのベース領域間に生じる寄生MOS(金属酸化物
半導体)トランジスタがある。集積回路は半導体基板上
に構成され、ベース領域が拡散されたエピタキシャル層
を含む。これらのベース領域は、常態において2つのバ
イポーラ・トランジスタが互いに障害を及ぼし合わない
ように、十分な間隔を与えられる。他のいくつかの層、
例えば、直接エピタキシャル層上に配置される絶縁性の
第1酸化物層、電気的接続、および複合構造の最上層を
形成する電気絶縁性保護層、がエピタキシャル層上に設
けられる。この保護層は、望ましくない湿気の薄膜によ
って覆われる可能性があり、この薄膜は、導電性のもの
であって、例えば、集積回路の端子電圧に接続される。
湿気膜はゲートとして働き、端子電圧の電位で配置され
てベース領域間のエピタキシャル層内の電荷を引付け、
いわゆる反転を起こし、それによって前述の寄生MOS
トランジスタを作り出す。反転が起こるためには、湿気
膜の電位が電界スレッショルド電圧を超える必要があ
る。寄生MOSトランジスタの問題は、低電圧用の集積
回路、例えば端子電圧が約5ボルトのコンピュータ内の
メモリ回路、の場合には、比較的容易に回避できる。こ
のような集積回路においては、電界スレッショルド電圧
を、拡散または注入の追加によって上昇させることによ
り、周知のように反転を防止できる。
【0003】高い供給電圧用の回路の場合には、この方
法は、スレッショルド電圧を上昇させる拡散部間の広い
間隔と、トランジスタのブレークダウン電圧を劣化させ
ないための、例えばベース拡散と、を必要とする。もう
1つの周知の方法は、金属スクリーンの使用を含む。金
属スクリーンは、エピタキシャル層の電位に接続され、
スクリーン下において寄生反転が起こるのを防止する。
この方法の欠点は、金属導体の配設およびこれらの導体
の周辺成分への接続の困難性にある。導体およびスクリ
ーンの配設は、1つの同じ金属層によって行われ、短絡
を避けることは困難である。1つの周知の解決は、スク
リーン用に1つと、導体配置用に1つの、2つの金属層
の使用によって得られる。しかし、この解決は、製造工
程を遙かに複雑化し、かつ遙かに高価格化する。そのわ
けは、それが、追加の工程およびマスキング段階の導入
を必要とするからである。第2金属層に対する電気的絶
縁のために、第1金属層上に堆積せしめなくてはならな
い酸化層は、特に問題となる。メタライゼーションは、
高温に耐えられないので、酸化層は、良好な第2メタラ
イゼーションを可能ならしめるために、ディスクのトポ
グラフィを被覆する必要がある。利用可能な最高温度が
低いほど、これを行うのはますます困難になる。
法は、スレッショルド電圧を上昇させる拡散部間の広い
間隔と、トランジスタのブレークダウン電圧を劣化させ
ないための、例えばベース拡散と、を必要とする。もう
1つの周知の方法は、金属スクリーンの使用を含む。金
属スクリーンは、エピタキシャル層の電位に接続され、
スクリーン下において寄生反転が起こるのを防止する。
この方法の欠点は、金属導体の配設およびこれらの導体
の周辺成分への接続の困難性にある。導体およびスクリ
ーンの配設は、1つの同じ金属層によって行われ、短絡
を避けることは困難である。1つの周知の解決は、スク
リーン用に1つと、導体配置用に1つの、2つの金属層
の使用によって得られる。しかし、この解決は、製造工
程を遙かに複雑化し、かつ遙かに高価格化する。そのわ
けは、それが、追加の工程およびマスキング段階の導入
を必要とするからである。第2金属層に対する電気的絶
縁のために、第1金属層上に堆積せしめなくてはならな
い酸化層は、特に問題となる。メタライゼーションは、
高温に耐えられないので、酸化層は、良好な第2メタラ
イゼーションを可能ならしめるために、ディスクのトポ
グラフィを被覆する必要がある。利用可能な最高温度が
低いほど、これを行うのはますます困難になる。
【0004】第1酸化層には、金属スクリーン以外の諸
層も、しばしば付着せしめられる。その1例は、トラン
ジスタのベースの周囲の多結晶層であり、この層は、ベ
ース端縁における電気的ブレークダウンを防止するスク
リーンを形成する。この多結晶層と金属スクリーンと
は、別個のマスクを用いる別個の工程段階においては付
着せしめられ、これらの工程段階は比較的に多くの経費
を要する。1つの、そのような多結晶ベーススクリーン
は、Revue De Physique Appli
quee,Tome 13,December 197
8に所載のM.Roche著「An Advanced
Processing Technology fo
r High Voltage Bipolar I
C’s」に詳述されている。その場合には、スクリーン
は、金属接続を経て、エピタキシャル層の電位に対し正
である電位に接続される。多結晶層のもう1つの例は、
IEEE Transactions on Elec
tron Devices,Vol.36,No.9,
September 1989に所載のDenny D
uan−Lee Tang外著「The Design
and Electrical Character
istics of High−Performanc
e Sinhle−Poly Ion−Implant
ed Bipolar Transistors」に記
載されている。この論文においては、上述の多結晶層
は、トランジスタのためのエミッタ接触を形成する。
層も、しばしば付着せしめられる。その1例は、トラン
ジスタのベースの周囲の多結晶層であり、この層は、ベ
ース端縁における電気的ブレークダウンを防止するスク
リーンを形成する。この多結晶層と金属スクリーンと
は、別個のマスクを用いる別個の工程段階においては付
着せしめられ、これらの工程段階は比較的に多くの経費
を要する。1つの、そのような多結晶ベーススクリーン
は、Revue De Physique Appli
quee,Tome 13,December 197
8に所載のM.Roche著「An Advanced
Processing Technology fo
r High Voltage Bipolar I
C’s」に詳述されている。その場合には、スクリーン
は、金属接続を経て、エピタキシャル層の電位に対し正
である電位に接続される。多結晶層のもう1つの例は、
IEEE Transactions on Elec
tron Devices,Vol.36,No.9,
September 1989に所載のDenny D
uan−Lee Tang外著「The Design
and Electrical Character
istics of High−Performanc
e Sinhle−Poly Ion−Implant
ed Bipolar Transistors」に記
載されている。この論文においては、上述の多結晶層
は、トランジスタのためのエミッタ接触を形成する。
【0005】
【発明が解決しようとする課題】本発明は、上述の欠点
を回避することを目的とする。
を回避することを目的とする。
【0006】
【課題を解決するための手段】上記の目的は、本発明に
より、次のようにして達成される。すなわち、ベース領
域間のスクリーンと、エピタキシャル層に対する電気的
接続部と、該スクリーンと該エピタキシャル層接続部と
の間の電気的接続部と、を絶縁酸化層上の強くドーピン
グされた多結晶半導体層によって構成する。該酸化層は
また、ドーピングされた多結晶層から成る電気抵抗と、
キャパシタコーティングとをも担持する。これらの多結
晶層は、互いに共通な方法の少数の段階によって付着さ
せることができ、比較的に耐熱的である。この耐熱性に
より、多結晶層が絶縁性半導体層により被覆される際の
方法が簡単化される。装置は、特許請求の範囲に提示さ
れた諸特徴を有する。
より、次のようにして達成される。すなわち、ベース領
域間のスクリーンと、エピタキシャル層に対する電気的
接続部と、該スクリーンと該エピタキシャル層接続部と
の間の電気的接続部と、を絶縁酸化層上の強くドーピン
グされた多結晶半導体層によって構成する。該酸化層は
また、ドーピングされた多結晶層から成る電気抵抗と、
キャパシタコーティングとをも担持する。これらの多結
晶層は、互いに共通な方法の少数の段階によって付着さ
せることができ、比較的に耐熱的である。この耐熱性に
より、多結晶層が絶縁性半導体層により被覆される際の
方法が簡単化される。装置は、特許請求の範囲に提示さ
れた諸特徴を有する。
【0007】
【実施例】以下、添付図面を参照しつつ、本発明の実施
例について詳述する。図1は、本発明の実施例の斜視断
面図である。集積回路1は、周知のように半導体基板2
を含み、この基板は図示の実施例においては、弱く正に
p- ドーピングされたシリコン基板である。このシリコ
ン基板は、弱く負にn- ドーピングされたエピタキシャ
ルシリコン層3を担持する。このエピタキシャル層の表
面内には、2つの正にドーピングされかつ互いに間隔を
置いた成分領域4が配置されている。この実施例におい
ては、これらの成分領域は2つの別個のバイポーラ・ト
ランジスタを形成するが、わかりやすくするために、図
には詳細は示してない。エピタキシャル層3上には、第
1絶縁二酸化シリコン層5が配置され、この層は、エピ
タキシャル層3との電気的接続を行うための切除部6を
有する。第1二酸化シリコン層5は、多結晶シリコン層
を担持するが、本発明においては、担持されるこれらの
層には、電気的接触層7、スクリーン層8、および接続
層9が含まれる。電気的接触層7は、切除部6内へ延長
し、この切除部に近接して酸化層5上に形成される。ス
クリーン層8は、ベース領域4間に位置する領域上へ延
長し、接続層9を経て電気的接触層7に電気的に接続さ
れる。接続層9は、図示されているように、ベース領域
4から離れた領域において、層7とスクリーン層8との
間に延長する。3つの多結晶層7、8、9は、強く負に
n+ ドーピングされ、導電性を有する。この強いn+ ド
ーピングは、切除部6を貫通してエピタキシャル層3ま
で達し、領域10に達することにより、バイポーラ・ト
ランジスタのエミッタとの電気的接続を形成し、またス
クリーン層8をエピタキシャル層3に電気的に接続する
手段をも形成する。第1二酸化シリコン層5および多結
晶層7,8,9は、第2二酸化シリコン層11によって
被覆される。層11は、集積回路1内の他の電気導体、
例えば金属導体12に対する電気絶縁を行なう。第2二
酸化シリコン層11は、保護層13、例えば二酸化シリ
コン層、によって被覆される。
例について詳述する。図1は、本発明の実施例の斜視断
面図である。集積回路1は、周知のように半導体基板2
を含み、この基板は図示の実施例においては、弱く正に
p- ドーピングされたシリコン基板である。このシリコ
ン基板は、弱く負にn- ドーピングされたエピタキシャ
ルシリコン層3を担持する。このエピタキシャル層の表
面内には、2つの正にドーピングされかつ互いに間隔を
置いた成分領域4が配置されている。この実施例におい
ては、これらの成分領域は2つの別個のバイポーラ・ト
ランジスタを形成するが、わかりやすくするために、図
には詳細は示してない。エピタキシャル層3上には、第
1絶縁二酸化シリコン層5が配置され、この層は、エピ
タキシャル層3との電気的接続を行うための切除部6を
有する。第1二酸化シリコン層5は、多結晶シリコン層
を担持するが、本発明においては、担持されるこれらの
層には、電気的接触層7、スクリーン層8、および接続
層9が含まれる。電気的接触層7は、切除部6内へ延長
し、この切除部に近接して酸化層5上に形成される。ス
クリーン層8は、ベース領域4間に位置する領域上へ延
長し、接続層9を経て電気的接触層7に電気的に接続さ
れる。接続層9は、図示されているように、ベース領域
4から離れた領域において、層7とスクリーン層8との
間に延長する。3つの多結晶層7、8、9は、強く負に
n+ ドーピングされ、導電性を有する。この強いn+ ド
ーピングは、切除部6を貫通してエピタキシャル層3ま
で達し、領域10に達することにより、バイポーラ・ト
ランジスタのエミッタとの電気的接続を形成し、またス
クリーン層8をエピタキシャル層3に電気的に接続する
手段をも形成する。第1二酸化シリコン層5および多結
晶層7,8,9は、第2二酸化シリコン層11によって
被覆される。層11は、集積回路1内の他の電気導体、
例えば金属導体12に対する電気絶縁を行なう。第2二
酸化シリコン層11は、保護層13、例えば二酸化シリ
コン層、によって被覆される。
【0008】序論において述べたように、保護層13の
表面は、例えばその上に湿気の膜が形成されることによ
り、導電的になりうる。この膜は、集積回路1に接続さ
れた電圧、例えばバイポーラ・トランジスタの、大きさ
−90ボルトのコレクタ電圧Vc、に接続されうる。湿
気膜に対する接続は、集積回路の端縁を経て、あるい
は、集積回路が収容されたカプセルを経て、延長しう
る。保護層13の表面上に存在する湿気膜は、Vcに近
い電位を有し、エピタキシャル層3内の正電荷を引付
け、前述の反転を起こす。図1においては、これはベー
ス領域4の+の符号によって示されている。スクリーン
層8は、エピタキシャル層3と同電位を有するこの層の
下における電荷の吸引を妨げる。スクリーン層8がない
場合は、ベース領域間に正電荷の連続領域が形成され
る。これにより、導電状態にある前述の望ましくない寄
生MOSトランジスタが発生する。前述のように、反転
が発生するためには、集積回路に予定された電圧Vc
が、エピタキシャル層3に対するスレッショルド電圧を
超える必要がある。
表面は、例えばその上に湿気の膜が形成されることによ
り、導電的になりうる。この膜は、集積回路1に接続さ
れた電圧、例えばバイポーラ・トランジスタの、大きさ
−90ボルトのコレクタ電圧Vc、に接続されうる。湿
気膜に対する接続は、集積回路の端縁を経て、あるい
は、集積回路が収容されたカプセルを経て、延長しう
る。保護層13の表面上に存在する湿気膜は、Vcに近
い電位を有し、エピタキシャル層3内の正電荷を引付
け、前述の反転を起こす。図1においては、これはベー
ス領域4の+の符号によって示されている。スクリーン
層8は、エピタキシャル層3と同電位を有するこの層の
下における電荷の吸引を妨げる。スクリーン層8がない
場合は、ベース領域間に正電荷の連続領域が形成され
る。これにより、導電状態にある前述の望ましくない寄
生MOSトランジスタが発生する。前述のように、反転
が発生するためには、集積回路に予定された電圧Vc
が、エピタキシャル層3に対するスレッショルド電圧を
超える必要がある。
【0009】図2には、本発明の別の実施例の断面図が
示されている。エピタキシャル層3は、シリコン基板2
上に配置され、絶縁二酸化シリコン層5を担持する。図
1に関連して前述したように、エピタキシャル層の表面
は、成分領域4を担持し、酸化層5は、電気的接触層7
のために形成された切除部6を有する。スクリーン層8
は、前記成分領域4間の領域内の酸化層5上に延長す
る。スクリーン層8と電気的接触層7とは、接続層9を
経て互いに接続されている。この実施例においては、酸
化層5は、多結晶シリコンの他の諸層を担持している。
これらの層のうち、1つは所望の極性のイオンにより、
所望の程度までドーピングされることによって、集積回
路1内に電気抵抗を形成する抵抗層14である。キャパ
シタ層15は強くドーピングされ、第1キャパシタの一
方の導電性コーティングを形成する。このキャパシタ
は、エピタキシャル層3内に強く負にn+ ドーピングさ
れた領域16を形成する第2導電性コーティングを有す
る。このキャパシタの誘電体17は、二酸化シリコンか
ら成る。第2キャパシタは、強くドーピングされた多結
晶シリコンの導電性コーティング18と、誘電体19
と、エピタキシャル層3内に正にpドーピングされた領
域を形成するもう1つのコーティングと、を有する。本
発明の1つの有利な実施例においては、多結晶層7,
8,9,14,15,18は、共通多結晶層の諸部分を
なす。この層は、図3から図8までに関連して後述され
る方法によって、酸化層5に付着せしめられる。
示されている。エピタキシャル層3は、シリコン基板2
上に配置され、絶縁二酸化シリコン層5を担持する。図
1に関連して前述したように、エピタキシャル層の表面
は、成分領域4を担持し、酸化層5は、電気的接触層7
のために形成された切除部6を有する。スクリーン層8
は、前記成分領域4間の領域内の酸化層5上に延長す
る。スクリーン層8と電気的接触層7とは、接続層9を
経て互いに接続されている。この実施例においては、酸
化層5は、多結晶シリコンの他の諸層を担持している。
これらの層のうち、1つは所望の極性のイオンにより、
所望の程度までドーピングされることによって、集積回
路1内に電気抵抗を形成する抵抗層14である。キャパ
シタ層15は強くドーピングされ、第1キャパシタの一
方の導電性コーティングを形成する。このキャパシタ
は、エピタキシャル層3内に強く負にn+ ドーピングさ
れた領域16を形成する第2導電性コーティングを有す
る。このキャパシタの誘電体17は、二酸化シリコンか
ら成る。第2キャパシタは、強くドーピングされた多結
晶シリコンの導電性コーティング18と、誘電体19
と、エピタキシャル層3内に正にpドーピングされた領
域を形成するもう1つのコーティングと、を有する。本
発明の1つの有利な実施例においては、多結晶層7,
8,9,14,15,18は、共通多結晶層の諸部分を
なす。この層は、図3から図8までに関連して後述され
る方法によって、酸化層5に付着せしめられる。
【0010】図3には、弱く正にドーピングされたシリ
コン基板2が示され、その上には、弱く負にドーピング
されたエピタキシャルシリコン層3が周知のようにして
成長せしめられている。基板2内の領域は、エピタキシ
ャルシリコン層3の成長に先立ってドーピングされうる
が、これは本発明の一部をなすものではないので、図示
されていない。エピタキシャル層3内の諸領域は、詳細
な図示のないマスクを用いて、強くドーピングされる。
これに関する1例は、領域16であり、この領域は、集
積回路1内のキャパシタの一部を形成するために、強く
負にn+ ドーピングされている。9000Åの厚さを有
する第1酸化層5は、例えばエピタキシャル層の表面上
の該層を酸化することによって、エピタキシャル層に付
着せしめられる。酸化層5には、いくつかの部分段階を
含むマスキング工程により、穴が形成される。ホトレジ
スト材料層20が酸化層5に付着せしめられ、その後写
真成分マスク21が層20の上表面上に付着せしめられ
る。このホトレジスト層20は、マスク21の開口部に
おいて露光されて現像され、その後マスクと、現像され
たホトレジスト20とは除去されて、酸化層5に窓22
がエッチングされる。次に、ホトレジスト層20の残り
が図4に示されているように除去される。その後、成分
領域4および領域23および24が、拡散またはイオン
注入のいずれかによって、窓22を通して正イオンpに
よりドーピングされる。エピタキシャル層3の他部分
は、酸化層5によりこのドーピングから保護される。こ
の正のドーピングは、領域16の、以前の負のドーピン
グより遙かに弱いので、領域16の全体は、負にドーピ
ングされたままとなる。窓22を通してのドーピング
は、このドーピング工程中に窓22内のエピタキシャル
層3上に、厚さ約3000Åまで酸化層25を成長せし
めるような、酸化雰囲気中において行なわれる。これ
は、図4に、窓内の破線によって示されている。新規の
エッチングマスクを用いたマスキング工程により、図5
に示されているように、酸化層5に切除部6がエッチン
グされ、また酸化層25を貫通して成分領域4に達する
導電穴26も形成される。全集積回路1上に多結晶シリ
コン層27が堆積され、その表面は酸化されて拡散阻止
層28が形成される。窓29は、図6に示されているよ
うに酸化層28に、前述のような光食刻マスキング法を
用いて形成される。この例においては、窓は、キャパシ
タ領域16および23および成分領域4上に、また図1
に示されているような、電気的接触層7、スクリーン層
8、および接続層9上に、形成される。窓29内の多結
晶層27は、負のn+ イオンの拡散により、強くドーピ
ングされる。この負イオンは、窓29内の、酸化層5ま
たは25の存在しない領域、すなわち切除部6および穴
26、において、エピタキシャル層3内まで浸透する。
これにより、成分領域4に対するエミッタ接続30と、
領域10を経てのエピタキシャル層3に対する接続と、
が配設される。全酸化層28はエッチング除去され、全
多結晶層27は、所望の極性のイオンにより、例えばイ
オン注入法を用いて、ドーピングされる。酸化層28に
よって被覆された、強く負にn+ドーピングされた層2
7の部分の抵抗は、このようにして決定される。強いn
+ドーピングは、イオン注入によって極めて小さい影響
しか受けない。残されるべき多結晶層27の領域は、図
7に示されているように、さらに行なわれる光食刻マス
キング法におけるマスク31によって画定される。マス
ク31の諸部分間にある多結晶層27の諸部分は、エッ
チング除去されて、図に示されているような、電気的接
触層7、スクリーン層8、接続層9、抵抗層14、およ
びキャパシタコーティング15および18が残される。
成分領域4内のエミッタ拡散部30に対する多結晶接触
層32もまた、図8に示されているように、層27の残
りである。もし、抵抗層14が不要ならば、この方法か
ら酸化層28を省略して、全多結晶層27を強い負にn
+ ドーピングしうる。前述のように、図1には、接触層
32のみが概略的に示されている。第2二酸化シリコン
層11は、二酸化シリコン層5および多結晶層上に堆積
されている。詳細には図示されていないが、光食刻マス
キング工程により、層11に電気的接続のための穴がエ
ッチングされる。層11上に金属層が堆積され、光食刻
マスキング工程により金属導体パターンがエッチングさ
れるが、その導体のうちの導体12が図8に示されてい
る。二酸化シリコン保護層13が、層11および金属導
体上に付着せしめられる。保護層13には、図示されて
いない光食刻マスキング工程によって穴が形成される。
金属導体には、これらの穴を通って到達可能であり、そ
れによってこれらの導体を、導電ワイヤによって集積回
路1を収容するカプセル(図示されていない)の外部接
続部材に電気的に接続することができる。
コン基板2が示され、その上には、弱く負にドーピング
されたエピタキシャルシリコン層3が周知のようにして
成長せしめられている。基板2内の領域は、エピタキシ
ャルシリコン層3の成長に先立ってドーピングされうる
が、これは本発明の一部をなすものではないので、図示
されていない。エピタキシャル層3内の諸領域は、詳細
な図示のないマスクを用いて、強くドーピングされる。
これに関する1例は、領域16であり、この領域は、集
積回路1内のキャパシタの一部を形成するために、強く
負にn+ ドーピングされている。9000Åの厚さを有
する第1酸化層5は、例えばエピタキシャル層の表面上
の該層を酸化することによって、エピタキシャル層に付
着せしめられる。酸化層5には、いくつかの部分段階を
含むマスキング工程により、穴が形成される。ホトレジ
スト材料層20が酸化層5に付着せしめられ、その後写
真成分マスク21が層20の上表面上に付着せしめられ
る。このホトレジスト層20は、マスク21の開口部に
おいて露光されて現像され、その後マスクと、現像され
たホトレジスト20とは除去されて、酸化層5に窓22
がエッチングされる。次に、ホトレジスト層20の残り
が図4に示されているように除去される。その後、成分
領域4および領域23および24が、拡散またはイオン
注入のいずれかによって、窓22を通して正イオンpに
よりドーピングされる。エピタキシャル層3の他部分
は、酸化層5によりこのドーピングから保護される。こ
の正のドーピングは、領域16の、以前の負のドーピン
グより遙かに弱いので、領域16の全体は、負にドーピ
ングされたままとなる。窓22を通してのドーピング
は、このドーピング工程中に窓22内のエピタキシャル
層3上に、厚さ約3000Åまで酸化層25を成長せし
めるような、酸化雰囲気中において行なわれる。これ
は、図4に、窓内の破線によって示されている。新規の
エッチングマスクを用いたマスキング工程により、図5
に示されているように、酸化層5に切除部6がエッチン
グされ、また酸化層25を貫通して成分領域4に達する
導電穴26も形成される。全集積回路1上に多結晶シリ
コン層27が堆積され、その表面は酸化されて拡散阻止
層28が形成される。窓29は、図6に示されているよ
うに酸化層28に、前述のような光食刻マスキング法を
用いて形成される。この例においては、窓は、キャパシ
タ領域16および23および成分領域4上に、また図1
に示されているような、電気的接触層7、スクリーン層
8、および接続層9上に、形成される。窓29内の多結
晶層27は、負のn+ イオンの拡散により、強くドーピ
ングされる。この負イオンは、窓29内の、酸化層5ま
たは25の存在しない領域、すなわち切除部6および穴
26、において、エピタキシャル層3内まで浸透する。
これにより、成分領域4に対するエミッタ接続30と、
領域10を経てのエピタキシャル層3に対する接続と、
が配設される。全酸化層28はエッチング除去され、全
多結晶層27は、所望の極性のイオンにより、例えばイ
オン注入法を用いて、ドーピングされる。酸化層28に
よって被覆された、強く負にn+ドーピングされた層2
7の部分の抵抗は、このようにして決定される。強いn
+ドーピングは、イオン注入によって極めて小さい影響
しか受けない。残されるべき多結晶層27の領域は、図
7に示されているように、さらに行なわれる光食刻マス
キング法におけるマスク31によって画定される。マス
ク31の諸部分間にある多結晶層27の諸部分は、エッ
チング除去されて、図に示されているような、電気的接
触層7、スクリーン層8、接続層9、抵抗層14、およ
びキャパシタコーティング15および18が残される。
成分領域4内のエミッタ拡散部30に対する多結晶接触
層32もまた、図8に示されているように、層27の残
りである。もし、抵抗層14が不要ならば、この方法か
ら酸化層28を省略して、全多結晶層27を強い負にn
+ ドーピングしうる。前述のように、図1には、接触層
32のみが概略的に示されている。第2二酸化シリコン
層11は、二酸化シリコン層5および多結晶層上に堆積
されている。詳細には図示されていないが、光食刻マス
キング工程により、層11に電気的接続のための穴がエ
ッチングされる。層11上に金属層が堆積され、光食刻
マスキング工程により金属導体パターンがエッチングさ
れるが、その導体のうちの導体12が図8に示されてい
る。二酸化シリコン保護層13が、層11および金属導
体上に付着せしめられる。保護層13には、図示されて
いない光食刻マスキング工程によって穴が形成される。
金属導体には、これらの穴を通って到達可能であり、そ
れによってこれらの導体を、導電ワイヤによって集積回
路1を収容するカプセル(図示されていない)の外部接
続部材に電気的に接続することができる。
【0011】前述の集積回路1はシリコンから製造され
るが、例えばひ化ガリウムのような他の半導体材料を用
いることもできる。例えば、基板2およびエピタキシャ
ル層3が受けるべきドーピングの型は、精通者にとって
周知のようにして選択されうる。以上においては、本発
明は、エピタキシャル層3が基板2上に配置される実施
例に関して説明されたが、本発明は、例えば誘電体によ
って下表面上において電気的に絶縁された、基板2また
は半導体層上に直接実施されうるので、これは本発明に
とっての必要条件ではない。
るが、例えばひ化ガリウムのような他の半導体材料を用
いることもできる。例えば、基板2およびエピタキシャ
ル層3が受けるべきドーピングの型は、精通者にとって
周知のようにして選択されうる。以上においては、本発
明は、エピタキシャル層3が基板2上に配置される実施
例に関して説明されたが、本発明は、例えば誘電体によ
って下表面上において電気的に絶縁された、基板2また
は半導体層上に直接実施されうるので、これは本発明に
とっての必要条件ではない。
【0012】
【発明の効果】多結晶層27がいくつかの集積回路機能
のために利用される、上述の方法は、いくつかの利点を
有する。例えば、周知の方法に比し、1つまたはそれ以
上の光食刻マスキング段階を省略することができ、スク
リーン8の電気的接続を簡単化しうる。本方法はまた、
他の回路接続および表面節約の利点を与えるが、回路1
の多結晶層と諸成分とは、諸成分のブレークダウン電圧
が悪影響を与えないように、十分隔離されていなくては
ならない。これは、前述の多結晶層の諸部分が、エピタ
キシャル層の電位に接続される事実による。しかし、こ
の接続は、不都合な電位を有する金属導体がエピタキシ
ャル層内の強くドーピングされた領域と交差している領
域、例えば図1の領域10、の内部におけるブレークダ
ウン電圧を保持する働きを有する。接続領域7は、領域
10を越えて横方向に延長し、エピタキシャル層3の電
位で配置されたスクリーンを形成する。このスクリーン
は、導体12の不都合な電位を遮蔽する働きを有し、領
域10のブレークダウン電圧を保持する。
のために利用される、上述の方法は、いくつかの利点を
有する。例えば、周知の方法に比し、1つまたはそれ以
上の光食刻マスキング段階を省略することができ、スク
リーン8の電気的接続を簡単化しうる。本方法はまた、
他の回路接続および表面節約の利点を与えるが、回路1
の多結晶層と諸成分とは、諸成分のブレークダウン電圧
が悪影響を与えないように、十分隔離されていなくては
ならない。これは、前述の多結晶層の諸部分が、エピタ
キシャル層の電位に接続される事実による。しかし、こ
の接続は、不都合な電位を有する金属導体がエピタキシ
ャル層内の強くドーピングされた領域と交差している領
域、例えば図1の領域10、の内部におけるブレークダ
ウン電圧を保持する働きを有する。接続領域7は、領域
10を越えて横方向に延長し、エピタキシャル層3の電
位で配置されたスクリーンを形成する。このスクリーン
は、導体12の不都合な電位を遮蔽する働きを有し、領
域10のブレークダウン電圧を保持する。
【図1】集積回路の斜視断面図。
【図2】別の集積回路の断面図。
【図3】図1および図2に示された装置を製造するため
の方法の、異なる段階を示す断面図。
の方法の、異なる段階を示す断面図。
【図4】図1および図2に示された装置を製造するため
の方法の、異なる段階を示す断面図。
の方法の、異なる段階を示す断面図。
【図5】図1および図2に示された装置を製造するため
の方法の、異なる段階を示す断面図。
の方法の、異なる段階を示す断面図。
【図6】図1および図2に示された装置を製造するため
の方法の、異なる段階を示す断面図。
の方法の、異なる段階を示す断面図。
【図7】図1および図2に示された装置を製造するため
の方法の、異なる段階を示す断面図。
の方法の、異なる段階を示す断面図。
【図8】図1および図2に示された装置を製造するため
の方法の、異なる段階を示す断面図。
の方法の、異なる段階を示す断面図。
1 集積回路 3 エピタキシャルシリコン層 4 成分領域 5 第1絶縁二酸化シリコン層 6 切除部 7 電気的接触層 8 スクリーン層 9 接続層 14 抵抗層 15 キャパシタコーティング 18 キャパシタコーティング 27 多結晶層 28 拡散阻止層 29 窓 31 マスク
Claims (7)
- 【請求項1】 所望の極性を有するイオンによってドー
ピングされた半導体層と、 該半導体層表面内の互いに間隔を置いた成分領域であっ
てその少なくとも2領域が前記半導体層と反対の極性の
イオンによってドーピングされている前記成分領域と、 前記半導体層に対する電気的接続のための切除部を有す
る該半導体層上の第1絶縁半導体酸化層と、 該半導体酸化層上の多結晶半導体材料層と、 を含む集積回路のスクリーン装置であって、前記多結晶
層が、 前記半導体層(3)と同じ極性を有するイオンにより強
く(n+ )ドーピングされ、電気的接続のための切除部
(6)内に延長する電気的接触層(7)と、 前記半導体層(3)と同じ極性を有するイオンにより強
く(n+ )ドーピングされ、前記2つの成分領域(4)
間の領域上へ延長するスクリーン層(8)と、 前記半導体層(3)と同じ極性を有するイオンにより強
く(n+ )ドーピングされ、前記接触層(7)と前記ス
クリーン層(8)との間に延長してこれらの層を互いに
電気的に接続する接続層と、 を含み、前記スクリーン層(8)が前記半導体層(3)
の領域を、前記集積回路(1)の上表面上の望ましくな
い電位の影響から電気的に遮蔽するようになっているこ
とを特徴とする、集積回路のスクリーン装置。 - 【請求項2】 前記多結晶半導体材料層が、所望極性の
イオンにより所望のドーピング度までドーピングされか
つ前記集積回路(1)内の電気抵抗を形成する少なくと
も1つの抵抗層(14)をさらに含むことを特徴とす
る、請求項1記載の集積回路のスクリーン装置。 - 【請求項3】 前記多結晶半導体材料層が、所望極性の
イオンにより強くドーピングされかつ前記集積回路
(1)内のキャパシタの導電性コーティングを形成する
少なくとも1つのキャパシタ層(15,18)を含むこ
とを特徴とする、請求項1記載の集積回路のスクリーン
装置。 - 【請求項4】 前記多結晶半導体材料層(7,8,9,
14,15,18)が、前記半導体酸化層(5)上に共
通の工程段階において付着せしめられた共通の多結晶半
導体層(27)の諸部分をなすことを特徴とする、請求
項1、2、または3記載の集積回路のスクリーン装置。 - 【請求項5】 所望の極性を有するイオンによってドー
ピングされた半導体層の表面を酸化して半導体酸化物か
ら成る第1絶縁層を形成する段階と、 少なくとも1つの成分マスクを用いて前記第1半導体酸
化層内に互いに間隔を置いた窓を形成する段階と、 該窓を通して少なくとも2つの成分領域を前記半導体層
の極性と逆の極性を有するイオンによってドーピング
し、それと共に該成分領域の表面を酸化する段階と、 第1エッチングマスクを用い前記第1半導体酸化層を貫
通する電気的接続用の切除部をエッチングする段階と、 を含む、請求項1記載の集積回路のスクリーン装置の製
造方法であって、さらに、 前記第1半導体酸化層(5)の少なくとも一部の上に、
少なくとも前記成分領域(4)上および前記エッチング
された切除部(6)上の領域を被覆するように多結晶半
導体材料層(27)を付着せしめる段階と、 該多結晶層(27)を前記半導体層(3)の極性と同じ
極性(n)のイオンによって強く(n+ )ドーピングす
る段階と、 第2エッチングマスク(31)を用いて前記多結晶層
(27)の諸部分をエッチング除去し、該層(27)内
に、前記切除部(6)内へ電気的接続のために延長する
少なくとも1つの電気的接触層(7)と、2つの前記成
分領域(4)の間の領域上へ延長する電気的スクリーン
を形成するスクリーン層(8)と、前記接触層(7)と
該スクリーン層(8)との間に延長しこれらの層を互い
に電気的に接続する接続層(9)と、を残す段階と、 を含むことを特徴とする、集積回路のスクリーン装置の
製造方法。 - 【請求項6】 少なくとも1つの前記成分領域がキャパ
シタ領域であり、前記第2エッチングマスク(31)が
該キャパシタ領域上に少なくとも1つのキャパシタ層
(15,16)を残すように前記多結晶層(27)の諸
部分のエッチング除去が行なわれることを特徴とする、
請求項5記載の集積回路のスクリーン装置の製造方法。 - 【請求項7】 窓(29)が形成される拡散阻止層(2
8)を前記多結晶層(27)に付着させる段階と、 該多結晶層を、それらの窓(29)を通してのみ強く
(n+ )ドーピングする段階と、 前記拡散阻止層(28)を除去する段階と、 前記多結晶層(27)を所望の極性のイオンにより所望
の程度までドーピングする段階と、 前記第2エッチングマスク(31)が、前記拡散阻止層
(28)の前記窓(29)を通して強く(n+ )ドーピ
ングされた前記多結晶層(27)の諸領域からある距離
を置いて延長する抵抗層(14)を残すように、前記多
結晶層(27)の諸部分をエッチング除去する段階と、 をさらに含む請求項5記載の集積回路のスクリーン装置
の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9001403A SE466078B (sv) | 1990-04-20 | 1990-04-20 | Anordning vid en skaerm hos en integrerad krets och foerfarande foer framstaellning av anordningen |
SE9001403-6 | 1990-04-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661435A true JPH0661435A (ja) | 1994-03-04 |
JP3311759B2 JP3311759B2 (ja) | 2002-08-05 |
Family
ID=20379222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08801391A Expired - Fee Related JP3311759B2 (ja) | 1990-04-20 | 1991-04-19 | スクリーン構造を有する集積回路およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5196723A (ja) |
EP (1) | EP0453424B1 (ja) |
JP (1) | JP3311759B2 (ja) |
DE (1) | DE69109929T2 (ja) |
SE (1) | SE466078B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5541442A (en) * | 1994-08-31 | 1996-07-30 | International Business Machines Corporation | Integrated compact capacitor-resistor/inductor configuration |
WO1997035344A1 (en) | 1996-03-22 | 1997-09-25 | Telefonaktiebolaget Lm Ericsson | Semiconductor device shielded by an array of electrically conducting pins and a method to manufacture such a device |
SE511816C3 (sv) * | 1996-06-17 | 2000-01-24 | Ericsson Telefon Ab L M | Resistor innefattande en resistorkropp av polykristallint kisel samt foerfarande foer framstaellning av en saadan |
KR20000022317A (ko) * | 1997-04-28 | 2000-04-25 | 롤페스 요하네스 게라투스 알베르투스 | 래터럴 엠오에스 트랜지스터 디바이스 |
US6836022B2 (en) * | 2003-02-13 | 2004-12-28 | Medtronic, Inc. | High voltage flip-chip component package and method for forming the same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4836598B1 (ja) * | 1969-09-05 | 1973-11-06 | ||
US3602782A (en) * | 1969-12-05 | 1971-08-31 | Thomas Klein | Conductor-insulator-semiconductor fieldeffect transistor with semiconductor layer embedded in dielectric underneath interconnection layer |
US3751722A (en) * | 1971-04-30 | 1973-08-07 | Standard Microsyst Smc | Mos integrated circuit with substrate containing selectively formed resistivity regions |
US3787717A (en) * | 1971-12-09 | 1974-01-22 | Ibm | Over voltage protection circuit lateral bipolar transistor with gated collector junction |
JPS55123157A (en) * | 1979-03-16 | 1980-09-22 | Oki Electric Ind Co Ltd | High-stability ion-injected resistor |
US4430663A (en) * | 1981-03-25 | 1984-02-07 | Bell Telephone Laboratories, Incorporated | Prevention of surface channels in silicon semiconductor devices |
US4613886A (en) * | 1981-07-09 | 1986-09-23 | Intel Corporation | CMOS static memory cell |
US4764800A (en) * | 1986-05-07 | 1988-08-16 | Advanced Micro Devices, Inc. | Seal structure for an integrated circuit |
-
1990
- 1990-04-20 SE SE9001403A patent/SE466078B/sv unknown
-
1991
- 1991-03-20 DE DE69109929T patent/DE69109929T2/de not_active Expired - Fee Related
- 1991-03-20 EP EP91850073A patent/EP0453424B1/en not_active Expired - Lifetime
- 1991-04-04 US US07/680,509 patent/US5196723A/en not_active Expired - Lifetime
- 1991-04-19 JP JP08801391A patent/JP3311759B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
SE9001403L (sv) | 1991-10-21 |
JP3311759B2 (ja) | 2002-08-05 |
EP0453424B1 (en) | 1995-05-24 |
DE69109929D1 (de) | 1995-06-29 |
DE69109929T2 (de) | 1995-11-02 |
SE466078B (sv) | 1991-12-09 |
SE9001403D0 (sv) | 1990-04-20 |
US5196723A (en) | 1993-03-23 |
EP0453424A1 (en) | 1991-10-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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