KR20060090983A - 측면 박막 ｓｏｉ 디바이스 - Google Patents
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Abstract
측면 박막 SOI 디바이스에서, 패키지 및 표면 전하 효과로부터 디바이스를 보호하기 위해 측면 드리프트 영역 상에서 실질적으로 연장되도록 필드 플레이트가 제공된다. 특히, 필드 플레이트는 실리콘 드리프트 영역 내에 큰 도핑 경사에 의해 확립되는 측면 전기장 프로파일을 갖도록 서로로부터 소정 공간 측면으로 격리되는 복수의 금속 영역으로 이루어지는 층을 포함한다.
Description
본 발명은 박막 SOI(Semiconductor-On-Insulator) 디바이스에 관한 것으로서, 특히 이러한 디바이스에 사용되며 전기장 상승(electric field enhancement)을 제거하기 위해 선형의 측면 전기장을 형성하는 측면으로 격리된 금속 영역을 구비한 필드 플레이트(field plate)에 관한 것이다.
웨이퍼 표면상의 습기 또는 다른 대전된 오염물로 인한 패키지 및 표면 전하 효과로부터 디바이스의 드리프트 영역을 차폐하기 위해 SOI 디바이스에 필드 플레이트가 사용된다. 본 출원과 함께 양도되었으며 본 명세서에 참조로서 포함되는 미국 특허 제6,127,703호 및 제5,412,241호에서와 같이, 필드 플레이트는 일반적으로 금속 재료로 이루어지며, 소스 영역 또는 게이트 전극에 접속되거나 또는 이들의 연장부이다.
그러나, 이러한 필드 플레이트는 필드 플레이트의 에지부에 전기장을 상승시키고, 그 결과 레벨간 유전체에 전자 주입을 일으킬 수 있다. 이 문제는 드리프트 영역이 선형으로 구배진 전하 프로파일을 갖는 고전압 SOI PMOS 디바이스에서 더욱 심화된다. 이 디바이스는 필드 플레이트의 단부에서의 높은 전기장으로 인한 특정 전압 전에 고장이 잘 일어날 수도 있다. 실제로는, 디바이스가 높은 전기장 영역 내의 유전체층으로 전하 주입을 일으켜 부여된 전기장을 감소시킨다.
Akiyama의 미국 특허 제6,246,101호는, 필드 플레이트에 의해 형성된 플레이트 체인의 pn 접합의 공핍에 의해 디바이스 내에 전압이 수직으로 유지되는, 고전압 디바이스용의 격리 필드 플레이트 체인 구조를 개시하고 있다. 따라서, 측면 전기장이 용량성 필드 플레이트의 디자인에 의해 지정되며, 따라서 컴포넌트 디자인에서 복잡해진다. 드리프트 영역 내의 도핑은 측면 전기장을 결정하지는 않는다.
따라서, 전기장 상승이 제거되는, 단순한 구조 및 디자인을 갖는 필드 플레이트가 요구된다.
상기 목적을 실현하기 위해, 본 발명은 측면 박막 SOI(lateral thin-film Silicon-On-Insulator) 디바이스에 있어서, 반도체 기판과, 상기 기판 상의 매립 절연층(buried insulating layer)과, 상기 매립 절연층 상의 SOI 층 내에 위치하며 제 2 유형의 도전성의 본체 영역 내에 형성된 제 1 유형의 도전성의 소스 영역을 갖는 측면 MOS 트랜지스터 디바이스와, 상기 본체 영역에 인접한 제 2 유형의 도전성의 측면 드리프트 영역과, 상기 측면 드리프트 영역에 의해 상기 본체 영역으로부터 측면으로 이격된 제 1 도전성의 드레인 영역과, 절연 영역에 의해 상기 본체 영역 및 드리프트 영역으로부터 절연된 게이트 전극과, 상기 측면 드리프트 영역 상에서 연장되는 필드 플레이트를 포함하는 측면 박막 SOI 디바이스를 제공한다. 특히 본 발명에 따르면, 상기 필드 플레이트는 선형 측면 전기장 분포를 형성하도록 서로로부터 측면으로 이격되는 복수의 금속 영역으로 이루어진 제 1 층을 포함한다. 바람직하게는, 필드 플레이트가 소스 영역의 확장부이다. 따라서, 격리된 영역 내의 전압은 측면으로 선형으로 분포되고, 필드 플레이트의 종단에서 보다 낮은 값으로 선형으로 떨어진다. 이것은 디바이스의 기하학적 구조를 따른 갑작스럽게 큰 전압 변화를 방지한다.
바람직하게는, 트랜지스터가 측면 드리프트 영역이 선형으로 구배진 전하 프로파일을 갖는 PMOS 트랜지스터이고, 필드 플레이트 내의 전압 강하가 드리프트 영역 내의 전기장을 따른다.
바람직하게는, 이 디바이스가, 제 1 층 내의 공간 위에 위치하며 제 1 층으로부터 격리된 다른 금속 영역을 포함한다.
격리된 금속 영역은 고저항성의 유전체층 내에 매립되는 것이 바람직하다.
본 발명의 다른 특징 및 이점은 첨부한 도면을 참조한 본 발명에 따른 바람직한 실시예의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1은 본 발명에 따른 측면(lateral) 박막 SOI 디바이스의 제 1 실시예의 간소화된 단면도.
도 2는 도 1과 유사하지만, 본 발명의 측면 박막 SOI 디바이스의 제 2 실시예를 도시한 도면.
도 1에 도시된 바와 같이, 측면 박막 디바이스(본 명세서에서는 SOI PMOS) 트랜지스터(20)는 반도체 기판(22), 매립 절연층(24) 및 디바이스가 형성되는 반도체 표면 SOI 층(26)을 포함한다. PMOS 트랜지스터는 p형 도전성의 소스 영역(28), n형 도전성의 본체 영역(30), n형 도전성의 측면 드리프트 영역(32) 및 p형 도전성의 드레인 영역(34)을 포함한다. 이 디바이스는 또한 산화물 영역(38)에 의해 하부 반도체 표면층(26) 및 디바이스의 다른 도전성 부분으로부터 완전히 절연되는 게이트 전극(36)을 포함한다. 또한, 트랜지스터(20)는 본체 접촉 표면 영역(40), 표면 결합 p형 도전성 드레인 확장 영역(46), 고전압(+Vs)에 결합되어 있는 소스 접촉 전극(42) 및 드레인 접촉 전극(44)을 더 포함한다.
필드 플레이트는 측면으로 확장되어 측면 드리프트 영역(32)을 실질적으로 덮도록 제공된다. 본 발명에 따르면, 필드 플레이트는 소스 영역(42)에 접속되거나 또는 소스 영역(42)의 확장부인 부분 또는 영역(52a)을 포함한다.
필드 플레이트는 또한, 영역(52a)으로부터 그리고 서로로부터 공간적으로 측면으로 격리되는 복수의 격리된 금속 부분 또는 영역(52)을 포함한다. 따라서, 영역(52a)만이 소스 영역(32)의 고전압(+Vs)에 결합된다. 영역(52a, 52b)을 포함하 는 필드 플레이트는 유전체층(53) 내에 매립된다. 유전체층(53)은 높은 저항성의 실리콘을 다량 함유한 실리콘 질화물층이 바람직하다.
전체 필드 플레이트에 걸친 전압이 소스 영역의 고전압(+Vs)과 동일한 종래기술에서와는 달리, 격리 때문에, 본 발명의 필드 플레이트 내의 전압은 측면으로 선형으로 분포된다. 즉, 가장 좌측 영역(즉, 영역(52a))의 소스 영역(42)의 동일한 고전압(+Vs)으로부터 필드 플레이트(52)의 종단, 즉 가장 우측 영역에서의 훨씬 더 낮은 값으로 선형으로 떨어진다. 따라서, 필드 플레이트의 종단에서 종래기술에서 존재했던 전기장 상승이 제거된다.
바람직하게는 도 1에 도시된 바와 같이, 유전체층(53) 내에 매립되는 금속 영역(54)의 다른 층이 존재한다. 금속 영역(52a, 52b)과 마찬가지로, 금속 영역(54)은 유전체층(53)에 의해 금속 영역(52a, 52b)으로부터 그리고 서로로부터 측면으로 격리된다. 금속 영역(54)은, 패키지 전하 효과로부터 금속 영역(52a, 52b) 내의 개구 또는 공간을 차폐하기 위해, 금속 영역(52a, 52b) 내에 형성된 개구 또는 격리 공간 위에 정확히 위치한다.
측면 드리프트 영역(32)은, 측면 드리프트 영역(32) 내의 도핑 레벨이 드레인 영역(34)으로부터 소스 영역(28) 쪽으로 갈수록 증가하도록, 그 측면 확장부의 적어도 주요 부분 상에 선형으로 구배진 전하 프로파일을 구비하는 것이 바람직하다. 그러한 경우, 필드 플레이트는 SOI 드리프트 영역(32) 내의 전기장을 정확하게 따르는 프로파일 또는 측면 전기장 분포를 갖는 것이 바람직하다.
도 2는 본 발명에 따른 SOI 디바이스의 다른 실시예를 도시한 것이다. 이 실시예의 구조는 도 1의 구조와 유사하며, 편의상 유사한 요소는 유사한 참조번호로 표시하였으므로, 그 차이만 이하에서 설명한다. 도 2에 도시된 실시예에서는, 필드 플레이트가 금속 영역(52a, 52b, 54)의 두 층을 포함하는 도 1과 달리, 필드 플레이트가 하나의 금속층만을 포함한다. 구체적으로는, 도 2의 필드 플레이트는 소스 영역(42) 및 격리된 영역(52b)에 접속되거나 또는 그 연장부인 영역(52a)을 포함한다. 금속 영역 내의 격리 공간은 덮이지 않기 때문에, 패키지 전하의 보호가 도 1의 실시예보다 덜 효과적이다. 이 실시예에서는 격리 유전체층(53)이 격리된 금속 영역(52)을 덮지 않고, 금속 영역(52)이 필드 플레이트와 SOI 층(26) 사이의 다른 유전체층(50) 상에 제공된다.
개별 금속 영역이 임의의 형상으로 패터닝될 수 있으며, 그 프로세스에 대해 최소 피처의 약 2배의 크기를 갖는 것이 바람직하다. 이와 달리, 금속 영역의 상대적인 폭 및 간격은 희망하는 전기장 프로파일을 획득하도록 규정될 수 있다.
이상, 본 발명의 바람직한 실시예를 상세하게 설명하였지만, 본 발명의 사상을 벗어나지 않고 수많은 변형, 변경 및 수정이 당업자들에 의해 가능할 것이다. 예를 들면, SOI 디바이스는 PMOS 디바이스 대신에 NMOS일 수 있고, 필드 플레이트(32)가 소스 영역(42) 대신에 게이트 전극(36)에 접속되거나 또는 그 확장부일 수도 있다. 따라서, 본 발명의 범위는 오로지 첨부한 청구범위로만 규정된다.
Claims (10)
- 측면 박막 SOI(lateral thin-film Silicon-On-Insulator) 디바이스에 있어서,반도체 기판과,상기 기판 상의 매립 절연층(buried insulating layer)과,상기 매립 절연층 상의 SOI 층 내에 위치하며 제 2 유형의 도전성의 본체 영역 내에 형성된 제 1 유형의 도전성의 소스 영역을 갖는 측면 MOS 트랜지스터 디바이스와,상기 본체 영역에 인접한 제 2 유형의 도전성의 측면 드리프트 영역과,상기 측면 드리프트 영역에 의해 상기 본체 영역으로부터 측면으로 이격된 제 1 도전성의 드레인 영역과,절연 영역에 의해 상기 본체 영역 및 드리프트 영역으로부터 절연된 게이트 전극과,상기 소스 영역 또는 상기 게이트 전극에 접속되어 실질적으로 상기 측면 드리프트 영역 상에서 연장되는 필드 플레이트를 포함하고,상기 필드 플레이트는 선형 측면 전기장 분포를 형성하도록 서로로부터 측면으로 이격되는 복수의 금속 영역으로 이루어진 제 1 층을 포함하는측면 박막 SOI 디바이스.
- 제 1 항에 있어서,상기 격리된 금속 영역은 유전체층에 의해 서로로부터 격리되는측면 박막 SOI 디바이스.
- 제 2 항에 있어서,상기 필드 플레이트는, 서로로부터 측면으로 격리되고 상기 유전체층에 의해 상기 제 1 층의 금속 영역으로부터 격리된 상기 공간 상에 위치하는 다른 복수의 금속 영역을 더 포함하는측면 박막 SOI 디바이스.
- 제 3 항에 있어서,상기 유전체층은 실리콘을 다량 함유한(silicon-rich) 질화물층인측면 박막 SOI 디바이스.
- 제 4 항에 있어서,상기 필드 플레이트 및 상기 MOS 트랜지스터 디바이스 사이에 제공된 다른 유전체층을 더 포함하는측면 박막 SOI 디바이스.
- 제 1 항에 있어서,상기 측면 드리프트 영역은 선형으로 구배진 전하 프로파일을 구비하는측면 박막 SOI 디바이스.
- 제 6 항에 있어서,상기 선형 측면 전기장 분포는 상기 드리프트 영역 내의 전기장을 따르는측면 박막 SOI 디바이스.
- 제 7 항에 있어서,상기 제 1 유형의 도전성은 p형 도전성이고, 상기 제 2 유형의 도전성은 n형 도전성인측면 박막 SOI 디바이스.
- 제 3 항에 있어서,상기 제 1 유형의 도전성은 p형 도전성이고, 상기 제 2 유형의 도전성은 n형 도전성인측면 박막 SOI 디바이스.
- 제 1 항에 있어서,상기 제 1 유형의 도전성은 n형 도전성이고, 제 2 유형의 도전성은 p형 도전성인측면 박막 SOI 디바이스.
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