JPS63311744A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に高電圧出力回
路と低電圧制御回路を集積した高耐圧ＩＣに好適な構造
に関する。

〔従来の技術〕

高耐圧ＩＣでは、高電圧出力回路と低電圧制御回路が一
つのチップに集積されている。［ＮＩＫＫ［ＥＩＥＬＥ
ＣＴＲＯＮＩＣ５１９８７，４，６（ｎｏ、　４１８）
第１０７−１２２頁］一般的なパターン配置を第２図に
示す。

すなわち、高耐圧ＩＣチップ１０は、中央部に低電圧制
御回路１１を配し、その周辺部に高電圧出力回路１２を
設けた構成を採っている。

この理由は、第３図に示す如く、高電圧出力回路１２お
よびその引出し用ワイヤ２１が特にチップ表面に形成す
る高電界２２により、低電圧制御回路のチップ表面へ高
い電圧が印加され、そのために、チップ表面の導電型が
反転する。いわゆるチャンネル性リークの発生を一括し
て防止し易い配置とする為である。第３図において、２
４は金属製支持板、２５は外部引出し用リード、２Ｇは
パッケージを形成する慴脂を示す。チャンネル性リーク
の発生を防止し易い配置について詳述する。

すなおち、第２図の構造は、第４図（、）に示す様に、
高電圧出力回路１２と低電圧出方回路１１の中間のチッ
プ表面に、グランド電位、もしくは低電圧電源電位の電
極パターン３１を設は少なくともチップ表面に沿った高
電界２２を遮断する構造が採り易いのである。図中３２
．３３はＳｉ酸化膜または窒化膜から成るパッシベーシ
ョン膜である。第４図（ａ）を発展させた、第４図（ｂ
）の如き２層の電極構造が採用される場合もある。

しかしながら、この様な構造の高耐圧ＩＣを、高温で直
流高電圧印加試験を実施しているうちに、低電圧制御回
路１１の中央部で微少ながら、チャンネル性リークが発
生しているのを発見した。

第２図のパターン配置で、高電圧出力回路１２［株］ からの電界の影響が、チップ表４こ沿っておこるとする
と、低圧制御回路１１の周辺部にこそチャンネル性リー
クが発生すべきであるが、周辺部には発生せず中央部に
発生している事実、およびこのリークが高電圧出力回路
１２への電圧印加を停止すると消滅する事実から、高電
圧出力回路１２から低電圧制御回路１１へ影響をおよぼ
す電界が。

チップ表面に沿った高電界２２のみでない事を示してい
る。

高電圧出力回路１２からの電界は、第５図に示すように
チップ表面に沿う電界２２が最大であるが、封止樹脂２
６内に形成される電界４１、およびパッケージ表面に形
成される電界４２が存在する。特にパッケージが薄型化
する程、パッケージ表面電界４２は増大し、パッケージ
外雰囲気に存在する荷電粒子を集め、その電荷が再び、
電界を形成する事は容易に推察可能である。

すなわち、低電圧制御回路の保護は、チップ表面に沿う
電界２２のみに対するだけでは不充分で、パッケージ内
の電界４１及びパッケージ表面の電界４２に対しても保
護されるべきである。

〔問題点を解決するための手段〕

上記保護は低電圧制御回路の周辺部のみならず、その表
面全体に、グランド電位もしくは、低電圧回路電源電位
もしくはその中間電位で被覆する、いわゆるシールドに
より達成される。

しかしながら、低電圧制御回路の全面に亘って電極膜で
被覆する事は、電極材料、パッシベーション材料、樹脂
材料間の応力を大きくし、チップへの悪影響をおよぼす
、そこで、低圧制御回路内に存する分離領域の上面に限
定し電極被覆を実施する事を提案する。

〔作用〕

この低電圧制御回路上面に配置したｆｆ１ｔｉ被覆はパ
ッケージ内に発生する電界、およびパッケージ表面に発
生する電界から低電圧制御回路を保護し安定な低電圧制
御回路の動作を保証する事となる。

〔実施例〕

第１図は、本発明を低電圧制御回路の一要素５０に適用
した一つの実施例を示す。

図において、５１はＳｉ酸化膜（ＬＯＧＯ８）で、酸化
膜５１で包囲された領域にＰｕＯ２゜ＮＭＯ８が形成さ
れている。５２はＰｕＯ２゜ＮＭＯ８のソース・ドレイ
ン領域に接触するＡＱ組電極５３及び５５はＳｉ酸化膜
あるいは窒化膜からなるパッシベーション膜、５４はＡ
Ｑの被覆電極、５６はＰｕＯ２，ＮＭＯ３のゲートとな
るポリシリコン電極を示す。

外部電界によるチャンネル性リークは矢印で示す経路５
７に発生する。この発生領域は図中！。

■及び■で示す酸化膜５１を形成した３つの領域となる
。この領域は回路素子間の分離領域である。

図中■及び■の分離領域はそれぞれＡＱ電極配線５２で
被覆されており、その電位は低電圧制御回路であるため
、グランド電位、低電圧電源電位あるいはその中間電位
である。この為、分離領域Ｉ及び■ではＡＱ電極５２が
、それぞれ外部電界に対し、シールド被覆の役割を果し
ている。一方分離領域■ではＡβ電極５２が分離領域■
を完全には被覆していない。それ故、この分離領域に外
部電界が印加されると、チャンネル性リークが発生する
ことになる。

そこで分離領域■の層間パッシベーション膜５３を介し
、ＡＱ電極５４を形成し、その電位をグランド電位、低
電圧制御回路電源電位あるいはその中間の電位とし、外
部からの電界に対しシールド被覆膜とし、回路の安定化
を図る。

分離領域■及び■の他の断面では、ＡＱ電極５２が完全
には被覆していない。その個所では、再びシールド被覆
膜５４を形成することはいうまでもない。

以下の点は注意されるべきである。

シールド被覆膜は、上記分離領域を１００％完全に被覆
しなくとも、被覆膜の間隔を適度に小さくとり低電圧制
御回路チップ表面を一様にグランド電位とし、もって保
護効果を達成することも出来る。

〔発明の効果〕

本発明によれば、高耐圧ＩＣにおける、高電圧出力回路
の形成する電界の低電圧制御回路のチップ表面への影響
を完全に排除出来るので、他の低電圧ＩＣ，ＬＳＩで開
発された手法と全く同じ手法で、低電圧制御回路を高耐
圧ＩＣに組み込むことが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す概略断面図、第２図は
高耐圧ＩＣの典型的パターン配置図、第３図はそのパッ
ケージ内電位分布を示す断面図、第４図はチップ表面に
沿った電界に対する従来のシールド法を示す断面図、第
５図はパッケージ内。 パッケージ表面での電界を示す断面図である。 ５１・・・Ｓｉ酸化膜、５２・・・ＡＱ電極、５４・・
・ＡＱ電極、■、■、■・・・分離領域。 第２０

Claims (1)

1. 【特許請求の範囲】 １、高電圧出力回路部分と低電圧制御回路部分とを具備
   するものにおいて、低電圧制御回路部分を構成する複数
   個の回路素子の回路素子相互間に位置する分離領域表面
   上を、グランド電位、低圧制御回路電源電位あるいはそ
   の中間電位に保持した導体により実質的に被覆したこと
   を特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項において、回路素子がＭＯＳ
   トランジスタであることを特徴とする半導体集積回路装
   置。