JPS6161442A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6161442A JPS6161442A JP18353484A JP18353484A JPS6161442A JP S6161442 A JPS6161442 A JP S6161442A JP 18353484 A JP18353484 A JP 18353484A JP 18353484 A JP18353484 A JP 18353484A JP S6161442 A JPS6161442 A JP S6161442A
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- JP
- Japan
- Prior art keywords
- grounding
- electrode
- parts
- storage parts
- memory
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置（以下工Ｃと略記）の接地用電極を
用い、その電極をシールド電極とした工Ｃの構造に関す
る。
用い、その電極をシールド電極とした工Ｃの構造に関す
る。
半導体装置において、従来はパッジベージ１ン膜の上に
パッド開口部以外の全面をＡＬで覆っているがそのｈｔ
は接地されておらず電位的には不定状態であった。ある
いはパッジページコン膜上を特に覆うことはしなかった
。
パッド開口部以外の全面をＡＬで覆っているがそのｈｔ
は接地されておらず電位的には不定状態であった。ある
いはパッジページコン膜上を特に覆うことはしなかった
。
しかし、上記従来の工Ｃの構造では以下に説明する２つ
の問題がある。
の問題がある。
第１の問題：紫外線消去可能な読み出し専用メモリー（
以下ＫＦＲＯＭとする。）においては、紫外線による消
去用に、紫外線透過ガラス（石英ガラス）の窓がついて
いる。
以下ＫＦＲＯＭとする。）においては、紫外線による消
去用に、紫外線透過ガラス（石英ガラス）の窓がついて
いる。
この窓より強力な光が入りた場合パスラインの電位が不
定となってしまう。また、静電気が石英ガラスに帯電し
た場合を第５図に示す。５１は石英ガラス、３２はＮ
ソース、Ｊ￥ＡはＮ ドレイン、３４はＰ−基板、３５
はチャンネルを示す。正の静電気が石英ガラス６１の上
面にかかりた場合、３１の下面に負１ば荷が帯電し、こ
の負電荷によってチップの表面に正電荷が誘起される。
定となってしまう。また、静電気が石英ガラスに帯電し
た場合を第５図に示す。５１は石英ガラス、３２はＮ
ソース、Ｊ￥ＡはＮ ドレイン、３４はＰ−基板、３５
はチャンネルを示す。正の静電気が石英ガラス６１の上
面にかかりた場合、３１の下面に負１ば荷が帯電し、こ
の負電荷によってチップの表面に正電荷が誘起される。
これによりＮｃｈ ）ランジスタのチャンネルが反転
し、シ１−トしてしまう（キャビティブレークダウン）
。
し、シ１−トしてしまう（キャビティブレークダウン）
。
第２の問題：第４図に、直列型のメモリ一部分を示す。
４１はソースコンタクト、４２はソース電源Ａｌ、４３
はドレイン拡散、４４はワードラインのポリシリコンを
示す。このような配列だとソースドレイ、ン間が長く、
またその間にＡｌラインがまったく存在しないため帯電
した部分の電荷がｈｔによってにげることかできない。
はドレイン拡散、４４はワードラインのポリシリコンを
示す。このような配列だとソースドレイ、ン間が長く、
またその間にＡｌラインがまったく存在しないため帯電
した部分の電荷がｈｔによってにげることかできない。
第４図の中央部分の断面の簡略図を第５図に示す。５１
はパッシベーション膜、５２はポリシリコンのゲート、
５３は基板、５４はゲート酸化膜を示す。
はパッシベーション膜、５２はポリシリコンのゲート、
５３は基板、５４はゲート酸化膜を示す。
５１の上面が静電気により正に帯電した場合、５２は上
側に負、下側に正の電荷が誘起される。
側に負、下側に正の電荷が誘起される。
ここでポリシリコンの抵抗は、２０〜４ｏΩ／口とかな
り高く、ポリシリコンが基板と同電位となるまで時間を
要する。、この間に５４の酸化膜が静電破壊を起こして
しまう。
り高く、ポリシリコンが基板と同電位となるまで時間を
要する。、この間に５４の酸化膜が静電破壊を起こして
しまう。
そこで、本発明は半導体装置の静電気等による、以上の
如き問題を解決することを目的とする。
如き問題を解決することを目的とする。
半導体装置及び、半導体記憶素子を規則的に配列した記
憶部分を有する半導体装置に於いて、接地用電極パッド
以外のパッドの開口部と前記記憶部分をのぞく全面、及
び前記記憶部分内の選択部分をＡｌで覆い、該ＡＬを前
記接地用電極パッドに接続し全体を接地し電極とするこ
とを特徴とする。
憶部分を有する半導体装置に於いて、接地用電極パッド
以外のパッドの開口部と前記記憶部分をのぞく全面、及
び前記記憶部分内の選択部分をＡｌで覆い、該ＡＬを前
記接地用電極パッドに接続し全体を接地し電極とするこ
とを特徴とする。
以下、本発明について実施例に基づいて詳細に説明する
。
。
第１図は、ＦｉＦＲＯＭのパッシベーション膜上をａｔ
で覆った図である（例としてパッシベーション膜上とし
たがこれは工Ｃとパッシベーション膜の間に２層Ａｌ配
線の形式で入れることもできる。）。１１は接地用電極
パッド、１２は接地用電極パッド以外のパッド、／１３
は記憶部分以外でｈＬで覆った部分、１４は記憶部分、
１５の格子は記憶部分内選択部分である。１６は工Ｃ基
板、１７は保護パッジベージ１ン膜を示す。１８はＡｌ
を示す。１３及び１５．１１で示される部分を断面図で
示すようパッジベージＷ／膜の上にＡｌで覆う。１１を
接地するのでＡｌ部分はすべて接地電極となり、工Ｏは
シールドされる。第２図に＠１［ｉＵの選択部分の拡大
図を示す。２１はメモリーのワードラインでポリシリコ
ン、２２はメモリー素子のゲート、２５はローコスフィ
ールド、２４はメモリーのソース、２５はメモリーのド
レインを示す。２６はパッジベージ藁ン腰上で、記憶部
分における選択された部分を覆ったＡＬを示す。このｈ
ｔは図に示すように一定のピッチで規則正しく格子状に
形成され記憶部分の端で１５で示されるｈＬと接続して
いる。２６は２２で示されるＦ Ａ Ｍ ＯＳ （Ｆｌ
ｏａｔｉｎｇｇａｔｅ Ａｖａｌａｎｃｈｅ−１ｎｊｅ
ｃｔｉｏｎ Ｍ ＯＳ ）を覆わないようにする。この
ような形状のＡｌでＩＣを覆うことにより、前記、第１
の問題に対し、第３図３１の上面が、正の静電気で帯電
した場合でもパッシベーション膜の上にｈＬがあるため
に、シールドされパッシベーション膜の上に正の電荷は
誘起されない。このためキャビティブレークダウンは起
らない。、ｔた、第２の問題において静電気がかかった
場合でも第５図に示される５１の上面に正の電荷は誘起
せず、したがって５２も分極しないので５４のゲート酸
化膜は破壊しない。格子状のＡｌの配列ピッチを紫外線
消去に影響がない程度に充分小さくすることによりて前
記の効果＜ｉ充分期待することができる。
で覆った図である（例としてパッシベーション膜上とし
たがこれは工Ｃとパッシベーション膜の間に２層Ａｌ配
線の形式で入れることもできる。）。１１は接地用電極
パッド、１２は接地用電極パッド以外のパッド、／１３
は記憶部分以外でｈＬで覆った部分、１４は記憶部分、
１５の格子は記憶部分内選択部分である。１６は工Ｃ基
板、１７は保護パッジベージ１ン膜を示す。１８はＡｌ
を示す。１３及び１５．１１で示される部分を断面図で
示すようパッジベージＷ／膜の上にＡｌで覆う。１１を
接地するのでＡｌ部分はすべて接地電極となり、工Ｏは
シールドされる。第２図に＠１［ｉＵの選択部分の拡大
図を示す。２１はメモリーのワードラインでポリシリコ
ン、２２はメモリー素子のゲート、２５はローコスフィ
ールド、２４はメモリーのソース、２５はメモリーのド
レインを示す。２６はパッジベージ藁ン腰上で、記憶部
分における選択された部分を覆ったＡＬを示す。このｈ
ｔは図に示すように一定のピッチで規則正しく格子状に
形成され記憶部分の端で１５で示されるｈＬと接続して
いる。２６は２２で示されるＦ Ａ Ｍ ＯＳ （Ｆｌ
ｏａｔｉｎｇｇａｔｅ Ａｖａｌａｎｃｈｅ−１ｎｊｅ
ｃｔｉｏｎ Ｍ ＯＳ ）を覆わないようにする。この
ような形状のＡｌでＩＣを覆うことにより、前記、第１
の問題に対し、第３図３１の上面が、正の静電気で帯電
した場合でもパッシベーション膜の上にｈＬがあるため
に、シールドされパッシベーション膜の上に正の電荷は
誘起されない。このためキャビティブレークダウンは起
らない。、ｔた、第２の問題において静電気がかかった
場合でも第５図に示される５１の上面に正の電荷は誘起
せず、したがって５２も分極しないので５４のゲート酸
化膜は破壊しない。格子状のＡｌの配列ピッチを紫外線
消去に影響がない程度に充分小さくすることによりて前
記の効果＜ｉ充分期待することができる。
以上に述べたように、本発明はパッジページ１ン膜上（
あるいはパッシベーション膜の下）をＡｌで覆い、これ
をシールド電極とすることによってパッシベーション膜
が帯電して起こるゲート酸化膜の破壊や、ＭＰＲＯＭパ
ッケージの石英ガラスが帯電することによって起るキャ
ビティブレークダウンを防ぎ、工Ｃの静電気による後発
的な不良を大幅に減らすことができる。
あるいはパッシベーション膜の下）をＡｌで覆い、これ
をシールド電極とすることによってパッシベーション膜
が帯電して起こるゲート酸化膜の破壊や、ＭＰＲＯＭパ
ッケージの石英ガラスが帯電することによって起るキャ
ビティブレークダウンを防ぎ、工Ｃの静電気による後発
的な不良を大幅に減らすことができる。
第１図は、本発明の実施例におけするシールド用ｈＬ％
極の形状図（α）と簡単な断面図（１゜第２図は、本発
明の実施例における記憶部分の選択部分を示す図。 第３図はキャビティブレークダウンの説明図。 第４図は直列式メモリ一部分を示す図。 第５図はゲート酸化膜の静電破壊の説明図。 １１・・・・・・接地用電極パッド １２・・・・・・接地用電極パッド以外のパッド１３・
・・・・・記憶部分以外のｈＬで覆った部分１４・・・
・・・記憶部分 １５・・・・・・記憶部分内選択部分 １６・・・・・・工Ｃ基版 １７・・・・・・パッシベーション膜 １８・・・・・・シールド用人ｌ ｔｇ５以 上
極の形状図（α）と簡単な断面図（１゜第２図は、本発
明の実施例における記憶部分の選択部分を示す図。 第３図はキャビティブレークダウンの説明図。 第４図は直列式メモリ一部分を示す図。 第５図はゲート酸化膜の静電破壊の説明図。 １１・・・・・・接地用電極パッド １２・・・・・・接地用電極パッド以外のパッド１３・
・・・・・記憶部分以外のｈＬで覆った部分１４・・・
・・・記憶部分 １５・・・・・・記憶部分内選択部分 １６・・・・・・工Ｃ基版 １７・・・・・・パッシベーション膜 １８・・・・・・シールド用人ｌ ｔｇ５以 上
Claims (1)
- 半導体装置及び、半導体記憶素子を規則的に配列した
記憶部分を有する半導体装置に於いて、接地用電極パッ
ド以外のパッドの開口部と前記記憶部分をのぞく全面、
及び前記記憶部分内の選択部分をＡｌで覆い、該Ａｌを
前記接地用電極パッドに接続し全体を接地用電極とする
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18353484A JPS6161442A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18353484A JPS6161442A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161442A true JPS6161442A (ja) | 1986-03-29 |
Family
ID=16137510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18353484A Pending JPS6161442A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169744A (ja) * | 1987-01-07 | 1988-07-13 | Nec Yamagata Ltd | Ｍｏｓ型半導体装置 |
| JP2005189233A (ja) * | 2003-11-20 | 2005-07-14 | General Electric Co <Ge> | シリンダ圧力変換器及び関連する方法 |
| CN104966712A (zh) * | 2015-06-05 | 2015-10-07 | 上海交通大学 | 一种固态绝缘介质脉冲功率开关及其制备方法 |
-
1984
- 1984-08-31 JP JP18353484A patent/JPS6161442A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169744A (ja) * | 1987-01-07 | 1988-07-13 | Nec Yamagata Ltd | Ｍｏｓ型半導体装置 |
| JP2005189233A (ja) * | 2003-11-20 | 2005-07-14 | General Electric Co <Ge> | シリンダ圧力変換器及び関連する方法 |
| CN104966712A (zh) * | 2015-06-05 | 2015-10-07 | 上海交通大学 | 一种固态绝缘介质脉冲功率开关及其制备方法 |
| CN104966712B (zh) * | 2015-06-05 | 2017-12-15 | 上海交通大学 | 一种固态绝缘介质脉冲功率开关及其制备方法 |
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