JPH02307276A - Ｍｏｓ型半導体メモリ装置 - Google Patents
Ｍｏｓ型半導体メモリ装置Info
- Publication number
- JPH02307276A JPH02307276A JP12975189A JP12975189A JPH02307276A JP H02307276 A JPH02307276 A JP H02307276A JP 12975189 A JP12975189 A JP 12975189A JP 12975189 A JP12975189 A JP 12975189A JP H02307276 A JPH02307276 A JP H02307276A
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- Japan
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- oxide film
- thin oxide
- floating gate
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- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000010894 electron beam technology Methods 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、装置完成後に電子ビーム露光によりプログラ
ムするＭＯ３型半導体メモリ装置に関するものである。
ムするＭＯ３型半導体メモリ装置に関するものである。
従来の技術
近年、システムや装置の多様化につれて、そのシステム
のために特別に設計したＭＯＳ型半導体メモリ装置が求
められるようになってきた。さらに、ＭＯＳ型半導体メ
モリ装置の設計から完成までのターンアラウンド・タイ
ムの短縮が求められている。これら要求達成のため、装
置完成後にプログラムができるＦＲＯＭがある。以下に
従来のＭＯ５型半導体メモリ装置の一例として、電気的
にプログラムするＥＰＲＯＭについて説明する。
のために特別に設計したＭＯＳ型半導体メモリ装置が求
められるようになってきた。さらに、ＭＯＳ型半導体メ
モリ装置の設計から完成までのターンアラウンド・タイ
ムの短縮が求められている。これら要求達成のため、装
置完成後にプログラムができるＦＲＯＭがある。以下に
従来のＭＯ５型半導体メモリ装置の一例として、電気的
にプログラムするＥＰＲＯＭについて説明する。
第２図は従来のＭＯ３型半導体メモリ装置の要部の断面
図であり、シリコン基板１１の上面にほぼ中央部を除い
て素子分離領域１２を配設し、シリコン基板１１の中央
部と前記素子分離領域１２の上に薄い酸化膜１３を設け
、基板１１の中央部付近の上方の薄い酸化膜１３の内部
にフローティングゲート１４を配設し、その上方に薄い
酸化膜１３を介してコン１−ロールゲート１５を形成し
、さらにその上部に絶縁１漠１６を設けている。プログ
ラムされる前のＭＯＳ型半導体メモリ装置においては、
フローティングゲート１４には電荷が蓄積されていない
。装置完成後、プログラムするためには、コントロール
ゲート１５とシリコン基板１１の間に電圧を印加して、
電荷がシリコン基板１１からフローティングゲート１４
へ薄い酸化膜１３をトンネルさせて、フローティングゲ
ート１４に電荷を蓄積することで、所定のトランジスタ
のしきい値電圧を変化させる。
図であり、シリコン基板１１の上面にほぼ中央部を除い
て素子分離領域１２を配設し、シリコン基板１１の中央
部と前記素子分離領域１２の上に薄い酸化膜１３を設け
、基板１１の中央部付近の上方の薄い酸化膜１３の内部
にフローティングゲート１４を配設し、その上方に薄い
酸化膜１３を介してコン１−ロールゲート１５を形成し
、さらにその上部に絶縁１漠１６を設けている。プログ
ラムされる前のＭＯＳ型半導体メモリ装置においては、
フローティングゲート１４には電荷が蓄積されていない
。装置完成後、プログラムするためには、コントロール
ゲート１５とシリコン基板１１の間に電圧を印加して、
電荷がシリコン基板１１からフローティングゲート１４
へ薄い酸化膜１３をトンネルさせて、フローティングゲ
ート１４に電荷を蓄積することで、所定のトランジスタ
のしきい値電圧を変化させる。
発明が解決しようとする課題
しかしながら上記した従来のＭＯ３型半導体メモリ装置
では、プログラムするときに印加するための電圧発生回
路および配線がＭＯＳ型半導体メモリ装置内に設置され
るので、ＭＯ３型半導体メモリ装置の面積が増大すると
いう問題を有していた。
では、プログラムするときに印加するための電圧発生回
路および配線がＭＯＳ型半導体メモリ装置内に設置され
るので、ＭＯ３型半導体メモリ装置の面積が増大すると
いう問題を有していた。
本発明は上記した従来の問題を解決するもので、プログ
ラム用電圧発生回路および配線を設けずに、装置完成後
にプログラムできるＭＯＳ型半導体メモリ装置を提供す
ることを目的とする。。
ラム用電圧発生回路および配線を設けずに、装置完成後
にプログラムできるＭＯＳ型半導体メモリ装置を提供す
ることを目的とする。。
課題を解決するための手段
この課題を解決するために本発明のＭＯ３型半導体メモ
リ装置は、基板と、この基板の上面の中央部付近を除く
部分に設けた素子分離領域と、前記基板の中央部付近お
よび素子分離領域の上面に設けた薄い酸化膜と、前記基
板の中央部付近の上方の前記薄い酸化膜の内部に設けた
フローティングゲートと、一部の素子分離領域の上方を
除いて前記フローティングゲートの上方に前記薄い酸化
膜を介して設けたコントロールゲートと、このコントロ
ールゲートおよび薄い酸化膜の上面に設けた絶縁膜とを
備え、前記ブローティングゲートを、上方にコントロー
ルゲートを配置していない素子分離領域の上方に延長し
て電子ビーム露光領域を配設したものである。
リ装置は、基板と、この基板の上面の中央部付近を除く
部分に設けた素子分離領域と、前記基板の中央部付近お
よび素子分離領域の上面に設けた薄い酸化膜と、前記基
板の中央部付近の上方の前記薄い酸化膜の内部に設けた
フローティングゲートと、一部の素子分離領域の上方を
除いて前記フローティングゲートの上方に前記薄い酸化
膜を介して設けたコントロールゲートと、このコントロ
ールゲートおよび薄い酸化膜の上面に設けた絶縁膜とを
備え、前記ブローティングゲートを、上方にコントロー
ルゲートを配置していない素子分離領域の上方に延長し
て電子ビーム露光領域を配設したものである。
作用
本発明のＭＯ３型半導体メモリ装置によれば。
装置完成後に素子分離領域の上方に位置するフローティ
ングゲートの電子ビーム露光領域に、電子ビームを露光
して電荷を蓄積鴨、トランジスタのしきい値を変化させ
てプログラムすることができ、従来、装置内に設けられ
ていた電圧発生回路や配線のパターンを省くことができ
る。
ングゲートの電子ビーム露光領域に、電子ビームを露光
して電荷を蓄積鴨、トランジスタのしきい値を変化させ
てプログラムすることができ、従来、装置内に設けられ
ていた電圧発生回路や配線のパターンを省くことができ
る。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるＭＯ３型半導体メモ
リ装置の要部の断面図である。すなわち、シリコン基板
１の上面の中央部付近を除く部分に素子分離領域２を配
設し、シリコン基板１の中央部付近および素子分離領域
２の上面に薄い酸化膜３を設け、基板１の中央部付近の
上方の薄い酸化膜３の内部にフローティングゲート４を
配設し、一部の素子分離領域２の上方を除いて前記フロ
ーティングゲートの上方に前記薄い酸化膜３を介してコ
ントロールゲート５を設け、このコントロールゲート５
および薄い酸化膜３の上面に絶縁膜６を設けている。そ
して前記フローティングゲート４を、上方にコントロー
ルゲート５を配置していない素子分離領域２の上方に延
長して電子ビーム露光領域７を形成している。このＭＯ
３型半導体メモリ装置においては、装置完成後プログラ
ムされる前はフローティングゲートには電荷が蓄積され
ていない。
リ装置の要部の断面図である。すなわち、シリコン基板
１の上面の中央部付近を除く部分に素子分離領域２を配
設し、シリコン基板１の中央部付近および素子分離領域
２の上面に薄い酸化膜３を設け、基板１の中央部付近の
上方の薄い酸化膜３の内部にフローティングゲート４を
配設し、一部の素子分離領域２の上方を除いて前記フロ
ーティングゲートの上方に前記薄い酸化膜３を介してコ
ントロールゲート５を設け、このコントロールゲート５
および薄い酸化膜３の上面に絶縁膜６を設けている。そ
して前記フローティングゲート４を、上方にコントロー
ルゲート５を配置していない素子分離領域２の上方に延
長して電子ビーム露光領域７を形成している。このＭＯ
３型半導体メモリ装置においては、装置完成後プログラ
ムされる前はフローティングゲートには電荷が蓄積され
ていない。
上記のＭＯＳ型半導体メモリ装置について以下その動作
を説明する。装置完成後、素子分離領域２の上に位置す
るフローティングゲート４の電子ビーム露光領域７に対
して電子ビームを露光すると、電荷がフローティングゲ
ート４の内部に蓄積され、トランジスタのしきい値電圧
が変化してプログラムされる。なお、電子ビーム露光が
素子分離領域２の上であるため、直接、トランジスタへ
電子ビームを露光することで発生する損傷が回避できる
。
を説明する。装置完成後、素子分離領域２の上に位置す
るフローティングゲート４の電子ビーム露光領域７に対
して電子ビームを露光すると、電荷がフローティングゲ
ート４の内部に蓄積され、トランジスタのしきい値電圧
が変化してプログラムされる。なお、電子ビーム露光が
素子分離領域２の上であるため、直接、トランジスタへ
電子ビームを露光することで発生する損傷が回避できる
。
以上のように本実施例によれば、ＭＯＳ型半導体メモリ
装置内に電圧発生回路および配線を設けずに、電子ビー
ムの露光によりＭＯＳ型半導体メモリ装置をプログラム
することができる。
装置内に電圧発生回路および配線を設けずに、電子ビー
ムの露光によりＭＯＳ型半導体メモリ装置をプログラム
することができる。
発明の効果
本発明のＭＯ５型半導体メモリ装はでは、装置完成後に
電子ビーム露光によりプログラムすることができて、半
導体メモリ装置内にプログラムするための電圧発生回路
および配線を設けないので、ＭＯＳ型半導体メモリ装置
の面積が縮小でき、安価な半導体メモリ装置を実現でき
る。
電子ビーム露光によりプログラムすることができて、半
導体メモリ装置内にプログラムするための電圧発生回路
および配線を設けないので、ＭＯＳ型半導体メモリ装置
の面積が縮小でき、安価な半導体メモリ装置を実現でき
る。
第１図は本発明の一実施例におけるＭＯＳ型半導体メモ
リ装置の要部の断面図、第２図は従来のＭＯＳ型半導体
メモリ装置の要部の断面図である。 １・・シリコン基板、２・・・素子分離領域、３・・・
薄い酸化膜、４・・・フローティングゲート、５・・・
コントロールゲート、６・・絶縁膜、７・・・電子ビー
ム露光領域。 代理人 森 本 義 弘 第１図 ／−−−シリコ傳よ駆 ２− 青手令禽佳＠鐵 ３〜渣・・鴎化膜 ４−一一フローテインゲケ斗 ５−−−クントロールゲート ｂ−絵、４ｉ艙
リ装置の要部の断面図、第２図は従来のＭＯＳ型半導体
メモリ装置の要部の断面図である。 １・・シリコン基板、２・・・素子分離領域、３・・・
薄い酸化膜、４・・・フローティングゲート、５・・・
コントロールゲート、６・・絶縁膜、７・・・電子ビー
ム露光領域。 代理人 森 本 義 弘 第１図 ／−−−シリコ傳よ駆 ２− 青手令禽佳＠鐵 ３〜渣・・鴎化膜 ４−一一フローテインゲケ斗 ５−−−クントロールゲート ｂ−絵、４ｉ艙
Claims (1)
- １、基板と、この基板の上面の中央部付近を除く部分に
設けた素子分離領域と、前記基板の中央部付近および素
子分離領域の上面に設けた薄い酸化膜と、前記基板の中
央部付近の上方の前記薄い酸化膜の内部に設けたフロー
ティングゲートと、一部の素子分離領域の上方を除いて
前記フローティングゲートの上方に前記薄い酸化膜を介
して設けたコントロールゲートと、このコントロールゲ
ートおよび薄い酸化膜の上面に設けた絶縁膜とを備え、
前記フローティングゲートを、上方にコントロールゲー
トを配置していない素子分離領域の上方に延長して電子
ビーム露光領域を配設したことを特徴とするＭＯＳ型半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12975189A JPH07112022B2 (ja) | 1989-05-22 | 1989-05-22 | Ｍｏｓ型半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12975189A JPH07112022B2 (ja) | 1989-05-22 | 1989-05-22 | Ｍｏｓ型半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02307276A true JPH02307276A (ja) | 1990-12-20 |
| JPH07112022B2 JPH07112022B2 (ja) | 1995-11-29 |
Family
ID=15017298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12975189A Expired - Fee Related JPH07112022B2 (ja) | 1989-05-22 | 1989-05-22 | Ｍｏｓ型半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112022B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066758A (ja) * | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2010029618A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社アドバンテスト | メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法 |
-
1989
- 1989-05-22 JP JP12975189A patent/JPH07112022B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066758A (ja) * | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP4705771B2 (ja) * | 2004-08-30 | 2011-06-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
| WO2010029618A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社アドバンテスト | メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法 |
| JPWO2010029618A1 (ja) * | 2008-09-10 | 2012-02-02 | 株式会社アドバンテスト | メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法 |
| US8369126B2 (en) | 2008-09-10 | 2013-02-05 | Advantest Corporation | Memory device, manufacturing method for memory device and method for data writing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112022B2 (ja) | 1995-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |