WO2010029618A1 - メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法 - Google Patents

メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法 Download PDF

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WO2010029618A1
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floating electrode
data
insulating film
memory device
electron beam
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俊幸 岡安
大輔 渡邊
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株式会社アドバンテスト
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Definitions

  • the present invention relates to a memory device, a memory device manufacturing method, and a data writing method.
  • a memory device using a metal oxide semiconductor (MOS) is known (for example, see Patent Document 1).
  • MOS metal oxide semiconductor
  • a typical example is a flash EPROM in which a plurality of memory cells are formed which can hold data written by a write operation and erase data held by an erase operation.
  • the memory cell has, for example, a source and drain region and a control gate and an electrically insulated floating gate, and stores the data by storing data written by the user as electric charges in the floating gate. can do.
  • JP-A-6-215587 JP-A-6-215587
  • an object of the present invention is to provide a memory device, a memory device manufacturing method, and a data writing method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a memory device is provided so as to be capable of being irradiated with an electron beam and stores data, and charges are accumulated by being irradiated with the electron beam.
  • a memory device is provided that includes a plurality of floating electrodes and a charge amount detection unit that detects the amount of charge accumulated in each of the floating electrodes.
  • a method for manufacturing a memory device for storing written data wherein the floating electrode is formed on a semiconductor substrate, and the floating electrode is irradiated with an electron beam for writing.
  • a manufacturing method is provided in which electric charges corresponding to power data are held in a floating electrode.
  • a data writing method for writing the data to a memory device that stores the data by holding a charge corresponding to the data to be stored in the floating electrode.
  • a data writing method for irradiating the floating electrode with an electron beam according to the data to be provided is provided.
  • FIG. 1 shows a configuration example of a memory device 10 according to an embodiment of the present invention.
  • 3 is a top view of the memory cell 100-1.
  • FIG. FIG. 3 is a cross-sectional view taken along a line AA ′ in FIG.
  • a cross-sectional view of the memory cell 100-1 in the manufacturing process of the memory cell 100-1 is shown.
  • a cross-sectional view of the memory cell 100-1 in the manufacturing process of the memory cell 100-1 is shown.
  • a cross-sectional view of the memory cell 100-1 in the manufacturing process of the memory cell 100-1 is shown.
  • a cross-sectional view of the memory cell 100-1 in the manufacturing process of the memory cell 100-1 is shown.
  • a cross-sectional view of the memory cell 100-1 in the manufacturing process of the memory cell 100-1 is shown.
  • FIG. 10 is a cross-sectional view showing another configuration example of the memory cell 100-1.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the memory cell 100-1.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the memory cell 100-1.
  • DESCRIPTION OF SYMBOLS 10 ... Memory device, 20 ... Read-out control part, 30 ... Row address designation part, 40 ... Column address designation part, 100 ... Memory cell, 101 ... Memory transistor, 102 ... Read control transistor, 110 ... semiconductor substrate, 111, 112 ... source region, 113, 114 ... drain region, 115 ... isolation region, 121, 122, 123 ... insulating film, 131 ..Floating electrode 132 ... Control electrode 151,152 ... Via, 161,162,163,164,165 ... Pattern wiring, 171,172 ... Guard ring, 181 ... Source terminal 183 ... Drain terminal, 184 ... Guard terminal, 185 ... Control terminal, 191 ... Through hole, 200 ... Kkeji part
  • FIG. 1 shows a configuration example of a memory device 10 according to an embodiment of the present invention.
  • the memory device 10 includes a read control unit 20, a row address designating unit 30, a column address designating unit 40, and a plurality of memory cells 100 (100-1, 100-2,).
  • the plurality of memory cells 100 each have a memory transistor and a read control transistor.
  • the memory cell 100-1 includes a memory transistor 101 and a read control transistor 102.
  • the control terminal of the read control transistor is connected to the row address designating unit 30 by any one of a plurality of word lines WL (WL-1, WL-2,).
  • the control electrode 132 of the read control transistor 102 is connected to the row address specifying unit 30 through the word line WL-1.
  • the drain terminal of the read control transistor is connected to the column address specifying unit 40 by any one of a plurality of bit lines BL (BL-1, BL-2,).
  • the drain terminal of the read control transistor 102 is connected to the column address specifying unit 40 via the bit line BL-1.
  • the source terminal of the memory transistor is connected to one of a plurality of source lines SL (SL-1, SL-2,...) Connected to a common reference potential.
  • the source terminal of the memory transistor 101 is connected to the reference potential via the source line SL-1.
  • the plurality of source lines SL may be connected to the ground potential via, for example, the GND terminal of the memory device 10.
  • the floating electrode 131 of the memory transistor is in a floating state that is not connected to an external wiring or the like.
  • the control electrode 132 of the memory transistor 101 is not electrically connected to either the source side or the drain side of the memory transistor 101, and a plurality of bit lines BL and word lines are connected. It is not electrically connected to any of WL.
  • the plurality of memory cells 100 data is written by storing electric charges in the floating electrodes of the memory transistors included therein, and the data can be stored. That is, the plurality of memory cells 100 can hold data in a nonvolatile manner by utilizing the fact that the potential difference between the source and the drain differs depending on whether or not charges are accumulated in the floating electrodes of the memory transistors included in each of the memory cells 100. .
  • Data writing to each of the plurality of memory cells 100 is performed by irradiating an electron beam to the floating electrode of each memory transistor. That is, by irradiating the floating electrode of the memory transistor of the memory cell 100 to which data is to be written with an electron beam using, for example, an electron beam irradiation device, charges are accumulated in the floating electrode of the memory transistor. Thereby, data can be stored in the memory cell 100.
  • the electron beam irradiation to the memory transistor may be performed simultaneously on the memory transistors of the plurality of memory cells 100 to which data is to be written, or may be performed while individually adjusting the irradiation amount.
  • the memory transistor may function as a charge amount detection unit that detects data stored in the floating electrode based on the charge amount accumulated in the floating electrode.
  • the memory transistor detects binary data stored in the floating electrode by using the floating electrode as a gate terminal and turning on or off according to the amount of charge accumulated in the floating electrode.
  • the memory transistor may detect multi-value data stored in the floating electrode by flowing a current corresponding to the amount of charge accumulated in the floating electrode.
  • the floating electrode of the memory transistor included in each memory cell 100 can accumulate electric charge according to the amount of electron beam irradiation to the memory transistor. Therefore, multi-value data can be stored in the memory transistor of each memory cell 100 by irradiating the electron beam with an irradiation amount corresponding to data to be written.
  • the irradiation amount of the electron beam may be determined based on, for example, the intensity of the electron beam and the irradiation time.
  • Data written to the memory transistor of the memory cell 100 can be read by operating the read control transistor of the memory cell 100 in a predetermined manner. For example, when reading data written in the memory transistor 101 of the memory cell 100-1, the read control unit 20 reads the read control transistor of the memory cell 100-1 from the row address designating unit 30 and the column address designating unit 40. A control signal for giving a predetermined voltage is sent to 102.
  • the row address designating unit 30 and the column address designating unit 40 apply a predetermined voltage to the control electrode 132 and the drain terminal of the read control transistor 102 in accordance with a control signal from the read control unit 20, respectively.
  • the control transistor 102 is turned on.
  • the memory cell 100-1 has a current corresponding to the value of data written in the memory transistor 101, that is, a current corresponding to the amount of charge accumulated in the floating electrode 131 of the memory transistor 101. Current flows.
  • the read control unit 20 detects the current flowing through the memory cell 100-1 when the read control transistor 102 is turned on.
  • the read control unit 20 includes a current detection unit such as a sense amplifier, for example.
  • a current detection unit such as a sense amplifier, for example.
  • a reference of a predetermined magnitude that should be compared with the magnitude of the current detected from the memory cell 100.
  • a current value may be preset in the current detection means.
  • the read control unit 20 causes the memory transistor 101 of the memory cell 100-1 to have a logic value. It is determined that an H data value has been written. If the magnitude of the current detected from the memory cell 100-1 is smaller than the reference current value, it is determined that a logic L data value has been written in the memory transistor 101 of the memory cell 100-1.
  • the read control unit 20 sets a plurality of reference current values of different magnitudes in the current detection means in association with each value of the multi-value data, and determines the magnitude of the current from the memory cell 100-1. It may be determined which value of the multi-value data is written in the memory cell 100-1 by comparison with the magnitude of the reference current value.
  • the current detection unit may be electrically connected to, for example, a plurality of bit lines BL and detect a current flowing through the memory cell 100 from which written data is to be read.
  • the current detection unit is an example of a charge amount detection unit that detects the amount of charge accumulated in the floating electrode of the memory cell 100, but is not limited to the sense amplifier.
  • data written to the memory transistor of the memory cell 100 can be erased by irradiating the floating electrode of the memory transistor with ultraviolet rays. That is, by irradiating the memory cell 100 in which the stored data is to be erased with ultraviolet rays to the floating electrode of the corresponding memory transistor using, for example, an ultraviolet irradiation device or the like, and discharging the charges accumulated in the floating electrode, Data stored in the memory cell 100 can be erased.
  • the above erasing operation may be performed on the entire memory device 10, that is, a plurality of memory cells 100, or by using an ultraviolet laser, an ultraviolet lamp, a mask, or the like that can reduce the spot diameter to a minimum.
  • the specific memory cell 100 may be implemented by limiting the irradiation site.
  • the memory transistor when writing new data to the memory transistor of the memory cell 100 in which data has already been written, the memory transistor should be irradiated with ultraviolet rays to discharge the charge accumulated in the floating electrode of the memory transistor before writing.
  • the memory transistor may be irradiated with an electron beam with an irradiation amount corresponding to new data, and a charge corresponding to the data may be newly accumulated in the floating electrode.
  • the memory value is first detected by detecting the current value by the current detecting means. A data value corresponding to the amount of charge already stored in the floating electrode of the transistor is determined. Then, the memory transistor is irradiated with an electron beam with an irradiation amount corresponding to the difference in charge amount between the data value stored in the memory transistor and the data value to be newly written.
  • the memory transistor when writing data with a charge amount smaller than the charge amount already accumulated in the floating electrode of the memory transistor, the memory transistor is irradiated with ultraviolet rays to discharge the charge accumulated in the floating electrode,
  • the memory transistor may be irradiated with an electron beam with an irradiation amount corresponding to new data to be written.
  • the memory device 10 can write and store data in a nonvolatile manner by irradiating the memory cell 100 to which data is to be written with an electron beam. Therefore, for each memory cell 100, a wiring for accumulating electric charge with respect to the floating electrode of the memory transistor becomes unnecessary. Further, the memory device 10 can easily read or erase the data written in each memory cell 100 as necessary. Further, the memory device 10 can write data corresponding to the irradiation amount by controlling the irradiation amount of the electron beam to the memory transistor of the memory cell 100.
  • FIG. 2 is a top view of the memory cell 100-1.
  • 3 is a cross-sectional view taken along the line AA ′ in FIG.
  • the memory cell 100-1 includes a semiconductor substrate 110, a memory transistor 101 and a read control transistor 102 provided on the semiconductor substrate 110.
  • the memory transistor 101 and the read control transistor 102 may be formed on the semiconductor substrate 110 by a predetermined semiconductor process, for example, and have P-type or N-type channel characteristics. In the following description, it is assumed that both the memory transistor 101 and the read control transistor 102 have N-type channel characteristics.
  • the memory transistor 101 is provided in a region partitioned by a plurality of isolation regions 115 formed of an insulating material such as silicon dioxide on the semiconductor substrate 110, and includes a source region 111, a drain region 113, a floating electrode 131, and a via 151. , And a guard ring 171.
  • the source region 111 and the drain region 113 are formed in the surface layer portion of the semiconductor substrate 110 so as to be separated from each other.
  • the source region 111 and the drain region 113 may be formed, for example, by implanting phosphorus ions from the upper surface of the single crystal silicon semiconductor substrate 110 to a predetermined depth.
  • the semiconductor substrate 110 may be a P-type substrate, while the source region 111 and the drain region 113 may be N-type regions.
  • the floating electrode 131 is provided to face the source region 111 and the drain region 113 with an insulating film 121 formed by laminating an insulating material such as silicon dioxide on the semiconductor substrate 110.
  • the floating electrode 131 may be provided between the source region 111 and the drain region 113 in the surface direction of the semiconductor substrate 110.
  • the via 151 is formed of a conductive material, and is provided so as to penetrate from the surface of the insulating film 123 to the floating electrode 131.
  • an insulating film 122 and an insulating film 123 in which insulating materials are stacked are formed on the floating electrode 131, and the via 151 is provided through the insulating films 122 and 123, and one end thereof Is exposed on the surface of the insulating film 123.
  • the pattern wiring 161 and the pattern wiring 162 are provided between the insulating film 122 and the insulating film 123.
  • the pattern wiring 161 electrically connects the source terminal 181 provided on the semiconductor substrate 110 and the source region 111.
  • the pattern wiring 162 electrically connects a source region 112 and a drain region 113 of a read control transistor 102 described later.
  • the source terminal 181 is connected to the source line SL-1 of the memory device 10 shown in FIG.
  • the guard ring 171 is formed of, for example, a conductive metal material, and is provided so as to surround the via 151 on the surface of the insulating film 123.
  • the guard ring 171 is electrically connected to the guard terminal 184 connected to the reference potential via the pattern wiring 164.
  • the guard ring 171 is not limited to the form formed in the annular
  • the guard terminal 184 may be connected to the ground potential via, for example, the GND terminal of the memory device 10.
  • the read control transistor 102 is provided in a region partitioned by the isolation region 115, and includes a source region 112, a drain region 114, a control electrode 132, a via 152, and a pattern wiring 165.
  • the read control transistor 102 may be provided adjacent to the memory transistor 101 across the isolation region 115 as in this example, but other regions on the semiconductor substrate 110 depending on the arrangement of the memory cells 100 in the memory device 10. May be provided.
  • the source region 112 and the drain region 114 are formed in the surface layer portion of the semiconductor substrate 110 so as to be separated from each other. Similarly to the source region 111 and the drain region 113 described above, the source region 112 and the drain region 114 may be formed by implanting phosphorus ions from the upper surface of the semiconductor substrate 110 to a predetermined depth.
  • the control electrode 132 is provided to face the source region 112 and the drain region 114 with the insulating film 121 interposed therebetween.
  • the control electrode 132 may be provided between the source region 112 and the drain region 114 in the surface direction of the semiconductor substrate 110.
  • the via 152 is formed of a conductive material and is provided so as to penetrate from the surface of the insulating film 123 to the control electrode 132 in the same manner as the via 151 described above.
  • the pattern wiring 163 is provided between the insulating film 122 and the insulating film 123, and electrically connects the drain terminal 183 and the drain region 114 provided on the semiconductor substrate 110.
  • the pattern wiring 165 is provided on the insulating film 123 and electrically connects the control terminal 185 and the via 152.
  • the control terminal 185 is connected to the word line WL-1 of the memory device 10 shown in FIG. Therefore, the control electrode 132 is electrically connected to the word line WL-1 via the via 152, the pattern wiring 165, and the control terminal 185.
  • the floating electrode 131 is A charge amount corresponding to the irradiation amount is accumulated.
  • the magnitude of the current flowing between the source region 111 and the drain region 113 of the memory transistor 101 is such that no charge is accumulated in the floating electrode 131.
  • the state where there is no charge is the largest, and the smaller the amount of charge stored in the floating electrode 131, the smaller the state. Therefore, the value of data stored in the memory transistor 101 is read by detecting this current with the current detection means.
  • the memory device 10 can write and store data by irradiating each memory cell 100 with an electron beam. Therefore, for each memory cell 100, a wiring for accumulating electric charge with respect to the floating electrode of the memory transistor becomes unnecessary. In addition, when data is written in each memory cell 100, the value of the written data cannot be changed unless the electron beam is again irradiated to the memory cell 100. Therefore, it is possible to prevent the data written in the memory device 10 from being easily falsified.
  • the via 151 when the via 151 is irradiated with an electron beam, a part of the electrons contained in the irradiated electron beam may be scattered around the via 151.
  • the conductive guard ring 171 is provided around the via 151 as described above, the scattered electrons are trapped by the guard ring 171. Therefore, in the memory transistor 101, for example, the scattered electrons are taken into the insulating film 123, so that electric charges can be prevented from being accumulated in the insulating film 123 over time.
  • FIGS. 4 to 8 are sectional views of the memory cell 100-1 at each stage of the manufacturing process of the memory cell 100-1.
  • the read control unit 20, the row address designating unit 30, the column address designating unit 40, and the plurality of memory cells 100 are formed on a polysilicon semiconductor substrate 110 by a semiconductor process. It is manufactured by being inserted.
  • a manufacturing method of the memory cell 100-1 which is a part of the manufacturing process will be described.
  • a plurality of isolation regions 115 are formed by thermally oxidizing a part of the semiconductor substrate 110. Then, the source region 111 and the drain region 113 are formed in one region separated by the separation region 115 on the semiconductor substrate 110. In addition, a source region 112 and a drain region 114 are formed in a region adjacent to the one region.
  • the source regions 111 and 112 and the drain regions 113 and 114 are n-type ions (for example, from the upper surface of the semiconductor substrate 110 to a predetermined depth). It is formed by implanting (phosphorus ions). Note that when the memory transistor 101 and the read control transistor 102 have P-type channel characteristics, the source regions 111 and 112 and the drain regions 113 and 114 have p-type ions (for example, boron) from the upper surface of the semiconductor substrate 110 to a predetermined depth. Ions).
  • an insulating film 121 is formed on the surface of the semiconductor substrate 110.
  • the floating electrode 131 and the control electrode 132 are formed on the insulating film 121.
  • the insulating layer 121 of silicon dioxide may be formed by thermally oxidizing the surface layer of the semiconductor substrate 110 of single crystal silicon, and the floating electrode 131 and the control electrode may be formed by stacking polysilicon. 132 may be formed.
  • an insulating film 122 is formed on the insulating film 121 so as to cover the outer surfaces of the insulating film 121, the floating electrode 131, and the control electrode 132. Then, after part of the insulating film 121 and the insulating film 122 is removed, pattern wirings 161, 162, and 163 are formed. More specifically, for example, after first depositing an insulating metal oxide on the insulating film 121, one of the insulating films 121 and 122 on the source regions 111 and 112 and the drain regions 113 and 114. The part is removed by pattern etching.
  • pattern wirings 161, 162, and 163 may be formed by vacuum-depositing a conductive metal material such as aluminum around the etched portion.
  • a conductive metal material such as aluminum around the etched portion.
  • an insulating film 123 is further formed on the insulating film 122. Then, after a through hole is formed by performing pattern etching on a portion of the insulating film 122 and the insulating film 123 that covers the floating electrode 131 and the control electrode 132, a conductive metal is deposited in the through hole to thereby form a via. 151 and vias 152 are formed. Note that the method for forming the insulating film 123 may be substantially the same as the method for forming the insulating film 122.
  • a guard ring 171 is formed around the via 151 on the insulating film 123.
  • a pattern wiring 165 is formed on the via 152 on the insulating film 123.
  • the source terminal 181, the drain terminal 183, and the control terminal 185 may also be formed.
  • each of the guard ring 171, the pattern wiring 165, and each of the terminals may be formed by vacuum-depositing a conductive metal material such as aluminum.
  • the memory cell 100-1 can be formed on the semiconductor substrate 110.
  • the manufacturing method of the other memory cells 100 in the memory device 10 is substantially the same as the manufacturing method of the memory cell 100-1.
  • the electron beam may be irradiated to the via 151 in the memory transistor 101 of the memory cell 100 to which data is to be written with a predetermined irradiation amount after the above process. .
  • predetermined data may be written in advance when the memory device 10 is manufactured.
  • FIG. 9 is a cross-sectional view showing another configuration example of the memory cell 100-1.
  • the memory cell 100-1 of this example has a through hole 191 formed by pattern etching, for example, instead of the via 151 in the memory cell 100-1 described with reference to FIG. Have. Others have the same configuration as the memory cell 100-1 described above, and thus the description thereof is omitted.
  • the memory transistor 101 of the memory cell 100-1 has the through hole 191, so that the electron beam can be directly irradiated to the floating electrode 131.
  • the thickness of the insulating film 122 and the insulating film 123 on the floating electrode 131 is set so that the electron beam passes through the insulating film 122 and the insulating film 123 and floats when the floating electrode 131 is irradiated with the electron beam.
  • FIG. 10 is a cross-sectional view showing still another configuration example of the memory cell 100-1.
  • the memory cell 100-1 of this example has a guard ring 172 instead of the guard ring 171 in the memory cell 100-1 described with reference to FIG. Since the configuration other than the guard ring 172 is the same as that of the memory cell 100-1, description thereof is omitted.
  • the guard ring 172 is formed by, for example, pattern-etching the peripheral portion of the via 151 in the insulating film 123 and then depositing a conductive material in an etching groove formed by the etching.
  • FIG. 10 shows only a cross-sectional view of the guard ring 172, but the shape of the guard ring 172 at the peripheral edge of the via 151 may be the same as that of the guard ring 171 described above. Since the memory transistor 101 of the memory cell 100-1 includes the guard ring 172 as in this example, the guard ring can be prevented from being peeled off due to external contact with the memory device 10 or the like.
  • FIG. 11 is a cross-sectional view showing still another configuration example of the memory cell 100-1.
  • the insulating film 122 is provided so as to cover at least a part of the surface of the floating electrode 131 while covering the surface of the floating electrode 131.
  • a guard ring 171 is provided on the peripheral edge of the floating electrode 131 on the insulating film 122.
  • the package portion is formed on the uppermost layer on the semiconductor substrate 110 so as to cover the upper surfaces of the pattern wirings 161, 162, 163, the guard ring 171, and the floating electrode 131 provided on the insulating film 122. 200 is formed.
  • the package unit 200 includes the memory device 10 after the charge is accumulated in the floating electrode of the memory transistor by irradiating the electron beam to the memory transistor of the memory cell 100 to which data is to be written in the memory device 10. It may be provided as follows.
  • an insulating resin material is preferably used for the package part 200. As in this example, by writing data to the memory cell 100 of the memory device 10 and then packaging the memory device 10 with the package unit 200, the data written in the memory device 10 can be prevented from being falsified. it can.
  • the memory cell 100 of this example can be used as a storage element that stores identification information of the memory device 10, for example. As a result, it is possible to check the lot or date of manufacture of the electronic circuit by reading the identification information for the memory device 10 returned due to a defect or the like after shipment while preventing falsification of the identification information.
  • the memory device 10 shown in FIG. 11 may have a via that connects the upper surface of the package unit 200 and the floating electrode 131 of the memory transistor 101.
  • data can be written to the floating electrode 131 of the memory transistor 101 by irradiating the via with an electron beam after the memory device 10 is packaged by the package unit 200.
  • falsification of written data can be prevented by fixing the package covering the exterior of the package unit 200 by adhesion or the like so that it cannot be removed.

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Abstract

　電子ビームが照射可能に設けられ、データを記憶するメモリデバイスであって、前記電子ビームが照射されることで電荷を蓄積する複数のフローティング電極と、それぞれの前記フローティング電極に蓄積された電荷量を検出する電荷量検出部とを備えるメモリデバイスが提供される。また、他の形態として、書き込まれたデータを記憶するメモリデバイスの製造方法であって、半導体基板上に前記フローティング電極を形成し、前記フローティング電極に電子ビームを照射して書き込むべきデータに応じた電荷をフローティング電極に保持させる製造方法が提供される。

Description

メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法
　本発明は、メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法に関する。
　金属酸化膜半導体（ＭＯＳ）を用いたメモリデバイスが知られている（例えば、特許文献１参照）。代表的なものとしては、書込動作により書き込まれたデータを保持し、消去動作によって保持しているデータを消去することができるメモリセルが複数形成されたフラッシュＥＰＲＯＭが挙げられる。上記メモリセルは、例えばソース・ドレインの各領域、およびコントロールゲートとともに、電気的に絶縁されたフローティングゲートを有し、ユーザにより書き込まれたデータを当該フローティングゲートに電荷として蓄えることにより当該データを保持することができる。
特開平６－２１５５８７号公報
　上記のようなメモリデバイスでは、フローティングゲートに電荷を蓄積させるべく、コントロールゲートおよびドレイン領域に比較的高電圧を印加してアバランシェ・ブレーク・ダウン現象を生起させて多量のホットエレクトロンを発生させる必要がある。したがって、書き込み／消去動作を繰り返すことにより、コントロールゲートとソース・ドレインの各領域との間を絶縁する酸化膜が劣化しやすいという課題がある。
　また、上記のようなメモリデバイスでは、コントロールゲートに電圧を印加するので、メモリセル毎にコントロールゲートと電圧供給部を繋ぐ配線を設ける必要があった。また、書き込み／消去動作を繰り返し実施することができる反面、保持させたデータの改竄を防ぐのが難しかった。
　そこで本発明は、上記の課題を解決することのできるメモリデバイス、メモリデバイスの製造方法、およびデータ書込方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、電子ビームが照射可能に設けられ、データを記憶するメモリデバイスであって、前記電子ビームが照射されることで電荷を蓄積する複数のフローティング電極と、それぞれの前記フローティング電極に蓄積された電荷量を検出する電荷量検出部とを備えるメモリデバイスが提供される。
　また、本発明の第２の形態においては、書き込まれたデータを記憶するメモリデバイスの製造方法であって、半導体基板上に前記フローティング電極を形成し、前記フローティング電極に電子ビームを照射して書き込むべきデータに応じた電荷をフローティング電極に保持させる製造方法が提供される。
　また、本発明の第３の形態においては、記憶すべきデータに応じた電荷をフローティング電極に保持することにより前記データを記憶するメモリデバイスに、前記データを書き込むデータ書込方法であって、書き込むべき前記データに応じて、前記フローティング電極に電子ビームを照射するデータ書込方法が提供される。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係るメモリデバイス１０の構成例を示す。 メモリセル１００－１の上面図である。 図２にＡ－Ａ'で示す断面における断面図である。 メモリセル１００－１の製造工程におけるメモリセル１００－１の断面図を示す。 メモリセル１００－１の製造工程におけるメモリセル１００－１の断面図を示す。 メモリセル１００－１の製造工程におけるメモリセル１００－１の断面図を示す。 メモリセル１００－１の製造工程におけるメモリセル１００－１の断面図を示す。 メモリセル１００－１の製造工程におけるメモリセル１００－１の断面図を示す。 メモリセル１００－１の他の構成例を示す断面図である。 メモリセル１００－１のさらに他の構成例を示す断面図である。 メモリセル１００－１のさらに他の構成例を示す断面図である。
符号の説明
１０・・・メモリデバイス、２０・・・読み出し制御部、３０・・・行アドレス指定部、４０・・・列アドレス指定部、１００・・・メモリセル、１０１・・・メモリトランジスタ、１０２・・・読み出し制御トランジスタ、１１０・・・半導体基板、１１１、１１２・・・ソース領域、１１３、１１４・・・ドレイン領域、１１５・・・分離領域、１２１、１２２、１２３・・・絶縁膜、１３１・・・フローティング電極、１３２・・・コントロール電極、１５１、１５２・・・ビア、１６１、１６２、１６３、１６４、１６５・・・パターン配線、１７１、１７２・・・ガードリング、１８１・・・ソース端子、１８３・・・ドレイン端子、１８４・・・ガード端子、１８５・・・コントロール端子、１９１・・・貫通孔、２００・・・パッケージ部
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の実施形態に係るメモリデバイス１０の構成例を示す。メモリデバイス１０は、読み出し制御部２０と、行アドレス指定部３０、列アドレス指定部４０、および複数のメモリセル１００（１００－１、１００－２・・・）を備える。
　複数のメモリセル１００は、それぞれメモリトランジスタおよび読み出し制御トランジスタを有する。例えばメモリセル１００－１は、メモリトランジスタ１０１および読み出し制御トランジスタ１０２を有する。
　また、それぞれのメモリセル１００において、読み出し制御トランジスタのコントロール端子は、複数のワードラインＷＬ（ＷＬ－１、ＷＬ－２・・・）のいずれかにより、行アドレス指定部３０と接続する。例えば、メモリセル１００－１において、読み出し制御トランジスタ１０２のコントロール電極１３２は、ワードラインＷＬ－１を介して行アドレス指定部３０と接続する。
　また、それぞれのメモリセル１００において、読み出し制御トランジスタのドレイン端子は、複数のビットラインＢＬ（ＢＬ－１、ＢＬ－２・・・）のいずれかにより、列アドレス指定部４０と接続する。例えば、メモリセル１００－１において、読み出し制御トランジスタ１０２のドレイン端子は、ビットラインＢＬ－１を介して列アドレス指定部４０と接続する。
　また、それぞれのメモリセル１００において、メモリトランジスタのソース端子は、共通の基準電位に接続されている複数のソースラインＳＬ（ＳＬ－１、ＳＬ－２・・・）のいずれかに接続する。例えば、メモリセル１００－１において、メモリトランジスタ１０１のソース端子は、ソースラインＳＬ－１を介して基準電位に接続される。なお、複数のソースラインＳＬは、例えばメモリデバイス１０のＧＮＤ端子を介して接地電位に接続されてよい。
　それぞれのメモリセル１００において、メモリトランジスタのフローティング電極１３１は、外部の配線等と接続されていないフローティング状態となっている。例えば、メモリセル１００－１において、メモリトランジスタ１０１のコントロール電極１３２は、当該メモリトランジスタ１０１のソース側およびドレイン側のいずれとも電気的に接続しておらず、また、複数のビットラインＢＬおよびワードラインＷＬのいずれとも電気的に接続していない。
　複数のメモリセル１００は、それぞれが有するメモリトランジスタのフローティング電極に電荷が蓄積されることによりデータが書き込まれ、そのデータを記憶することがきる。すなわち、複数のメモリセル１００は、それぞれが有するメモリトランジスタのフローティング電極に電荷が蓄積されているか否かによってソース－ドレイン間の電位差が異なることを利用して不揮発的にデータを保持することができる。
　複数のメモリセル１００のそれぞれに対するデータの書き込みは、それぞれが有するメモリトランジスタのフローティング電極に対して電子ビームを照射することにより実施される。すなわち、データを書き込むべきメモリセル１００のメモリトランジスタのフローティング電極に対して、例えば電子線照射装置等を用いて電子ビームを照射することにより、当該メモリトランジスタのフローティング電極に電荷が蓄積される。これにより、そのメモリセル１００に対してデータを記憶させることができる。
　なお、メモリトランジスタに対する電子ビームの照射は、データを書き込むべき複数のメモリセル１００のメモリトランジスタに対して同時に実施してもよく、また、個別に照射量を調整しながら実施してもよい。また、メモリトランジスタは、フローティング電極に蓄積された電荷量に基づいて、フローティング電極が記憶したデータを検出する電荷量検出部として機能してよい。
　例えばメモリトランジスタは、当該フローティング電極をゲート端子として用いることで、フローティング電極に蓄積された電荷量に応じてオン状態またはオフ状態となることで、フローティング電極が記憶した２値のデータを検出してよい。また、メモリトランジスタは、フローティング電極に蓄積された電荷量に応じた電流を流すことで、フローティング電極が記憶した多値のデータを検出してもよい。
　なお、それぞれのメモリセル１００が有するメモリトランジスタのフローティング電極は、当該メモリトランジスタに対する電子ビームの照射量に応じた電荷を蓄積することができる。したがって、それぞれのメモリセル１００のメモリトランジスタには、書き込みたいデータに応じた照射量で電子ビームを照射することにより、多値のデータを記憶させることができる。ここで電子ビームの照射量は、例えば電子ビームの強度および照射時間に基づいて定められてよい。
　メモリセル１００のメモリトランジスタに書き込まれたデータは、当該メモリセル１００の読み出し制御トランジスタを所定に動作させることにより読み出すことができる。例えば、メモリセル１００－１のメモリトランジスタ１０１に書き込まれたデータを読み出す場合、読み出し制御部２０は、行アドレス指定部３０および列アドレス指定部４０に対して、メモリセル１００－１の読み出し制御トランジスタ１０２に対して所定の電圧を与える旨の制御信号を送る。
　行アドレス指定部３０および列アドレス指定部４０は、読み出し制御部２０からの制御信号に応じて、それぞれ読み出し制御トランジスタ１０２のコントロール電極１３２およびドレイン端子に対して所定の電圧を印加することにより、読み出し制御トランジスタ１０２を導通状態にする。これにより、メモリセル１００－１には、メモリトランジスタ１０１に書き込まれたデータの値に応じた大きさの電流、すなわち、メモリトランジスタ１０１のフローティング電極１３１に蓄積された電荷量に応じた大きさの電流が流れる。
　読み出し制御部２０は、読み出し制御トランジスタ１０２を導通状態としたときにメモリセル１００－１に流れる上記電流を検出する。具体的には、読み出し制御部２０は、例えばセンス・アンプ等の電流検出手段を備え、例えば、メモリセル１００から検出される電流の大きさに対して比較対象とするべき所定の大きさの基準電流値（センス電流値）を当該電流検出手段に予め設定してよい。
　そして、読み出し制御部２０は、例えば電流検出手段により検出されたメモリセル１００－１からの電流の大きさが上記基準電流値よりも大きい場合は、メモリセル１００－１のメモリトランジスタ１０１には論理Ｈのデータ値が書き込まれていたと判別する。また、メモリセル１００－１から検出された電流の大きさが上記基準電流値よりも小さければ、メモリセル１００－１のメモリトランジスタ１０１には論理Ｌのデータ値が書き込まれていたと判別する。
　また、読み出し制御部２０は、電流検出手段に異なる複数の大きさの基準電流値を多値データの各値に対応付けて設定しておき、メモリセル１００－１からの電流の大きさとそれぞれの基準電流値の大きさとの比較により、多値データの何れの値がメモリセル１００－１に書き込まれているかを判別してもよい。
　なお、本例の形態に替えて、上記の電流検出手段を読み出し制御部２０と別個に設けてもよい。この場合、当該電流検出手段は、例えば複数のビットラインＢＬと電気的に接続し、書き込まれたデータを読み出すべきメモリセル１００に流れる電流を検出してよい。また、上記の電流検出手段は、メモリセル１００のフローティング電極に蓄積された電荷量を検出する電荷量検出部の一例であるが、上記のセンス・アンプに限られない。
　一方、メモリセル１００のメモリトランジスタに書き込んだデータは、そのメモリトランジスタのフローティング電極に紫外線を照射することにより消去することができる。すなわち、記憶させたデータを消去したいメモリセル１００について、対応するメモリトランジスタのフローティング電極に対して例えば紫外線照射装置等を用いて紫外線を照射して当該フローティング電極に蓄積した電荷を放電させることにより、当該メモリセル１００が記憶するデータを消去することができる。
　なお、上記の消去動作は、メモリデバイス１０全体、すなわち複数のメモリセル１００について一括して実施してもよく、また、スポット径を極小さく絞ることのできる紫外線レーザ、あるいは紫外線ランプおよびマスク等により、照射部位を限定することにより、特定のメモリセル１００について実施してもよい。
　なお、既にデータが書き込まれているメモリセル１００のメモリトランジスタに新たなデータを書き込む場合、当該メモリトランジスタに紫外線を照射して当該メモリトランジスタのフローティング電極に蓄積した電荷を放電させてから、書き込むべき新たなデータに応じた照射量で当該メモリトランジスタに電子ビームを照射して当該フローティング電極に当該データに応じた電荷を新たに蓄積させてよい。
　また、これに替えて、上記メモリトランジスタのフローティング電極に既に蓄積されている電荷量より大きい電荷量のデータを新たに書き込む場合は、先ず、上記の電流検出手段による電流値の検出により、当該メモリトランジスタのフローティング電極に既に蓄積されている電荷量に対応するデータ値を判別する。そして、当該メモリトランジスタが記憶しているデータ値と、新たに書き込むべきデータ値との電荷量の差分に応じた照射量で、当該メモリトランジスタに電子ビームを照射する。
　また、上記メモリトランジスタのフローティング電極に既に蓄積されている電荷量より小さい電荷量のデータを新たに書き込む場合、当該メモリトランジスタに紫外線を照射してそのフローティング電極に蓄積した電荷を放電させてから、書き込むべき新たなデータに応じた照射量で、当該メモリトランジスタに電子ビームを照射してもよい。
　以上のように、メモリデバイス１０は、データを書き込みたいメモリセル１００に対して電子ビームを照射することにより、データを書き込んで不揮発的に記憶させることができる。したがって、それぞれのメモリセル１００について、メモリトランジスタのフローティング電極に対して電荷を蓄積させるための配線が不要となる。また、メモリデバイス１０は、それぞれのメモリセル１００に書き込んだデータを必要に応じて容易に読み出したり消去することができる。また、メモリデバイス１０は、メモリセル１００のメモリトランジスタに対する電子ビームの照射量を制御することにより、当該照射量に応じたデータを書き込むことができる。
　以下において、メモリデバイス１０のメモリセル１００－１についてより具体的な構成例を図示して説明する。
　図２は、メモリセル１００－１の上面図である。また、図３は、図２にＡ－Ａ'で示す断面における断面図である。メモリセル１００－１は、半導体基板１１０と、半導体基板１１０上に設けられたメモリトランジスタ１０１および読み出し制御トランジスタ１０２とを備える。メモリトランジスタ１０１および読み出し制御トランジスタ１０２は、例えば半導体基板１１０上に所定の半導体プロセスにより形成されてよく、Ｐ型あるいはＮ型のチャネル特性を有する。なお、以下の説明では、メモリトランジスタ１０１および読み出し制御トランジスタ１０２は、いずれもＮ型のチャネル特性を有するものとする。
　メモリトランジスタ１０１は、半導体基板１１０上に二酸化シリコン等の絶縁性の物質により形成される複数の分離領域１１５により仕切られた領域に設けられ、ソース領域１１１、ドレイン領域１１３、フローティング電極１３１、ビア１５１、およびガードリング１７１を含む。
　ソース領域１１１およびドレイン領域１１３は、半導体基板１１０の表層部に互いに離間して形成される。ソース領域１１１およびドレイン領域１１３は、例えば単結晶シリコンの半導体基板１１０の上面から所定の深さまでリンイオンを注入することにより形成されてよい。メモリトランジスタ１０１がＮ型のチャネル特性を有する場合、半導体基板１１０はＰ型の基板であるのに対し、ソース領域１１１およびドレイン領域１１３は、Ｎ型の領域であってよい。
　フローティング電極１３１は、半導体基板１１０上に二酸化シリコン等の絶縁性の物質を積層して形成される絶縁膜１２１を挟んでソース領域１１１およびドレイン領域１１３と対向して設けられる。本例において、フローティング電極１３１は、半導体基板１１０の面方向においてソース領域１１１とドレイン領域１１３との間に設けられてよい。
　ビア１５１は、導電性の物質により形成され、絶縁膜１２３の表面からフローティング電極１３１まで貫通して設けられる。本例において、フローティング電極１３１上には、絶縁性の物質を積層した絶縁膜１２２および絶縁膜１２３が形成されており、ビア１５１は、これら絶縁膜１２２、１２３を貫通して設けられ、その一端が絶縁膜１２３の表面に露出する。
　パターン配線１６１およびパターン配線１６２は、絶縁膜１２２と絶縁膜１２３との間に設けられる。パターン配線１６１は、半導体基板１１０上に設けられるソース端子１８１とソース領域１１１とを電気的に接続する。パターン配線１６２は、後述する読み出し制御トランジスタ１０２のソース領域１１２とドレイン領域１１３とを電気的に接続する。ソース端子１８１は、図１に示したメモリデバイス１０のソースラインＳＬ－１に接続する。
　ガードリング１７１は、例えば導電性の金属材料により形成され、絶縁膜１２３の表面においてビア１５１を囲むように設けられる。本例において、ガードリング１７１は、基準電位に接続されるガード端子１８４とパターン配線１６４を介して電気的に接続する。なお、ガードリング１７１は、本例のようにビア１５１の周囲に円環状に形成される形態に限定されず、例えば方形あるいは多角形状に形成されてもよい。また、ガード端子１８４は、例えばメモリデバイス１０のＧＮＤ端子を介して接地電位に接続されてよい。
　読み出し制御トランジスタ１０２は、分離領域１１５により仕切られた領域に設けられ、ソース領域１１２、ドレイン領域１１４、コントロール電極１３２、ビア１５２、およびパターン配線１６５を含む。読み出し制御トランジスタ１０２は、本例のように分離領域１１５を挟んでメモリトランジスタ１０１に隣り合って設けられてよいが、メモリデバイス１０におけるメモリセル１００の配置に応じて半導体基板１１０上の他の領域に設けられてもよい。
　ソース領域１１２およびドレイン領域１１４は、半導体基板１１０の表層部に互いに離間して形成される。ソース領域１１２およびドレイン領域１１４は、上記のソース領域１１１およびドレイン領域１１３と同様に、半導体基板１１０の上面から所定の深さまでリンイオンを注入することにより形成されてよい。
　コントロール電極１３２は、絶縁膜１２１を挟んでソース領域１１２およびドレイン領域１１４と対向して設けられる。本例において、コントロール電極１３２は、半導体基板１１０の面方向においてソース領域１１２とドレイン領域１１４との間に設けられてよい。
　ビア１５２は、上記のビア１５１と同様に、導電性の物質により形成され、絶縁膜１２３の表面からコントロール電極１３２まで貫通して設けられる。パターン配線１６３は、絶縁膜１２２と絶縁膜１２３との間に設けられ、半導体基板１１０上に設けられるドレイン端子１８３とドレイン領域１１４とを電気的に接続する。パターン配線１６５は、絶縁膜１２３上に設けられ、コントロール端子１８５とビア１５２とを電気的に接続する。コントロール端子１８５は、図１に示したメモリデバイス１０のワードラインＷＬ－１に接続する。したがって、コントロール電極１３２は、ビア１５２、パターン配線１６５、およびコントロール端子１８５を介してワードラインＷＬ－１と電気的に接続する。
　図２および図３を参照して説明したメモリセル１００－１において、メモリトランジスタ１０１のビア１５１に対して書き込むべきデータに応じた照射量で電子ビームを照射することにより、フローティング電極１３１には、その照射量に応じた電荷量が蓄積される。
　ここで、読み出し制御トランジスタ１０２のコントロール電極１３２およびドレイン領域１１４に対して、それぞれ所定の大きさの電圧を印加して読み出し制御トランジスタ１０２をオンすると、メモリトランジスタ１０１のドレイン領域１１３には、読み出し制御トランジスタ１０２を介して所定の大きさの電圧が印加される。そして、メモリトランジスタ１０１のソース領域１１１とドレイン領域１１３との間には、フローティング電極１３１に蓄積された電荷量に応じた大きさの電流が流れる。
　なお、本例ではメモリトランジスタ１０１がＮ型のチャネル特性を有するので、メモリトランジスタ１０１のソース領域１１１とドレイン領域１１３との間に流れる電流の大きさは、フローティング電極１３１に電荷が全く蓄積されていない状態が最も大きく、フローティング電極１３１に蓄積された電荷量が多いほど小さくなる。したがって、上記の電流検出手段でこの電流を検出することにより、メモリトランジスタ１０１に記憶されたデータの値が読み出される。
　このように、メモリデバイス１０は、それぞれのメモリセル１００に対して電子ビームを照射することでデータを書き込んで記憶させることができる。したがって、それぞれのメモリセル１００について、メモリトランジスタのフローティング電極に対して電荷を蓄積させるための配線が不要となる。また、それぞれのメモリセル１００にデータを書き込むと、電子ビームを再度そのメモリセル１００に電子ビームを照射しなければ書き込んだデータの値を変更することができない。したがって、メモリデバイス１０に書き込まれたデータが容易に改竄されるのを防ぐことができる。
　なお、本例において、ビア１５１に対して電子ビームを照射したときに、照射された電子ビームに含まれる電子の一部がビア１５１の周囲に散乱することがある。しかしながら、上記のようにビア１５１の周囲に導電性のガードリング１７１が設けられているので、散乱した電子はガードリング１７１によりトラップされる。したがって、メモリトランジスタ１０１において、散乱した電子が例えば絶縁膜１２３に取り込まれることにより、絶縁膜１２３に経時的に電荷が蓄積されるのを防ぐことができる。
　図４乃至図８は、メモリセル１００－１の製造工程の各段階におけるメモリセル１００－１の断面図を示す。本実施形態に係るメモリデバイス１０は、例えば、ポリシリコンの半導体基板１１０上に半導体プロセスにより上記の読み出し制御部２０、行アドレス指定部３０、列アドレス指定部４０、および複数のメモリセル１００が作り込まれることにより製造される。以下においては、その製造工程の一部であるメモリセル１００－１の製造方法について説明する。
　先ず、図４に示すように、半導体基板１１０の一部を熱酸化することにより、複数の分離領域１１５を形成する。そして、半導体基板１１０上の分離領域１１５で分離された一の領域にソース領域１１１およびドレイン領域１１３を形成する。また、上記一の領域と隣り合う領域にソース領域１１２およびドレイン領域１１４を形成する。
　ここで、メモリトランジスタ１０１および読み出し制御トランジスタ１０２がＮ型のチャネル特性を有する場合、ソース領域１１１、１１２およびドレイン領域１１３、１１４は、半導体基板１１０の上面から所定の深さまでｎ型のイオン（例えばリンイオン）を注入することにより形成される。なお、メモリトランジスタ１０１および読み出し制御トランジスタ１０２がＰ型のチャネル特性を有する場合、ソース領域１１１、１１２およびドレイン領域１１３、１１４は、半導体基板１１０の上面から所定の深さまでｐ型のイオン（例えばボロンイオン）を注入することにより形成される。
　次に、図５に示すように、半導体基板１１０の表面に絶縁膜１２１を形成する。そして、絶縁膜１２１上にフローティング電極１３１およびコントロール電極１３２を形成する。より具体的には、例えば、単結晶シリコンの半導体基板１１０の表層を熱酸化することにより二酸化シリコンの絶縁膜１２１を形成してよく、また、ポリシリコンを積層することによりフローティング電極１３１およびコントロール電極１３２を形成してよい。
　次に、図６に示すように、絶縁膜１２１上に、絶縁膜１２１、フローティング電極１３１、およびコントロール電極１３２の外面を覆うように絶縁膜１２２を形成する。そして、絶縁膜１２１および絶縁膜１２２の一部を除去した後、パターン配線１６１、１６２、１６３を形成する。より具体的には、例えば、先ず、絶縁膜１２１上に、絶縁性の金属酸化物を堆積させた後、ソース領域１１１、１１２およびドレイン領域１１３、１１４上の絶縁膜１２１および絶縁膜１２２の一部をパターンエッチングにより除去する。そして、そのエッチング部位を中心にアルミ等の導電性の金属材料を真空蒸着することによりパターン配線１６１、１６２、１６３を形成してよい。なお、本例では、パターン配線１６２が形成されることにより、メモリトランジスタ１０１のドレイン領域１１３と読み出し制御トランジスタ１０２のソース領域１１２が電気的に接続される。
　次に、図７に示すように、絶縁膜１２２上に、更に、絶縁膜１２３を形成する。そして、絶縁膜１２２および絶縁膜１２３におけるフローティング電極１３１およびコントロール電極１３２を覆う部分にパターンエッチングを施すことにより貫通孔を形成した後、当該貫通孔の内部に導電性の金属を堆積させることによりビア１５１およびビア１５２を形成する。なお、絶縁膜１２３の形成方法については、絶縁膜１２２の形成方法と略同様であってよい。
　次に、図８に示すように、絶縁膜１２３上におけるビア１５１の周囲にガードリング１７１が形成される。また、絶縁膜１２３上におけるビア１５２上にはパターン配線１６５が形成される。なお、本図には示さないが、本工程において、ソース端子１８１、ドレイン端子１８３、コントロール端子１８５も併せて形成されてよい。なお、ガードリング１７１、パターン配線１６５、および上記各端子は、何れもアルミ等の導電性の金属材料を真空蒸着することにより形成されてよい。
　以上の工程により、メモリセル１００－１を半導体基板１１０上に形成することができる。なお、メモリデバイス１０における他のメモリセル１００の製造方法についても、上記のメモリセル１００－１の製造方法と略同様である。また、メモリデバイス１０に予め所定のデータを書き込んでおく場合は、上記の工程の後、データを書き込むべきメモリセル１００のメモリトランジスタ１０１におけるビア１５１に所定の照射量で電子ビームを照射してよい。このように、メモリデバイス１０の製造時に予め所定のデータを書き込んでもよい。
　以下において、メモリデバイス１０におけるメモリセル１００の他の構成例についてメモリセル１００－１を例示して説明するが、何れの構成例についても、メモリセル１００－１以外のメモリセル１００にも適用することができる。
　図９は、メモリセル１００－１の他の構成例を示す断面図である。本例のメモリセル１００－１は、図９に示すように、図３を参照して説明した上記のメモリセル１００－１におけるビア１５１に替えて、例えばパターンエッチングにより形成される貫通孔１９１を有する。その他については、上記のメモリセル１００－１と同じ構成を有するので説明を省略する。本例のように、メモリセル１００－１のメモリトランジスタ１０１が貫通孔１９１を有することにより、フローティング電極１３１に対して直接電子ビームを照射することができる。
　なお、図３および図９を参照して説明したメモリセル１００－１は、何れもフローティング電極１３１の上方にビア１５１あるいは貫通孔１９１を設けることにより電子ビームの照射により与えられる電荷がフローティング電極１３１により確実に注入される構成としていた。しかしながら、例えばフローティング電極１３１上における絶縁膜１２２および絶縁膜１２３の厚さを、フローティング電極１３１に対して電子ビームが照射されたときにその電子ビームが絶縁膜１２２および絶縁膜１２３を通過してフローティング電極１３１まで十分到達できる程度に小さくすることにより、フローティング電極１３１と絶縁膜１２３の表面とを繋ぐビア１５１あるいは貫通孔１９１を設けなくても、電子ビームの照射によりフローティング電極１３１に電荷を蓄積させることができる。
　図１０は、メモリセル１００－１のさらに他の構成例を示す断面図である。本例のメモリセル１００－１は、図１０に示すように、図３を参照して説明した上記のメモリセル１００－１におけるガードリング１７１に替えて、ガードリング１７２を有する。なお、ガードリング１７２以外の構成については、上記のメモリセル１００－１と同じであるので説明を省略する。
　ガードリング１７２は、例えば、絶縁膜１２３におけるビア１５１の周縁部をパターンエッチングした後、当該エッチングにより形成されたエッチング溝に導電材料を堆積させることにより形成される。なお、図１０にはガードリング１７２の断面図のみを示すが、ビア１５１の周縁部におけるガードリング１７２の形状については、上記のガードリング１７１と同様であってよい。メモリセル１００－１のメモリトランジスタ１０１が本例のようなガードリング１７２を有することにより、メモリデバイス１０に対する外部からの接触等によりガードリングが剥離するのを防ぐことができる。
　図１１は、メモリセル１００－１のさらに他の構成例を示す断面図である。本例のメモリセル１００－１において、絶縁膜１２２は、フローティング電極１３１の表面を覆いつつ当該フローティング電極１３１の表面の少なくとも一部が表出するように設けられる。また、絶縁膜１２２上におけるフローティング電極１３１の周縁部にガードリング１７１が設けられる。また、絶縁膜１２２上には、当該絶縁膜１２２上に設けられるパターン配線１６１、１６２、１６３、ガードリング１７１、およびフローティング電極１３１の上面を覆うように、半導体基板１１０上における最上層にパッケージ部２００が形成される。
　パッケージ部２００は、メモリデバイス１０におけるデータを書き込むべきメモリセル１００のメモリトランジスタに対して電子ビームを照射することにより当該メモリトランジスタのフローティング電極に電荷を蓄積させた後、当該メモリデバイス１０を内包するように設けてもよい。パッケージ部２００には、絶縁性の樹脂材料が好ましく用いられる。本例のように、メモリデバイス１０のメモリセル１００にデータを書き込んでからメモリデバイス１０をパッケージ部２００でパッケージングすることにより、メモリデバイス１０に書き込まれたデータが改竄されるのを防ぐことができる。
　本例のメモリセル１００は、例えばメモリデバイス１０の識別情報を記憶させる記憶素子として用いることができる。これにより、上記識別情報の改竄を防ぎつつ、出荷後に不具合等により返品されたメモリデバイス１０について識別情報を読み出すことにより、当該電子回路のロットあるいは製造日等を調べることができる。
　また、図１１に示すメモリデバイス１０において、パッケージ部２００の上面とメモリトランジスタ１０１のフローティング電極１３１とを接続するビアを有してもよい。この場合、メモリデバイス１０をパッケージ部２００でパッケージングした後で、当該ビアに対して電子ビームを照射することによりメモリトランジスタ１０１のフローティング電極１３１にデータを書き込むことができる。また、本例の場合でも、パッケージ部２００の外装を覆うパッケージを取り外しができないように接着等により固定することにより、書き込まれたデータの改竄を防ぐことができる。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (21)

  1. 　電子ビームが照射可能に設けられ、データを記憶するメモリデバイスであって、
    　前記電子ビームが照射されることでデータを記憶する複数のフローティング電極と、
    　それぞれの前記フローティング電極に蓄積された電荷量に基づいて、前記フローティング電極が記憶したデータを検出する電荷量検出部と
    　を備えるメモリデバイス。
  2. 　それぞれの前記フローティング電極の表面を覆う絶縁膜と、
    　前記絶縁膜の表面から前記フローティング電極まで貫通して設けられる導電材料のビアと
    　を更に備える請求項１に記載のメモリデバイス。
  3. 　前記絶縁膜の表面において前記ビアを囲むように設けられ、基準電位に接続されるガードリングを更に備える
    　請求項２に記載のメモリデバイス。
  4. 　それぞれの前記フローティング電極の表面を覆う絶縁膜を更に備え、
    　前記絶縁膜には、前記絶縁膜の表面から前記フローティング電極まで貫通する貫通孔が形成される
    　請求項１に記載のメモリデバイス。
  5. 　それぞれの前記フローティング電極の表面の少なくとも一部が表出するように、前記フローティング電極の表面を覆う絶縁膜を更に備える
    　請求項１に記載のメモリデバイス。
  6. 　前記メモリデバイスは、半導体基板上に所定の材料を積層して形成され、
    　前記絶縁膜は、前記半導体基板上における最上層に形成される
    　請求項２から５のいずれかに記載のメモリデバイス。
  7. 　電子ビームが照射されることにより書き込まれたデータを記憶するメモリデバイスの製造方法であって、
    　半導体基板上にフローティング電極を形成し、
    　前記フローティング電極に電子ビームを照射して書き込むべきデータに応じた電荷を前記フローティング電極に保持させる製造方法。
  8. 　前記フローティング電極を複数形成し、
    　それぞれの前記フローティング電極に対して書き込むべき前記データの値に応じて前記電子ビームを調整して照射することで、前記データの値に応じた電荷を前記フローティング電極に保持させる
    　請求項７に記載の製造方法。
  9. 　前記フローティング電極に書き込むべき前記データの値に応じて、前記フローティング電極に前記電子ビームを照射する時間を調整する
    　請求項７または８に記載の製造方法。
  10. 　前記フローティング電極に書き込むべき前記データの値に応じて、前記電子ビームの電流量を調整する
    　請求項７または８に記載の製造方法。
  11. 　前記フローティング電極の表面を覆う絶縁膜を形成し、
    　前記フローティング電極の表面上の前記絶縁膜に前記電子ビームを照射して前記フローティング電極に電子を注入する
    　請求項７から１０のいずれかに記載の製造方法。
  12. 　前記フローティング電極の表面の一部を覆う絶縁膜を形成し、
    　前記絶縁膜で覆われていない前記フローティング電極の表面に前記電子ビームを照射して前記フローティング電極に電子を注入する
    　請求項７から１０のいずれかに記載の製造方法。
  13. 　前記フローティング電極の表面を覆う絶縁膜を形成し、
    　前記絶縁膜の表面から前記フローティング電極まで貫通する導電材料のビアを形成し、
    　前記絶縁膜の表面に表出した前記ビアに前記電子ビームを照射して前記フローティング電極に電荷を蓄積させる
    　請求項７から１０のいずれかに記載の製造方法。
  14. 　前記フローティング電極の表面を覆う絶縁膜を形成し、
    　前記絶縁膜の表面から前記フローティング電極まで貫通する貫通孔を形成し、
    　前記貫通孔を介して前記フローティング電極に前記電子ビームを照射する
    　請求項７から１０のいずれかに記載の製造方法。
  15. 　前記フローティング電極に電子を注入した後に、前記メモリデバイスを内包するパッケージ部を形成する
    　請求項１２から１４のいずれかに記載の製造方法。
  16. 　前記メモリデバイスは、半導体基板上に所定の材料を積層して形成され、
    　前記パッケージ部を、前記半導体基板上における最上層に形成する
    　請求項１５に記載の製造方法。
  17. 　前記メモリデバイスの識別情報を、前記フローティング電極に電子ビームを照射することで書き込む
    　請求項１６に記載の製造方法。
  18. 　記憶すべきデータに応じた電荷をフローティング電極に保持することにより前記データを記憶するメモリデバイスに、前記データを書き込むデータ書込方法であって、
    　書き込むべき前記データに応じて、前記フローティング電極に電子ビームを照射するデータ書込方法。
  19. 　前記フローティング電極に紫外線を照射することで、前記フローティング電極に蓄積した電荷を放電させ、前記メモリデバイスに書き込んだデータを消去する
    　請求項１８に記載のデータ書込方法。
  20. 　既にデータが書き込まれている前記フローティング電極に新たなデータを書き込む場合、当該フローティング電極に紫外線を照射して当該フローティング電極に蓄積した電荷を放電させてから、書き込むべき新たなデータに応じて当該フローティング電極に電子ビームを照射する
    　請求項１８に記載のデータ書込方法。
  21. 　前記フローティング電極に蓄積されている電荷量より大きい電荷量のデータを書き込む場合、当該フローティング電極が記憶したデータ値と、新たに書き込むべきデータ値との差分に応じて、当該フローティング電極に電子ビームを照射し、
    　前記フローティング電極に蓄積されている電荷量より小さい電荷量のデータを書き込む場合、当該フローティング電極に紫外線を照射して当該フローティング電極に蓄積した電荷を放電させてから、書き込むべき新たなデータに応じて当該フローティング電極に電子ビームを照射する
    　請求項１８に記載のデータ書込方法。
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