KR101195959B1 - 메모리 디바이스, 메모리 디바이스의 제조 방법, 및 데이터 기입 방법 - Google Patents

메모리 디바이스, 메모리 디바이스의 제조 방법, 및 데이터 기입 방법 Download PDF

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Abstract

전자빔이 조사 가능하게 설치되어 데이터를 기억하는 메모리 디바이스에 있어서, 상기 전자빔이 조사되는 것으로 전하를 축적하는 복수의 플로팅 전극과, 각각의 상기 플로팅 전극에 축적된 전하량을 검출하는 전하량 검출부를 포함하는 메모리 디바이스가 제공된다. 또한, 다른 형태로서, 기입된 데이터를 기억하는 메모리 디바이스의 제조 방법에 있어서, 반도체 기판 상에 플로팅 전극을 형성하고, 상기 플로팅 전극에 전자빔을 조사하여, 기입해야 할 데이터에 따른 전하를 플로팅 전극에 유지시키는 제조 방법이 제공된다.

Description

메모리 디바이스, 메모리 디바이스의 제조 방법, 및 데이터 기입 방법{MEMORY DEVICE, METHOD FOR MANUFACTURING MEMORY DEVICE, AND METHOD FOR WRITING DATA}
본 발명은, 메모리 디바이스, 메모리 디바이스의 제조 방법, 및 데이터 기입 방법에 관한 것이다.
금속 산화막 반도체(MOS)를 이용한 메모리 디바이스가 알려져 있다(예를 들면, 특허 문헌 1 참조). 대표적인 것으로는, 기입 동작에 의해 기입된 데이터를 유지하고, 소거 동작에 의해 유지하는 데이터를 소거할 수 있은 메모리 셀이 복수 형성된 플래시 EPROM을 들 수 있다. 상기 메모리 셀은, 예를 들면 소스·드레인의 각 영역, 및 컨트롤 게이트와 함께, 전기적으로 절연된 플로팅 게이트를 가져, 유저에 의해 기입된 데이터를 해당 플로팅 게이트에 전하로서 축적하는 것으로 해당 데이터를 유지할 수 있다.
일본특허공개 평6-215587호 공보
상기와 같은 메모리 디바이스에서는, 플로팅 게이트에 전하를 축적시킬 수 있도록, 컨트롤 게이트 및 드레인 영역에 비교적 고전압을 인가해 애벌런치·브레이크·다운 현상을 발생시켜 다량의 열전자를 발생시킬 필요가 있다. 따라서, 기입/소거 동작을 반복하는 것으로, 컨트롤 게이트와 소스·드레인의 각 영역과의 사이를 절연하는 산화막이 열화하기 쉽다는 과제가 있다.
또한, 같은 메모리 디바이스에서는, 컨트롤 게이트에 전압을 인가하므로, 메모리 셀마다 컨트롤 게이트와 전압 공급부를 연결하는 배선을 마련할 필요가 있었다. 또한, 기입/소거 동작을 반복 실시할 수 있는 반면, 유지시킨 데이터의 변조를 막는 것이 어려웠다.
여기에서, 본 발명은, 상기의 과제를 해결할 수 있는 메모리 디바이스, 메모리 디바이스의 제조 방법, 및 데이터 기입 방법을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에서는, 전자빔이 조사 가능하게 설치되어 데이터를 기억하는 메모리 디바이스에 있어서, 상기 전자빔이 조사되는 것으로 전하를 축적하는 복수의 플로팅 전극과, 각각의 상기 플로팅 전극에 축적된 전하량을 검출하는 전하량 검출부를 포함하는 메모리 디바이스가 제공된다.
또한, 본 발명의 제2 형태에서는, 기입된 데이터를 기억하는 메모리 디바이스의 제조 방법에 있어서, 반도체 기판 상에 플로팅 전극을 형성하고, 상기 플로팅 전극에 전자빔을 조사하여, 기입해야 할 데이터에 따른 전하를 상기 플로팅 전극에 유지시키는 제조 방법이 제공된다.
또한, 본 발명의 제3 형태에서는, 기억해야 할 데이터에 따른 전하를 플로팅 전극에 유지하는 것으로 상기 데이터를 기억하는 메모리 디바이스에, 상기 데이터를 기입하는 데이터 기입 방법에 있어서, 기입해야 할 상기 데이터에 따라, 상기 플로팅 전극에 전자빔을 조사하는 데이터 기입 방법이 제공된다.
또한, 상기의 발명의 개요는, 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 발명의 실시 형태에 관한 메모리 디바이스(10)의 구성예를 나타낸다.
도 2는 메모리 셀(100-1)의 상면도이다.
도 3은 도 2에 A-A＇로 도시한 단면에서의 단면도이다.
도 4는 메모리 셀(100-1)의 제조 공정에서의 메모리 셀(100-1)의 단면도를 나타낸다.
도 5는 메모리 셀(100-1)의 제조 공정에서의 메모리 셀(100-1)의 단면도를 나타낸다.
도 6은 메모리 셀(100-1)의 제조 공정에서의 메모리 셀(100-1)의 단면도를 나타낸다.
도 7은 메모리 셀(100-1)의 제조 공정에서의 메모리 셀(100-1)의 단면도를 나타낸다.
도 8은 메모리 셀(100-1)의 제조 공정에서의 메모리 셀(100-1)의 단면도를 나타낸다.
도 9는 메모리 셀(100-1)의 다른 구성예를 나타내는 단면도이다.
도 10은 메모리 셀(100-1)의 또 다른 구성예를 나타내는 단면도이다.
도 11은 메모리 셀(100-1)의 또 다른 구성예를 나타내는 단면도이다.
이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 본 발명의 실시 형태에 관한 메모리 디바이스(10)의 구성예를 나타낸다. 메모리 디바이스(10)는, 독출 제어부(20)와, 행 어드레스 지정부(30), 열 어드레스 지정부(40), 및 복수의 메모리 셀(100)(100-1, 100-2···)을 구비한다.
복수의 메모리 셀(100)은, 각각 메모리 트랜지스터 및 독출 제어 트랜지스터를 가진다. 예를 들면 메모리 셀(100-1)은, 메모리 트랜지스터(101) 및 독출 제어 트랜지스터(102)를 가진다.
또한, 각각의 메모리 셀(100)에서, 독출 제어 트랜지스터의 컨트롤 단자는, 복수의 워드 라인(WL : WL-1, WL-2···)의 어느 하나에 의해, 행 어드레스 지정부(30)와 접속한다. 예를 들면, 메모리 셀(100-1)에서, 독출 제어 트랜지스터(102)의 컨트롤 전극(132)은, 워드 라인(WL-1)을 통해서 행 어드레스 지정부(30)와 접속한다.
또한, 각각의 메모리 셀(100)에서, 독출 제어 트랜지스터의 드레인 단자는, 복수의 비트 라인(BL : BL-1, BL-2···)의 어느 하나에 의해, 열 어드레스 지정부(40)와 접속한다. 예를 들면, 메모리 셀(100-1)에서, 독출 제어 트랜지스터(102)의 드레인 단자는, 비트 라인(BL-1)을 통해서 열 어드레스 지정부(40)와 접속한다.
또한, 각각의 메모리 셀(100)에서, 메모리 트랜지스터의 소스 단자는, 공통의 기준 전위에 접속되는 복수의 소스 라인(SL : SL-1, SL-2···)의 어느 하나에 접속한다. 예를 들면, 메모리 셀(100-1)에서, 메모리 트랜지스터(101)의 소스 단자는, 소스 라인(SL-1)을 통해서 기준 전위에 접속된다. 또한, 복수의 소스 라인(SL)은, 예를 들면 메모리 디바이스(10)의 GND 단자를 통해서 접지 전위에 접속되어도 된다.
각각의 메모리 셀(100)에서, 메모리 트랜지스터의 플로팅 전극(131)은, 외부의 배선 등과 접속되지 않은 플로팅 상태로 된다. 예를 들면, 메모리 셀(100-1)에서, 메모리 트랜지스터(101)의 컨트롤 전극(132)은, 해당 메모리 트랜지스터(101)의 소스측 및 드레인측의 어느 것과도 전기적으로 접속하지 않고, 또한, 복수의 비트 라인(BL) 및 워드 라인(WL)의 어느 것과도 전기적으로 접속하지 않는다.
복수의 메모리 셀(100)은, 각각이 가지는 메모리 트랜지스터의 플로팅 전극에 전하가 축적되는 것으로 데이터가 기입되어, 그 데이터를 기억할 수 있다. 즉, 복수의 메모리 셀(100)은, 각각이 가지는 메모리 트랜지스터의 플로팅 전극에 전하가 축적되어 있는지 여부에 의해 소스-드레인 사이의 전위차가 다른 것을 이용해 비휘발적으로 데이터를 유지할 수 있다.
복수의 메모리 셀(100)의 각각에 대한 데이터의 기입은, 각각이 가지는 메모리 트랜지스터의 플로팅 전극에 대하여 전자빔을 조사함으로써 실시된다. 즉, 데이터를 기입해야 할 메모리 셀(100)의 메모리 트랜지스터의 플로팅 전극에 대하여, 예를 들면 전자빔 조사 장치 등을 이용해 전자빔을 조사함으로써, 해당 메모리 트랜지스터의 플로팅 전극에 전하가 축적된다. 이에 의해, 그 메모리 셀(100)에 대하여 데이터를 기억시킬 수 있다.
또한, 메모리 트랜지스터에 대한 전자빔의 조사는, 데이터를 기입해야 할 복수의 메모리 셀(100)의 메모리 트랜지스터에 대하여 동시에 실시하여도 되고, 또한, 개별적으로 조사량을 조정하면서 실시하여도 된다. 또한, 메모리 트랜지스터는, 플로팅 전극에 축적된 전하량에 기초하여, 플로팅 전극이 기억한 데이터를 검출하는 전하량 검출부로서 기능하여도 된다.
예를 들면 메모리 트랜지스터는, 해당 플로팅 전극을 게이트 단자로서 이용하는 것으로, 플로팅 전극에 축적된 전하량에 따라 온 상태 또는 오프 상태로 되는 것으로, 플로팅 전극이 기억한 2치(値)의 데이터를 검출하여도 된다. 또한, 메모리 트랜지스터는, 플로팅 전극에 축적된 전하량에 따른 전류를 흘리는 것으로, 플로팅 전극이 기억한 다가(多價)의 데이터를 검출하여도 된다.
또한, 각각의 메모리 셀(100)이 가지는 메모리 트랜지스터의 플로팅 전극은, 해당 메모리 트랜지스터에 대한 전자빔의 조사량에 따른 전하를 축적할 수 있다. 따라서, 각각의 메모리 셀(100)의 메모리 트랜지스터에는, 기입하고 싶은 데이터에 따른 조사량으로 전자빔을 조사함으로써, 다가의 데이터를 기억시킬 수 있다. 여기서 전자빔의 조사량은, 예를 들면 전자빔의 강도 및 조사 시간에 기초하여 정해져도 된다.
메모리 셀(100)의 메모리 트랜지스터에 기입된 데이터는, 해당 메모리 셀(100)의 독출 제어 트랜지스터를 소정으로 동작시키는 것으로 독출할 수 있다. 예를 들면, 메모리 셀(100-1)의 메모리 트랜지스터(101)에 기입된 데이터를 독출하는 경우, 독출 제어부(20)는, 행 어드레스 지정부(30) 및 열 어드레스 지정부(40)에 대하여, 메모리 셀(100-1)의 독출 제어 트랜지스터(102)에 대하여 소정의 전압을 주는 취지의 제어 신호를 보낸다.
행 어드레스 지정부(30) 및 열 어드레스 지정부(40)는, 독출 제어부(20)로부터의 제어 신호에 따라, 각각 독출 제어 트랜지스터(102)의 컨트롤 전극(132) 및 드레인 단자에 대하여 소정의 전압을 인가함으로써, 독출 제어 트랜지스터(102)를 도통 상태로 한다. 이에 의해, 메모리 셀(100-1)에는, 메모리 트랜지스터(101)에 기입된 데이터의 값에 따른 크기의 전류, 즉, 메모리 트랜지스터(101)의 플로팅 전극(131)에 축적된 전하량에 따른 크기의 전류가 흐른다.
독출 제어부(20)는, 독출 제어 트랜지스터(102)를 도통 상태로 했을 때에 메모리 셀(100-1)에 흐르는 상기 전류를 검출한다. 구체적으로는, 독출 제어부(20)는, 예를 들면 센스·앰프 등의 전류 검출 수단을 구비하여, 예를 들면, 메모리 셀(100)로부터 검출되는 전류의 크기에 대하여 비교 대상으로 해야 할 소정의 크기의 기준 전류값(센스 전류값)을 해당 전류 검출 수단에 미리 설정하여도 된다.
그리고, 독출 제어부(20)는, 예를 들면 전류 검출 수단에 의해 검출된 메모리 셀(100-1)로부터의 전류의 크기가 상기 기준 전류값보다도 큰 경우는, 메모리 셀(100-1)의 메모리 트랜지스터(101)에는 논리 H의 데이터 값이 기입되어 있었다고 판별한다. 또한, 메모리 셀(100-1)로부터 검출된 전류의 크기가 상기 기준 전류값보다도 작으면, 메모리 셀(100-1)의 메모리 트랜지스터(101)에는 논리 L의 데이터 값이 기입되어 있었다고 판별한다.
또한, 독출 제어부(20)는, 전류 검출 수단에 다른 복수의 크기의 기준 전류값을 다가 데이터의 각 값에 대응시켜 설정해 두고, 메모리 셀(100-1)로부터의 전류의 크기와 각각의 기준 전류값의 크기의 비교에 의해, 다가 데이터의 어느 쪽의 값이 메모리 셀(100-1)에 기입되고 있는지를 판별하여도 된다.
또한, 본 예의 형태에 대신하여, 상기의 전류 검출 수단을 독출 제어부(20)와 별개로 설치하여도 된다. 이 경우, 해당 전류 검출 수단은, 예를 들면 복수의 비트 라인(BL)과 전기적으로 접속하고, 기입된 데이터를 독출해야 할 메모리 셀(100)에 흐르는 전류를 검출하여도 된다. 또한, 상기의 전류 검출 수단은, 메모리 셀(100)의 플로팅 전극에 축적된 전하량을 검출하는 전하량 검출부의 일례이지만, 상기의 센스·앰프에 한정되지 않는다.
한편, 메모리 셀(100)의 메모리 트랜지스터에 기입한 데이터는, 그 메모리 트랜지스터의 플로팅 전극에 자외선을 조사함으로써 소거할 수 있다. 즉, 기억시킨 데이터를 소거하고 싶은 메모리 셀(100)에 대해, 대응하는 메모리 트랜지스터의 플로팅 전극에 대하여 예를 들면 자외선 조사 장치 등을 이용해 자외선을 조사해 해당 플로팅 전극에 축적한 전하를 방전시키는 것으로, 해당 메모리 셀(100)이 기억하는 데이터를 소거할 수 있다.
또한, 상기의 소거 동작은, 메모리 디바이스(10) 전체, 즉 복수의 메모리 셀(100)에 대해 일괄하여 실시해도 되고, 또한, 스팟 지름을 극소로 좁힐 수 있는 자외선 레이저, 혹은 자외선 램프 및 마스크 등에 의해, 조사 부위를 한정함으로써, 특정의 메모리 셀(100)에 대해 실시하여도 된다.
또한, 이미 데이터가 기입되어 있는 메모리 셀(100)의 메모리 트랜지스터에 새로운 데이터를 기입하는 경우, 해당 메모리 트랜지스터에 자외선을 조사해 해당 메모리 트랜지스터의 플로팅 전극에 축적한 전하를 방전시키고 나서, 기입해야 하는 새로운 데이터에 따른 조사량으로 해당 메모리 트랜지스터에 전자빔을 조사해 해당 플로팅 전극에 해당 데이터에 따른 전하를 새롭게 축적시켜도 된다.
또한, 이에 대신하여, 상기 메모리 트랜지스터의 플로팅 전극에 이미 축적되어 있는 전하량보다 큰 전하량의 데이터를 새롭게 기입하는 경우는, 먼저, 상기의 전류 검출 수단에 의한 전류값의 검출에 의해, 해당 메모리 트랜지스터의 플로팅 전극에 이미 축적되어 있는 전하량에 대응하는 데이터 값을 판별한다. 그리고, 해당 메모리 트랜지스터가 기억하고 있는 데이터 값과 새롭게 기입해야 하는 데이터 값의 전하량의 차이에 따른 조사량으로, 해당 메모리 트랜지스터에 전자빔을 조사한다.
또한, 상기 메모리 트랜지스터의 플로팅 전극에 이미 축적되어 있는 전하량보다 작은 전하량의 데이터를 새롭게 기입하는 경우, 해당 메모리 트랜지스터에 자외선을 조사하여 그 플로팅 전극에 축적한 전하를 방전시키고 나서, 기입해야 하는 새로운 데이터에 따른 조사량으로, 해당 메모리 트랜지스터에 전자빔을 조사하여도 된다.
이상과 같이, 메모리 디바이스(10)는, 데이터를 기입하고 싶은 메모리 셀(100)에 대하여 전자빔을 조사함으로써, 데이터를 기입하여 비휘발적으로 기억시킬 수 있다. 따라서, 각각의 메모리 셀(100)에 대해, 메모리 트랜지스터의 플로팅 전극에 대하여 전하를 축적시키기 위한 배선이 불필요하게 된다. 또한, 메모리 디바이스(10)는, 각각의 메모리 셀(100)에 기입한 데이터를 필요에 따라서 용이하게 독출하거나 소거할 수 있다. 또한, 메모리 디바이스(10)는, 메모리 셀(100)의 메모리 트랜지스터에 대한 전자빔의 조사량을 제어함으로써, 해당 조사량에 따른 데이터를 기입할 수 있다.
이하에서, 메모리 디바이스(10)의 메모리 셀(100-1)에 대하여 보다 구체적인 구성예를 도시하여 설명한다.
도 2는, 메모리 셀(100-1)의 상면도이다. 또한, 도 3은, 도 2에 A-A＇로 나타낸 단면에서의 단면도이다. 메모리 셀(100-1)은, 반도체 기판(110)과, 반도체 기판(110) 상에 설치된 메모리 트랜지스터(101) 및 독출 제어 트랜지스터(102)를 구비한다. 메모리 트랜지스터(101) 및 독출 제어 트랜지스터(102)는, 예를 들면 반도체 기판(110) 상에 소정의 반도체 프로세스에 의해 형성되어도 되고, P형 혹은 N형의 채널 특성을 가진다. 또한, 이하의 설명에서는, 메모리 트랜지스터(101) 및 독출 제어 트랜지스터(102)는, 모두 N형의 채널 특성을 가지는 것으로 한다.
메모리 트랜지스터(101)는, 반도체 기판(110) 상에 이산화실리콘 등의 절연성의 물질에 의해 형성되는 복수의 분리 영역(115)에 의해 나누어진 영역에 설치되어, 소스 영역(111), 드레인 영역(113), 플로팅 전극(131), 비아(151), 및 가드 링(171)을 포함한다.
소스 영역(111) 및 드레인 영역(113)은, 반도체 기판(110)의 표층부에 서로 이간하여 형성된다. 소스 영역(111) 및 드레인 영역(113)은, 예를 들면 단결정 실리콘의 반도체 기판(110)의 상면으로부터 소정의 깊이까지 인 이온을 주입함으로써 형성되어도 된다. 메모리 트랜지스터(101)가 N형의 채널 특성을 가지는 경우, 반도체 기판(110)은 P형의 기판인데 대하여, 소스 영역(111) 및 드레인 영역(113)은, N형의 영역이어도 된다.
플로팅 전극(131)은, 반도체 기판(110) 상에 이산화실리콘 등의 절연성의 물질을 적층하여 형성되는 절연막(121)을 사이에 두어 소스 영역(111) 및 드레인 영역(113)으로 대향하여 설치된다. 본 예에서, 플로팅 전극(131)은, 반도체 기판(110)의 면 방향에서 소스 영역(111)과 드레인 영역(113)의 사이에 설치되어도 된다.
비아(151)는, 도전성의 물질에 의해 형성되어, 절연막(123)의 표면으로부터 플로팅 전극(131)까지 관통하여 설치된다. 본 예에서, 플로팅 전극(131) 상에는, 절연성의 물질을 적층한 절연막(122) 및 절연막(123)이 형성되고, 비아(151)는, 이절연막(122, 123)들을 관통하여 설치되어, 그 일단이 절연막(123)의 표면에 노출한다.
패턴 배선(161) 및 패턴 배선(162)은, 절연막(122)과 절연막(123)의 사이에 설치된다. 패턴 배선(161)은, 반도체 기판(110) 상에 설치되는 소스 단자(181)와 소스 영역(111)을 전기적으로 접속한다. 패턴 배선(162)은, 후술하는 독출 제어 트랜지스터(102)의 소스 영역(112)과 드레인 영역(113)을 전기적으로 접속한다. 소스 단자(181)는, 도 1에 도시한 메모리 디바이스(10)의 소스 라인(SL-1)에 접속한다.
가드 링(171)은, 예를 들면 도전성의 금속 재료에 의해 형성되어, 절연막(123)의 표면에서 비아(151)를 둘러싸도록 설치된다. 본 예에서, 가드 링(171)은, 기준 전위에 접속되는 가드 단자(184)와 패턴 배선(164)을 통해서 전기적으로 접속한다. 또한, 가드 링(171)은, 본 예와 같이 비아(151)의 주위에 링 모양에 형성되는 형태로 한정되지 않고, 예를 들면 사각형 혹은 다각형상으로 형성되어도 된다. 또한, 가드 단자(184)는, 예를 들면 메모리 디바이스(10)의 GND 단자를 통해서 접지 전위에 접속되어도 된다.
독출 제어 트랜지스터(102)는, 분리 영역(115)에 의해 나누어진 영역에 설치되어, 소스 영역(112), 드레인 영역(114), 컨트롤 전극(132), 비아(152), 및 패턴 배선(165)을 포함한다. 독출 제어 트랜지스터(102)는, 본 예와 같이 분리 영역(115)을 사이에 두어 메모리 트랜지스터(101)에 서로 이웃하도록 설치되어도 되지만, 메모리 디바이스(10)에서의 메모리 셀(100)의 배치에 따라 반도체 기판(110) 상의 다른 영역에 설치되어도 된다.
소스 영역(112) 및 드레인 영역(114)은, 반도체 기판(110)의 표층부에 서로 이간하여 형성된다. 소스 영역(112) 및 드레인 영역(114)은, 상기의 소스 영역(111) 및 드레인 영역(113)과 마찬가지로, 반도체 기판(110)의 상면으로부터 소정의 깊이까지 인 이온을 주입함으로써 형성되어도 된다.
컨트롤 전극(132)은, 절연막(121)을 사이에 두어 소스 영역(112) 및 드레인 영역(114)과 대향하여 설치된다. 본 예에서, 컨트롤 전극(132)은, 반도체 기판(110)의 면 방향에서 소스 영역(112)과 드레인 영역(114)의 사이에 설치되어도 된다.
비아(152)는, 상기의 비아(151)와 마찬가지로, 도전성의 물질에 의해 형성되어, 절연막(123)의 표면으로부터 컨트롤 전극(132)까지 관통하여 설치된다. 패턴 배선(163)은, 절연막(122)과 절연막(123)의 사이에 설치되어, 반도체 기판(110) 상에 설치되는 드레인 단자(183)와 드레인 영역(114)을 전기적으로 접속한다. 패턴 배선(165)은, 절연막(123) 상에 설치되어, 컨트롤 단자(185)와 비아(152)를 전기적으로 접속한다. 컨트롤 단자(185)는, 도 1에 도시된 메모리 디바이스(10)의 워드 라인(WL-1)에 접속한다. 따라서, 컨트롤 전극(132)은, 비아(152), 패턴 배선(165), 및 컨트롤 단자(185)를 통해서 워드 라인(WL-1)과 전기적으로 접속한다.
도 2 및 도 3을 참조해 설명한 메모리 셀(100-1)에서, 메모리 트랜지스터(101)의 비아(151)에 대하여 기입해야 할 데이터에 따른 조사량으로 전자빔을 조사함으로써, 플로팅 전극(131)에는, 그 조사량에 따른 전하량이 축적된다.
여기서, 독출 제어 트랜지스터(102)의 컨트롤 전극(132) 및 드레인 영역(114)에 대하여, 각각 소정의 크기의 전압을 인가하여 독출 제어 트랜지스터(102)를 온 하면, 메모리 트랜지스터(101)의 드레인 영역(113)에는, 독출 제어 트랜지스터(102)를 통해서 소정의 크기의 전압이 인가된다. 그리고, 메모리 트랜지스터(101)의 소스 영역(111)과 드레인 영역(113)의 사이에는, 플로팅 전극(131)에 축적된 전하량에 따른 크기의 전류가 흐른다.
또한, 본 예에서는 메모리 트랜지스터(101)가 N형의 채널 특성을 가지므로, 메모리 트랜지스터(101)의 소스 영역(111)과 드레인 영역(113)의 사이에 흐르는 전류의 크기는, 플로팅 전극(131)에 전하가 전혀 축적되어 있지 않은 상태가 가장 크고, 플로팅 전극(131)에 축적된 전하량이 많을수록 작아진다. 따라서, 상기의 전류 검출 수단으로 이 전류를 검출함으로써, 메모리 트랜지스터(101)에 기억된 데이터의 값이 독출된다.
이와 같이, 메모리 디바이스(10)는, 각각의 메모리 셀(100)에 대하여 전자빔을 조사하는 것으로 데이터를 기입하여 기억시킬 수 있다. 따라서, 각각의 메모리 셀(100)에 대해, 메모리 트랜지스터의 플로팅 전극에 대하여 전하를 축적시키기 위한 배선이 불필요하게 된다. 또한, 각각의 메모리 셀(100)에 데이터를 기입하면, 전자빔을 다시 그 메모리 셀(100)에 전자빔을 조사하지 않으면 기입한 데이터의 값을 변경할 수가 없다. 따라서, 메모리 디바이스(10)에 기입된 데이터가 용이하게 변조되는 것을 막을 수 있다.
또한, 본 예에서, 비아(151)에 대하여 전자빔을 조사했을 때에, 조사된 전자빔에 포함되는 전자의 일부가 비아(151)의 주위에 산란하는 일이 있다. 그렇지만, 상기와 같이 비아(151)의 주위에 도전성의 가드 링(171)이 설치되고 있으므로, 산란한 전자는 가드 링(171)에 의해 트랩된다. 따라서, 메모리 트랜지스터(101)에서, 산란한 전자가 예를 들면 절연막(123)에 취입되는 것으로, 절연막(123)에 시간의 경과에 따라 전하가 축적되는 것을 막을 수 있다.
도 4 내지 도 8은, 메모리 셀(100-1)의 제조 공정의 각 단계에서의 메모리 셀(100-1)의 단면도를 나타낸다. 본 실시 형태에 관한 메모리 디바이스(10)는, 예를 들면, 폴리실리콘의 반도체 기판(110) 상에 반도체 프로세스에 의해 상기의 독출 제어부(20), 행 어드레스 지정부(30), 열 어드레스 지정부(40), 및 복수의 메모리 셀(100)이 만들어지는 것으로 제조된다. 이하에서는, 그 제조 공정의 일부인 메모리 셀(100-1)의 제조 방법에 대해 설명한다.
먼저, 도 4에 도시된 바와 같이, 반도체 기판(110)의 일부를 열산화함으로써, 복수의 분리 영역(115)을 형성한다. 그리고, 반도체 기판(110) 상의 분리 영역(115)에 분리된 하나의 영역에 소스 영역(111) 및 드레인 영역(113)을 형성한다. 또한, 상기 하나의 영역과 서로 이웃이 되는 영역에 소스 영역(112) 및 드레인 영역(114)을 형성한다.
여기에서, 메모리 트랜지스터(101) 및 독출 제어 트랜지스터(102)가 N형의 채널 특성을 가지는 경우, 소스 영역(111, 112) 및 드레인 영역(113, 114)은, 반도체 기판(110)의 상면으로부터 소정의 깊이까지 n형의 이온(예를 들면 인 이온)을 주입함으로써 형성된다. 또한, 메모리 트랜지스터(101) 및 독출 제어 트랜지스터(102)가 P형의 채널 특성을 가지는 경우, 소스 영역(111, 112) 및 드레인 영역(113, 114)은, 반도체 기판(110)의 상면으로부터 소정의 깊이까지 p형의 이온(예를 들면 붕소 이온)을 주입함으로써 형성된다.
다음으로, 도 5에 도시된 바와 같이, 반도체 기판(110)의 표면에 절연막(121)을 형성한다. 그리고, 절연막(121) 상에 플로팅 전극(131) 및 컨트롤 전극(132)을 형성한다. 보다 구체적으로는, 예를 들면, 단결정 실리콘의 반도체 기판(110)의 표층을 열산화함으로써 이산화실리콘의 절연막(121)을 형성하여도 되고, 또한, 폴리 실리콘을 적층함으로써 플로팅 전극(131) 및 컨트롤 전극(132)을 형성하여도 된다.
다음으로, 도 6에 도시된 바와 같이, 절연막(121) 상에, 절연막(121), 플로팅 전극(131), 및 컨트롤 전극(132)의 외면을 덮도록 절연막(122)을 형성한다. 그리고, 절연막(121) 및 절연막(122)의 일부를 제거한 후, 패턴 배선(161, 162, 163)을 형성한다. 보다 구체적으로는, 예를 들면, 먼저, 절연막(121) 상에, 절연성의 금속 산화물을 퇴적시킨 후, 소스 영역(111, 112) 및 드레인 영역(113, 114) 상의 절연막(121) 및 절연막(122)의 일부를 패턴 에칭에 의해 제거한다. 그리고, 그 에칭 부위를 중심으로 알루미늄 등의 도전성의 금속 재료를 진공 증착함으로써 패턴 배선(161, 162, 163)을 형성하여도 된다. 또한, 본 예에서는, 패턴 배선(162)이 형성되는 것으로, 메모리 트랜지스터(101)의 드레인 영역(113)과 독출 제어 트랜지스터(102)의 소스 영역(112)이 전기적으로 접속된다.
다음으로, 도 7에 도시된 바와 같이, 절연막(122) 상에, 절연막(123)을 더 형성한다. 그리고, 절연막(122) 및 절연막(123)에서의 플로팅 전극(131) 및 컨트롤 전극(132)을 덮는 부분에 패턴 에칭을 실시하는 것으로 관통공을 형성한 후, 해당 관통공의 내부에 도전성의 금속을 퇴적시키는 것으로 비아(151) 및 비아(152)를 형성한다. 또한, 절연막(123)의 형성 방법에 대하여는, 절연막(122)의 형성 방법과 실질적으로 동일하여도 된다.
다음으로, 도 8에 도시된 바와 같이, 절연막(123) 상에서의 비아(151)의 주위에 가드 링(171)이 형성된다. 또한, 절연막(123) 상에서의 비아(152) 상에는 패턴 배선(165)이 형성된다. 또한, 본 도면에는 도시되지 않지만, 본 공정에서, 소스 단자(181), 드레인 단자(183), 컨트롤 단자(185)도 아울러 형성되어도 된다. 또한, 가드 링(171), 패턴 배선(165), 및 상기 각 단자는, 모두 알루미늄 등의 도전성의 금속 재료를 진공증착함으로써 형성되어도 된다.
이상의 공정에 의해, 메모리 셀(100-1)을 반도체 기판(110) 상에 형성할 수 있다. 또한, 메모리 디바이스(10)에서의 다른 메모리 셀(100)의 제조 방법에 대하여도, 상기의 메모리 셀(100-1)의 제조 방법과 실질적으로 같다. 또한, 메모리 디바이스(10)에 미리 소정의 데이터를 기입해 두는 경우는, 상기의 공정의 후, 데이터를 기입해야 할 메모리 셀(100)의 메모리 트랜지스터(101)에서의 비아(151)에 소정의 조사량으로 전자빔을 조사하여도 된다. 이와 같이, 메모리 디바이스(10)의 제조시에 미리 소정의 데이터를 기입하여도 된다.
이하에서, 메모리 디바이스(10)에서의 메모리 셀(100)의 다른 구성예에 대하여 메모리 셀(100-1)을 예시해 설명하지만, 어느 구성예에 대하여도, 메모리 셀(100-1) 이외의 메모리 셀(100)에도 적용할 수 있다.
도 9는, 메모리 셀(100-1)의 다른 구성예를 나타내는 단면도이다. 본 예의 메모리 셀(100-1)은, 도 9에 도시된 바와 같이, 도 3을 참조해 설명한 상기의 메모리 셀(100-1)에서의 비아(151)에 대신하여, 예를 들면 패턴 에칭에 의해 형성되는 관통공(191)을 가진다. 그 외에 대하여는, 상기의 메모리 셀(100-1)과 같은 구성을 가지므로 설명을 생략한다. 본 예와 같이, 메모리 셀(100-1)의 메모리 트랜지스터(101)가 관통공(191)을 가지는 것으로, 플로팅 전극(131)에 대하여 직접 전자빔을 조사할 수 있다.
또한, 도 3 및 도 9를 참조해 설명한 메모리 셀(100-1)은, 모두 플로팅 전극(131)의 윗쪽에 비아(151) 혹은 관통공(191)을 설치하는 것으로 전자빔의 조사에 의해 주어지는 전하가 플로팅 전극(131)에 의해 확실히 주입되는 구성으로 하고 있었다. 그렇지만, 예를 들면 플로팅 전극(131) 상에서의 절연막(122) 및 절연막(123)의 두께를, 플로팅 전극(131)에 대하여 전자빔이 조사되었을 때에 그 전자빔이 절연막(122) 및 절연막(123)을 통과해 플로팅 전극(131)까지 충분히 도달할 수 있는 정도로 작게 함으로써, 플로팅 전극(131)과 절연막(123)의 표면을 연결하는 비아(151) 혹은 관통공(191)을 설치하지 않아도, 전자빔의 조사에 의해 플로팅 전극(131)에 전하를 축적시킬 수 있다.
도 10은, 메모리 셀(100-1)의 또 다른 구성예를 나타내는 단면도이다. 본 예의 메모리 셀(100-1)은, 도 10에 도시된 바와 같이, 도 3을 참조해 설명한 상기의 메모리 셀(100-1)에서의 가드 링(171)에 대신하여, 가드 링(172)을 가진다. 또한, 가드 링(172) 이외의 구성에 대하여는, 상기의 메모리 셀(100-1)과 같은 것으로 설명을 생략한다.
가드 링(172)은, 예를 들면, 절연막(123)에서의 비아(151)의 주연부를 패턴 에칭한 후, 해당 에칭에 의해 형성된 에칭 홈에 도전 재료를 퇴적시키는 것으로 형성된다. 또한, 도 10에는 가드 링(172)의 단면도만을 나타내지만, 비아(151)의 주연부에서의 가드 링(172)의 형상에 대하여는, 상기의 가드 링(171)과 같아도 된다. 메모리 셀(100-1)의 메모리 트랜지스터(101)가 본 예와 같은 가드 링(172)을 가지는 것으로, 메모리 디바이스(10)에 대한 외부로부터의 접촉 등에 의해 가드 링이 이탈하는 것을 막을 수 있다.
도 11은, 메모리 셀(100-1)의 또 다른 구성예를 나타내는 단면도이다. 본 예의 메모리 셀(100-1)에서, 절연막(122)은, 플로팅 전극(131)의 표면을 덮으면서 해당 플로팅 전극(131)의 표면의 적어도 일부가 표출하도록 설치된다. 또한, 절연막(122) 상에서의 플로팅 전극(131)의 주연부에 가드 링(171)이 설치된다. 또한, 절연막(122) 상에는, 해당 절연막(122) 상에 설치되는 패턴 배선(161, 162, 163), 가드 링(171), 및 플로팅 전극(131)의 상면을 덮도록, 반도체 기판(110) 상에서의 최상층에 패키지부(200)가 형성된다.
패키지부(200)는, 메모리 디바이스(10)에서의 데이터를 기입해야 할 메모리 셀(100)의 메모리 트랜지스터에 대하여 전자빔을 조사함으로써 해당 메모리 트랜지스터의 플로팅 전극에 전하를 축적시킨 후, 해당 메모리 디바이스(10)를 내부에 포함하도록 설치하여도 된다. 패키지부(200)에는, 절연성의 수지 재료가 바람직하게 이용된다. 본 예와 같이, 메모리 디바이스(10)의 메모리 셀(100)에 데이터를 기입하고 나서 메모리 디바이스(10)를 패키지부(200)로 패키징함으로써, 메모리 디바이스(10)에 기입된 데이터가 변조되는 것을 막을 수 있다.
본 예의 메모리 셀(100)은, 예를 들면 메모리 디바이스(10)의 식별 정보를 기억시키는 기억 소자로서 이용할 수 있다. 이에 의해, 상기 식별 정보의 변조를 막으면서, 출하 후에 결함 등에 의해 반품된 메모리 디바이스(10)에 대해 식별 정보를 독출하는 것으로, 해당 전자 회로의 로트 혹은 제조일 등을 조사할 수 있다.
또한, 도 11에 도시된 메모리 디바이스(10)에 있어서, 패키지부(200)의 상면과 메모리 트랜지스터(101)의 플로팅 전극(131)을 접속하는 비아를 가져도 된다. 이 경우, 메모리 디바이스(10)를 패키지부(200)로 패키징한 다음으로, 해당 비아에 대하여 전자빔을 조사함으로써 메모리 트랜지스터(101)의 플로팅 전극(131)에 데이터를 기입할 수 있다. 또한, 본 예의 경우에서도, 패키지부(200)의 외장을 덮는 패키지를 제거할 수 없게 접착 등에 의해 고정함으로써, 기입된 데이터의 변조를 막을 수 있다.
이상, 발명을 실시 형태를 이용해 설명했지만, 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
10···메모리 디바이스 20···독출 제어부
30···행 어드레스 지정부 40···열 어드레스 지정부
100···메모리 셀 101···메모리 트랜지스터
102···독출 제어 트랜지스터 110···반도체 기판
111, 112···소스 영역 113, 114···드레인 영역
115···분리 영역 121, 122, 123···절연막
131···플로팅 전극 132···컨트롤 전극
151, 152···비아 161, 162, 163, 164, 165···패턴 배선
171, 172···가드 링 181···소스 단자
183···드레인 단자 184···가드 단자
185···컨트롤 단자 191···관통공
200···패키지부

Claims (21)

  1. 전자빔이 조사 가능하게 설치되어 데이터를 기억하는 메모리 디바이스에 있어서,
    상기 전자빔이 조사되는 것으로 데이터를 기억하는 복수의 플로팅 전극; 및
    각각의 상기 플로팅 전극에 축적된 전하량에 기초하여, 상기 플로팅 전극이 기억한 데이터를 검출하는 전하량 검출부
    를 포함하는,
    메모리 디바이스.
  2. 제1항에 있어서,
    각각의 상기 플로팅 전극의 표면을 덮는 절연막; 및
    상기 절연막의 표면으로부터 상기 플로팅 전극까지 관통하여 설치되는 도전 재료의 비아
    를 더 포함하는,
    메모리 디바이스.
  3. 제2항에 있어서,
    상기 절연막의 표면에서 상기 비아를 둘러싸도록 설치되어, 기준 전위에 접속되는 가드 링
    을 더 포함하는,
    메모리 디바이스.
  4. 제1항에 있어서,
    각각의 상기 플로팅 전극의 표면을 덮는 절연막을 더 포함하고,
    상기 절연막에는, 상기 절연막의 표면으로부터 상기 플로팅 전극까지 관통하는 관통공이 형성되는,
    메모리 디바이스.
  5. 제1항에 있어서,
    각각의 상기 플로팅 전극의 표면의 적어도 일부가 표출하도록, 상기 플로팅 전극의 표면을 덮는 절연막
    을 더 포함하는,
    메모리 디바이스.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는, 반도체 기판 상에 소정의 재료를 적층하여 형성되고,
    상기 절연막은, 상기 반도체 기판 상에서의 최상층에 형성되는,
    메모리 디바이스.
  7. 전자빔이 조사되는 것으로 기입된 데이터를 기억하는 메모리 디바이스의 제조 방법에 있어서,
    반도체 기판 상에 플로팅 전극을 형성하고,
    상기 플로팅 전극에 전자빔을 조사하여, 기입해야 할 데이터에 따른 전하를 상기 플로팅 전극에 유지시키는,
    제조 방법.
  8. 제7항에 있어서,
    상기 플로팅 전극을 복수 형성하고,
    각각의 상기 플로팅 전극에 대하여 기입해야 할 상기 데이터의 값에 따라 상기 전자빔을 조정해 조사하는 것으로, 상기 데이터의 값에 따른 전하를 상기 플로팅 전극에 유지시키는,
    제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 플로팅 전극에 기입해야 할 상기 데이터의 값에 따라, 상기 플로팅 전극에 상기 전자빔을 조사하는 시간을 조정하는,
    제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 플로팅 전극에 기입해야 할 상기 데이터의 값에 따라, 상기 전자빔의 전류량를 조정하는,
    제조 방법.
  11. 제7항에 있어서,
    상기 플로팅 전극의 표면을 덮는 절연막을 형성하고,
    상기 플로팅 전극의 표면상의 상기 절연막에 상기 전자빔을 조사하여 상기 플로팅 전극에 전자를 주입하는,
    제조 방법.
  12. 제7항에 있어서,
    상기 플로팅 전극의 표면의 일부를 덮는 절연막을 형성하고,
    상기 절연막으로 덮이지 않은 상기 플로팅 전극의 표면에 상기 전자빔을 조사하여 상기 플로팅 전극에 전자를 주입하는,
    제조 방법.
  13. 제7항에 있어서,
    상기 플로팅 전극의 표면을 덮는 절연막을 형성하고,
    상기 절연막의 표면으로부터 상기 플로팅 전극까지 관통하는 도전 재료의 비아를 형성하고,
    상기 절연막의 표면에 표출한 상기 비아에 상기 전자빔을 조사하여 상기 플로팅 전극에 전하를 축적시키는,
    제조 방법.
  14. 제7항에 있어서,
    상기 플로팅 전극의 표면을 덮는 절연막을 형성하고,
    상기 절연막의 표면으로부터 상기 플로팅 전극까지 관통하는 관통공을 형성하고,
    상기 관통공을 통해서 상기 플로팅 전극에 상기 전자빔을 조사하는,
    제조 방법.
  15. 제12항에 있어서,
    상기 플로팅 전극에 전자를 주입한 후에, 상기 메모리 디바이스를 내부에 포함하는 패키지부를 형성하는,
    제조 방법.
  16. 제15항에 있어서,
    상기 메모리 디바이스는, 반도체 기판 상에 소정의 재료를 적층하여 형성되고,
    상기 패키지부를, 상기 반도체 기판 상에서의 최상층에 형성하는,
    제조 방법.
  17. 제16항에 있어서,
    상기 메모리 디바이스의 식별 정보를, 상기 플로팅 전극에 전자빔을 조사하는 것으로 기입하는,
    제조 방법.
  18. 기억해야 할 데이터에 따른 전하를 플로팅 전극에 유지하는 것으로 상기 데이터를 기억하는 메모리 디바이스에, 상기 데이터를 기입하는 데이터 기입 방법에 있어서,
    기입해야 할 상기 데이터에 따라, 상기 플로팅 전극에 전자빔을 조사하는,
    데이터 기입 방법.
  19. 제18항에 있어서,
    상기 플로팅 전극에 자외선을 조사하는 것으로, 상기 플로팅 전극에 축적한 전하를 방전시켜, 상기 메모리 디바이스에 기입한 데이터를 소거하는,
    데이터 기입 방법.
  20. 제18항에 있어서,
    이미 데이터가 기입되어 있는 상기 플로팅 전극에 새로운 데이터를 기입하는 경우, 해당 플로팅 전극에 자외선을 조사하여 해당 플로팅 전극에 축적한 전하를 방전시키고 나서, 기입해야 하는 새로운 데이터에 따라 해당 플로팅 전극에 전자빔을 조사하는,
    데이터 기입 방법.
  21. 제18항에 있어서,
    상기 플로팅 전극에 축적되어 있는 전하량보다 큰 전하량의 데이터를 기입하는 경우, 해당 플로팅 전극이 기억한 데이터 값과 새롭게 기입해야 하는 데이터 값의 차이에 따라, 해당 플로팅 전극에 전자빔을 조사하고,
    상기 플로팅 전극에 축적되어 있는 전하량보다 작은 전하량의 데이터를 기입하는 경우, 해당 플로팅 전극에 자외선을 조사하여 해당 플로팅 전극에 축적한 전하를 방전시키고 나서, 기입해야 하는 새로운 데이터에 따라 해당 플로팅 전극에 전자빔을 조사하는,
    데이터 기입 방법.
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