JP2008042195A - 書換え可能な不揮発性メモリセル - Google Patents

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Abstract

【課題】絶縁破壊を誘発するタイプの書換え可能な不揮発性メモリセルにおいてラテラルな方向に場所を取らないもの、そして、そのようなメモリセルの製造方法、ならびに、そのようなメモリセルを多数有するメモリセルアレイを提供する。
【解決手段】書換え可能な不揮発性メモリセル１は、選択トランジスタ１０とデータ記憶素子２０とを備えている。そして、データ記憶素子２０の書換え可能な誘電層１７０は、選択トランジスタ１０の絶縁層１２０と略直交するように配置されている。
【選択図】図９

Description

本発明は、記憶方式が誘電層の絶縁破壊を誘発するタイプの書換え可能な不揮発性メモリセルに関する。さらに、本発明は、そのようなメモリセルの製造方法、ならびにそのようなメモリセルを多数備えたメモリセルアレイにも関する。
様々なデータ処理システムやデータ処理装置において、いわゆる不揮発性メモリが使用されている。これらのメモリはメモリセルを備えており、そのメモリセル内では、外部からのエネルギー供給がなくても、格納された情報が確実に保持される。それゆえ、データ揮発性メモリとは対照的に、メモリへの電圧供給がオフになった直後に記憶内容が失われてしまうことがない。
既知のタイプの不揮発性メモリの１つとして、いわゆるＰＲＯＭメモリ（Programmable Read Only Memory；プログラマブル読出し専用メモリ）がある。このＰＲＯＭメモリは、メモリセルが例えばヒューズによって構成され、通常一度だけ書込みを行うことができる。さらに、書換え可能な不揮発性メモリとして、例えばＥＰＲＯＭメモリ（Erasable Programmable Read Only Memory；消去可能なプログラマブル読出し専用メモリ）やＥＥＰＲＯＭメモリ（Electrically Erasable Programmable Read Only Memory；電気消去可能なプログラマブル読出し専用メモリ）がある。これらのタイプのメモリでは、それぞれのメモリセルが、絶縁された補助電極（「フローティングゲート」と呼ばれる）を有するＭＯＳＦＥＴトランジスタ（Metal Oxide Semiconductor Field Effect Transistor；金属酸化膜半導体電界効果トランジスタ）を備えている。
ここで、メモリへの書込み操作は、上記のトランジスタの補助電極に対して充電することに基づいて行われる。これにより、対応するトランジスタの駆動電圧が設定され、延いては記憶内容が設定される。そして、メモリを読取る際には、個々のトランジスタの駆動電圧を検知する。
記憶内容の消去は、トランジスタの補助電極を放電させることによって行われる。そのために、ＥＰＲＯＭメモリではＵＶ光を使用する。これに対し、ＥＥＰＲＯＭメモリでは、電気的な手法によって消去操作を行う。続いて、トランジスタの補助電極に対して再充電することによって、メモリに対する書換え（再書込み）を行うことができる。
また、他の電気的性質や電気的現象を利用するタイプの書換え可能な不揮発性メモリも知られている。特許文献１には、２値情報を設定する際に誘電層の絶縁破壊を誘発するメモリが開示されている。このメモリでは、基板上に配置された複数のメモリセルのそれぞれが、ＭＯＳ（Metal Oxide Semiconductor；金属酸化膜半導体）選択トランジスタとデータ記憶素子とを直列接続したもの（ＭＯＳハーフトランジスタとも称される）によって構成されている。このＭＯＳハーフトランジスタは、基板のｐドープ領域内に拡散した共通ｎ＋コンタクトによって構成されている。そして、メモリセルの選択トランジスタとデータ記憶素子とは、１つの面内で略ラテラルな方向に並ぶように配置されている。
ここで、データ記憶素子は、書込み用に設けられた誘電層として酸化層を備えている。そして、メモリセルへの書込みの際には、対応する選択トランジスタを用いて、個々のデータ記憶素子の誘電層に十分な電位差を発生させる。これにより、誘電層において絶縁破壊が生じ、メモリセルを流れるリーク電流のレベルが決定する。そして、読取り操作の際には、個々のメモリセルについてこのリーク電流のレベルを検知する。
各メモリセル内のデータ記憶素子の誘電層に電位差を発生させるこの処理は、個々のメモリセルの書換えを行う目的で複数回繰り返すことができる。これにより、それぞれの誘電層における絶縁破壊の強度および程度が徐々に増し、各メモリセルのデータ記憶素子の抵抗値が小さくなる。これに伴い、メモリセルの読取りの際に再検知される個々のメモリセルのリーク電流レベルが絶縁破壊の程度に従って高くなっていく。
米国再発行特許発明第６９５６２５８号明細書（ＵＳ ６，９５６，２５８ Ｂ２）
ＣＭＯＳ（Complementary Metal Oxide Semiconductor；相補型金属酸化膜半導体）メモリ技術は、メモリ内の各メモリセルが必要とするスペースに関して重要な側面を有している。上述したメモリでは、選択トランジスタとデータ記憶素子とが平面状に配置されている。すなわち、基板の表面上において、データ記憶素子の誘電層と選択トランジスタのゲート酸化層とが１つの平面に含まれるように配置されている。それゆえ、メモリセルがかなり広い面積を占有することになる。したがって、これらのメモリセルを備えたメモリセルアレイは、ラテラルな方向にかなりの場所を取り、半導体の製造時に要求される高い集積密度を十分に満足させることができない。
本発明は、絶縁破壊を誘発するタイプの書換え可能な不揮発性メモリセルにおいてラテラルな方向に場所を取らないもの、そして、そのようなメモリセルの製造方法、ならびに、そのようなメモリセルを多数有するメモリセルアレイを提供することを目的とする。
本発明の一実施形態としては、選択トランジスタとデータ記憶素子とを備えた書換え可能な不揮発性メモリセルがある。ここで、上記の選択トランジスタは、絶縁層と、絶縁層上にある第１端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にある第２端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にあり、第２端子から切り離されている第３端子とを備えている。また、上記のデータ記憶素子は、第４端子と、第５端子と、書換え可能な誘電層とを備えている。そして、データ記憶素子の第４端子と第５端子とは、書換え可能な誘電層によって互いに切り離されている。そして、選択トランジスタの第３端子は、データ記憶素子の第４端子に電気的に接続されている。そして、データ記憶素子の書換え可能な誘電層は、選択トランジスタの絶縁層と略直交するように配置されている。
このメモリセルへの書込みは、データ記憶素子の第４端子および第５端子を用いて誘電層に電位差を発生させて、データ記憶素子の誘電層の絶縁破壊を誘発することに基づいている。そして、メモリセルへ書換えを行う際には、上記の絶縁破壊の程度を増強してもよい。
本発明によれば、基板の表面上に形成されたデータ記憶素子の誘電層と選択トランジスタの絶縁層とが互いに略直交するように配置されているので、上述した面内配置とは対照的に、選択トランジスタとデータ記憶素子とを互いに狭い間隔で配置することができる。その結果、基板上に形成された本発明に係るメモリセルは、基板表面において、ラテラルな方向に場所を取らなくなっている。
一実施形態では、選択トランジスタの第３端子と上記データ記憶素子の第４端子とが同一の端子となっている。これにより、メモリセルのラテラルな方向の所要スペースを大いに削減することができる。
さらなる実施形態において、データ記憶素子の第４端子は、選択トランジスタの絶縁層と略直交するコンタクト区域を有している。そして、この第４端子のコンタクト区域上には、データ記憶素子の書換え可能な誘電層が形成されている。
さらなる実施形態において、データ記憶素子の第４端子のコンタクト区域は、選択トランジスタの絶縁層と略直交するトレンチの側壁によって決められている。この実施形態によれば、例えばエッチングなどを用いて、基板の将来的に第４端子になる領域にトレンチを形成することによって、選択トランジスタの絶縁層と略直交するデータ記憶素子の第４端子のコンタクト区域を簡単に作製することができる。
さらなる実施形態において、データ記憶素子の書換え可能な誘電層は、厚みが２ｎｍ以上３ｎｍ以下である。この構成によれば、書込み時または書換え時にデータ記憶素子の誘電層のみが絶縁破壊を起こすので、メモリセルに対する操作の信頼性を向上させることができる。しかしながら、絶縁層の厚みを例えば５ｎｍよりも厚くすることにより、メモリセルを損傷するような選択トランジスタの絶縁層の絶縁破壊を防止してもよい。
本発明の別の実施形態として、選択トランジスタとデータ記憶素子とを備えた書換え可能な不揮発性メモリセルがある。そして、上記選択トランジスタは、絶縁層と、上記絶縁層上にある第１端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にある第２端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にあり、第２端子から切り離されている第３端子とを備えている。また、上記のデータ記憶素子は、第４端子と、第５端子と、書換え可能な誘電層とを備えている。そして、データ記憶素子の第４端子と第５端子とは、書換え可能な誘電層によって互いに切り離されている。そして、選択トランジスタの第３端子は、データ記憶素子の第４端子に電気的に接続されている。そして、データ記憶素子の第４端子は、選択トランジスタの絶縁層と略直交するコンタクト区域を有しており、データ記憶素子の書換え可能な誘電層は、この第４端子のコンタクト区域上にある。そして、データ記憶素子の第４端子のコンタクト区域がトレンチの側壁に備わっており、このトレンチの側壁が上記絶縁層と略直交している。
本発明のさらに別の実施形態として、書換え可能な不揮発性メモリセルを製造する方法があり、この方法は、基板を用意する工程と、基板の表面上にある絶縁層と、絶縁層上にある第１端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にある第２端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にあり、第２端子から切り離されている第３端子と、第１端子の下方の領域にあり、第２端子から切り離されているとともに第３端子に電気的に接続されているコンタクト領域と、を備えた初期構造を形成する工程とを含んでいる。そして、絶縁層と略直交するコンタクト区域をコンタクト領域に形成することによって第４端子を形成する。そして、第４端子のコンタクト区域上に誘電層を形成し、この誘電層に、誘電層によって上記第４端子から切り離されている第５端子を形成する。
本発明に係る方法によって製造されたメモリセルは、上記と同様に、絶縁層とメモリセルに対して書込みおよび書換えを行うための誘電層とが略直交するように配置されたものとなるので、基板表面においてラテラルな方向に場所を取らない。
本発明の一実施形態において、第４端子用のコンタクト区域を形成する上記の工程は、側壁が絶縁層と略直交するトレンチを基板のコンタクト領域のある区域に形成する工程を含んでいる。この実施形態により、絶縁層に対して略直交する、第４端子用のコンタクト区域を簡単に作製することができる。
さらなる実施形態では、トレンチの深さが上記第４端子の最大深さを上回っている。したがって、隣接する２つのメモリセルを製造する際に、双方のメモリセルに共通して設けられた１つのコンタクト領域を、トレンチによって互いに切り離され、絶縁層と略直交するコンタクト区域を有する２つの第４端子に分割し、それらの第４端子をそれぞれのメモリセルに繋いでもよい。
さらなる実施形態において、上記の方法は、トレンチを形成した後に、トレンチが第４端子の最深部よりも上の高さまで酸化層で埋められるように、トレンチ内に酸化層を形成する工程を含んでいる。そして、酸化層よりも上の第４端子のコンタクト区域上に、絶縁層に対して略直交する誘電層を形成する。これにより、出来上がったメモリセルに対する操作の信頼性を向上させることができる。
そして、トレンチ内に酸化層を形成する上記の工程は、トレンチの側壁上および底面上に中間酸化層を形成する工程と、トレンチを上記酸化層のための酸化物材料で埋める工程とを含んでいてもよい。そして、第４端子の最深部よりも上の高さまで酸化物材料と中間層とを除去して、トレンチ内に酸化物層を形成してもよい。
さらなる実施形態において、上記の誘電層を、絶縁層と略直交する第４端子のコンタクト区域にある酸化層として形成してもよい。この実施形態によれば、メモリセルの書換え可能な誘電層を簡単に作製することができる。
本発明のさらに別の実施形態として、書換え可能な不揮発性メモリセルを製造する方法があり、この方法は、基板を用意する工程と、上記基板の表面上にある絶縁層と、上記絶縁層上にある第１端子と、上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にある第２端子と、上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にあり、上記第２端子から切り離されている第３端子と、上記第１端子の下方の領域にあり、上記第２端子から切り離されているとともに上記第３端子に電気的に接続されているコンタクト領域と、を備えた初期構造を形成する工程とを含んでいる。そして、絶縁層と略直交するコンタクト区域を有する第４端子を、絶縁層と略直交するとともに第４端子のコンタクト区域を備えた側壁を有するトレンチを基板のコンタクト領域のある区域に形成することによって形成する。そして、第４端子のコンタクト区域上に誘電層を形成し、誘電層によって第４端子から切り離されている第５端子を誘電層に形成する。
本発明の別の実施形態として、多数のワード線と、多数のビット線と、ワード線とビット線とが交差するそれぞれの位置に配置された多数の書換え可能な不揮発性メモリセルとを備えたメモリセルアレイがある。ここで、それぞれの書換え可能な不揮発性メモリセルは、選択トランジスタとデータ記憶素子とを備えている。そして、メモリセルの選択トランジスタは、絶縁層と、絶縁層上にある第１端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にある第２端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にあり、第２端子から切り離されている第３端子とを備えている。一方、メモリセルのデータ記憶素子は、第４端子と、第５端子と、書換え可能な誘電層とを備えている。そして、メモリセルのデータ記憶素子の第４端子と第５端子とは、対応する書換え可能な誘電層によって互いに切り離されている。そして、メモリセルの選択トランジスタの第３端子は、対応するメモリセルのデータ記憶素子の第４端子に電気的に接続されている。そして、メモリセルのデータ記憶素子の書換え可能な誘電層は、対応するメモリセルの選択トランジスタの絶縁層と略直交するように配置されている。そして、ワード線は、メモリセルの選択トランジスタの第１端子に接続されている。そして、ビット線は、メモリセルのデータ記憶素子の第５端子に接続されている。
本発明に係るメモリセルアレイは、上記と同様に、個々のメモリセルの書換え可能な誘電層およびと絶縁層とが略直交するように配置されているので、基板表面において、ラテラルな方向に場所を取らなくなっている。その結果、本発明によれば、上記のメモリセルアレイを備えたメモリまたはメモリチップの集積密度を向上させることができる。
一実施形態では、隣接する２つのメモリセルが共通の第５端子を有していることによって、メモリセルアレイがラテラルな方向に場所を取らなくなる。
さらなる実施形態では、隣接する２つのメモリセルが共通の第２端子を有していることによって、メモリセルアレイがラテラルな方向に場所を取らなくなる。
本発明のさらに別の実施形態として、多数のワード線と、多数のビット線と、ワード線とビット線とが交差するそれぞれの位置に配置された多数の書換え可能な不揮発性メモリセルとを備えたメモリセルアレイがある。ここで、それぞれの書換え可能な不揮発性メモリセルは、選択トランジスタとデータ記憶素子とを備えている。そして、メモリセルの選択トランジスタは、絶縁層と、絶縁層上にある第１端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にある第２端子と、絶縁層よりも下にあって、かつ第１端子の下方の領域にあり、第２端子から切り離されている第３端子とを備えている。一方、メモリセルのデータ記憶素子は、第４端子と、第５端子と、書換え可能な誘電層とを備えている。そして、メモリセルのデータ記憶素子の第４端子と第５端子とは、対応する書換え可能な誘電層によって互いに切り離されている。そして、メモリセルの選択トランジスタの第３端子は、対応するメモリセルのデータ記憶素子の第４端子に電気的に接続されている。そして、メモリセルのデータ記憶素子の第４端子は、対応するメモリセルの選択トランジスタの絶縁層と略直交するコンタクト区域を備えている。そして、メモリセルのデータ記憶素子の書換え可能な誘電層は、対応する第４端子のコンタクト区域上にある。そして、メモリセルのデータ記憶素子の第４端子のコンタクト区域がトレンチの側壁に備わっており、該トレンチの側壁が対応するメモリセルの絶縁層と略直交している。そして、ワード線は、メモリセルの選択トランジスタの第１端子に接続されている。そして、ビット線は、メモリセルのデータ記憶素子の第５端子に接続されている。
本発明によれば、基板の表面上に形成されたデータ記憶素子の誘電層と選択トランジスタの絶縁層とが互いに略直交するように配置されているので、上述した面内配置とは対照的に、選択トランジスタとデータ記憶素子とを互いに狭い間隔で配置することができる。その結果、基板上に形成された本発明に係るメモリセルおよびメモリアレイは、基板表面において、ラテラルな方向に場所を取らないという効果を奏する。
図１は、アイソレーションストリップおよびワード線を作製した後の、本発明の好ましい実施形態に基づいたメモリセルを備えたメモリセルアレイ用の基板を示す平面図である。図２は、図１のＡ−Ａ線に沿った基板の縦断面図である。図３から図８は、本発明に係るメモリセルの製造方法におけるさらなる工程を示すものであり、図１のＣ−Ｃ線に対応する基板の縦断面図である。図９は、本発明に係るメモリセルアレイにおける完成したメモリセルを示すものであり、図３から図８に対応する基板の概略縦断面図である。図１０は、完成したメモリセルアレイを示す基板の平面図である。図１１は、図１０のＢ−Ｂ線に沿った基板の縦断面図である。図１２は、図１０のＡ−Ａ線に沿った基板の縦断面図である。
これらの図は、本発明の好ましい実施形態を示すものであり、メモリ用またはメモリチップ用のメモリセルアレイの製造の様子をメモリセル１とともに様々な観点から示したものである。このようにして半導体基板１００上に製造されたメモリセル１は、選択トランジスタ１０と、書換え可能な誘電層１７０を有するデータ記憶素子２０とを備えており（図９を参照）、書込みのために絶縁破壊が誘発されたり、書換えのために絶縁破壊の程度が徐々に増強されたりする。この絶縁破壊の大きさによって、メモリセル１の電気抵抗、延いてはメモリセル１のリーク電流のレベルが規定され、このリーク電流のレベルをメモリセル１の読出し時に検知する。
本発明では、基板１００の表面上に形成されたデータ記憶素子２０の書換え可能な誘電層１７０と選択トランジスタ１０のゲート酸化層１２０とが直交するように、あるいは略直交するように配置される。ここで、データ記憶素子２０の誘電層１７０と選択トランジスタ１０のゲート酸化層１２０とのなす角は、製造方法に起因して直角から例えば最大で２０°ずれていてもよい。本発明の構成によれば、選択トランジスタ１０とデータ記憶素子２０との間隔が狭くなるので、本発明に係るメモリセル１は、基板１００の表面上においてラテラルな方向に場所を取らなくなる。以下では、まず製造方法について説明する。本製造方法は、通常のＣＭＯＳプロセスの各工程を用いて実施されることが好ましい。
本製造方法では、まず、例えば基板の表面から内部へと広がるＰドープされた領域（Ｐドープ領域）１０１を有する基板１００内に、複数のアイソレーションストリップ１９０を形成する（図１の概略平面図と図１のＡ−Ａ線に沿った図２の概略縦断面図とを参照）。このアイソレーションストリップ１９０は、ＳＴＩ（Shallow Trench Isolation；浅いトレンチアイソレーション）ストリップとも称され、例えば酸化物材料を有している。これらのアイソレーションストリップ１９０は、後のメモリセル１用の互いに絶縁分離された活性領域を規定するものである。
続いて、基板上に酸化層１２０を形成する。この酸化層１２０は、後のメモリセル１の選択トランジスタ１０用のゲート酸化層１２０として機能する。ここで、酸化層１２０は、図２の縦断面図から明らかなように、基板１００の表面上において、アイソレーションストリップ１９０間に配置される。この酸化層１２０の厚みは、例えば５ｎｍよりも大きい。
続いて、基板１００の表面上にワード線ＷＬを形成する。このワード線ＷＬは、活性領域においてメモリセル１の選択トランジスタ１０用のゲート１１０として機能する。そのために、好ましくは、ドープされていないあるいはｎ＋ドープされたポリシリコン層１１１と、例えばＷＳｉを有する金属層１１２と、例えば窒化物を有する少なくとも１つのハードマスク層１１３とを基板１００の表面上の広い範囲に被着させる。続いて、リソグラフィ技術と反応性イオンエッチングなどのエッチング技術とを用いて上記の積層体を構造化し、ワード線ＷＬおよびゲート１１０をそれぞれ形成する。このようにして作製したワード線ＷＬおよびゲート１１０を図１の概略平面図および図２の概略縦断面図に示す。
次の図３から図９は、本発明に係るメモリセル１の製造方法におけるさらなる工程を示すものであり、図１および図１０のＣ−Ｃ線に対応する概略縦断面図である。図３から明らかなように、まず、ワード線ＷＬ、ゲート１１０とそれぞれラテラルな方向に隣接するライナ、スペーサ１１４を形成する。続いて、適切な打込み物質とドーピング技術とを用いて、酸化層１２０よりも下で、かつゲート１１０間またはゲート１１０の下方の領域に、ｎ＋ドープされた領域（ｎ＋ドープ領域）１３０・１４０をそれぞれ自己調整的な様式（self-adjusting manner）で形成する。上記のドーピング技術には、アニーリング技術の工程が含まれていてもよい。これらのｎ＋ドープ領域１３０・１４０は、製造プロセスの後の段階において、メモリセル１の選択トランジスタ１０用のソース／ドレイン、および、データ記憶素子２０用の端子となる。さらに、平面図において個別に切り離されているアイソレーションストリップ１９０間に配置された領域１３０を、拡散処理によって形成した埋込みソース線ＳＬに接続する（図９および図１０を参照）。
図３に示す構造に対して、図４に示すように、ゲート１１０間に１つおきになるように、ｎ＋ドープ領域１４０にトレンチ１５０を形成する。このトレンチ１５０は、側壁が酸化層１２０と直交あるいは略直交している。この側壁には、後の製造工程において、データ記憶素子２０の誘電層１７０が形成される。トレンチ１５０の形成は、例えば１または複数のハードマスク層（図示せず）を堆積させ、続いて、リソグラフィ技術と選択的反応性イオンエッチングなどの１または複数のエッチング技術とを使用し、さらに、ハードマスク層を除去することによって行われる。
図４から明らかなように、ｎ＋ドープ領域１４０は、トレンチ１５０によって２つの部分領域１４１に分割されている。それぞれの部分領域１４１は、並んで配置される後のメモリセル１に関するものであり、トレンチ１５０によって互いに切り離されている。トレンチ１５０の深さは、好ましくは１００ｎｍ以上２００ｎｍ以下であり、ｎ＋ドープ領域１４０の最大深さ、つまり部分領域１４１の最大深さよりも深い。最大深さとは、基板１００の表面から下方に延伸するそれぞれの領域１４０・１４１の延伸方向における最大長さのことである。部分領域１４１は、後のメモリセル１において、選択トランジスタ１０用のドレインおよびデータ記憶素子２０用の端子の双方として機能する。
続いて、図５に示すように、それぞれのトレンチ１５０の側壁上および底面上に犠牲酸化層１６０を形成する。続いて、図６から明らかなように、それぞれのトレンチ１５０とそれに対応するゲート１１０間の領域とを酸化物材料１６１で埋める。そのために、例えば基板１００の表面上の広い範囲に酸化物材料１６１を被着させ、図６に示す構造が得られるように、ゲート１１０の上部領域をＣＭＰプロセス（chemical-mechanical polishing；化学機械研磨）によって研磨する。
続いて、トレンチ１５０のある領域についてゲート１１０間の酸化物材料１６１を完全に除去するとともに、図７に示すように、トレンチ１５０が酸化物材料１６１および犠牲酸化層１６０によって途中まで埋められたままになるように、トレンチ１５０内の酸化物材料１６１および犠牲酸化層１６０の双方を部分的に除去する。この酸化物材料１６１および犠牲酸化層１６０の除去には、適切なリソグラフィ技術およびエッチング技術を使用する。ここで、トレンチ１５０は、酸化物材料１６１と、この酸化物材料１６１と側壁および底面との間に設けられた犠牲酸化層１６０とによって、トレンチ１５０の縁に存在する部分領域１４１の最深部よりも上の高さまで埋められている。
このようにして、部分領域または端子１４１に、露出したコンタクト区域（露出コンタクト区域）１４３ができる。この露出コンタクト区域１４３は、酸化物材料１６１および犠牲酸化層１６０よりも上に位置する。また、このコンタクト区域１４３は、酸化層１２０と直交するトレンチ１５０の側壁に備わっている。そして、このコンタクト区域１４３上に、図８に示すように、メモリセル１のデータ記憶素子２０用の誘電酸化層１７０を形成する。この酸化層１７０（以下では「誘電層１７０」という）は、メモリセル１に対する書込みおよび書換えを行うために利用される。この誘電層１７０は、コンタクト区域１４３上の、部分領域１４１の最深部よりも上に形成されているため、メモリセル１に対する操作の信頼性を向上させることができる。トレンチ１５０の側壁または端子１４１のコンタクト区域１４３と同様にゲート酸化層１２０と直交するこの誘電層１７０の厚みは、好ましくは２ｎｍ以上３ｎｍ以下である。
そして、本発明に係るメモリセル１の最終製造工程として、図９に示すように、誘電層１７０と接触する端子１８０と、この端子１８０に接続されたビット線ＢＬとを基板１００の表面上に形成する。そのために、好ましくは、ドープされていないあるいはｎ＋ドープされたポリシリコン層１８１と、例えばＷＳｉを含む金属層１８２と、例えば窒化物などを含む少なくとも１つのハードマスク層１８３とを基板１００上の広い範囲に被着させる。このとき、ポリシリコン層１８１によって、ゲート１１０間の露出空間とトレンチ１５０の露出領域とを埋める。続いて、リソグラフィ技術と反応性イオンエッチングなどの１または複数のエッチング技術を用いて上記の積層物を構造化し、ビット線ＢＬおよび端子１８０をそれぞれ形成する。
このようにして、メモリセルアレイには、多数のワード線ＷＬ、多数のビット線ＢＬ、ワード線ＷＬとビット線ＢＬとが交差する位置にそれぞれ配置される多数のメモリセル１、および、多数の埋込みソース線ＳＬが設けられる。このメモリセルアレイを図１０の平面図に示す。また、図１０のＣ−Ｃ線に沿った縦断面図を図９に示す。分かり易いように、図１０のＢ−Ｂ線およびＣ−Ｃ線に沿ったにメモリセルアレイの別の縦断面図を図１１および図１２にそれぞれ示す。
図９の縦断面図により、個々のメモリセル１の構成が分かる。メモリセル１は、ゲート酸化層１２０上に、ゲート酸化層１２０を含む選択トランジスタ１０（ここではＮＭＯＳトランジスタとして構成されている）と、ワード線ＷＬに接続されているか、もしくはこのワード線ＷＬによって形成されているゲート１１０とを備え、さらに、ゲート酸化層１２０よりも下で、かつゲート１１０の下方の領域に、ソースとして機能するｎ＋ドープ領域１３０と、ドレインとして機能する端子１４１とを備えている。また、領域１３０は、アイソレーションストリップ１９０の隙間を進行する埋込みソース線ＳＬを形成しているか、もしくはこのソース線ＳＬに接続されている（図１０を参照）。
メモリセル１は、さらに、端子１４１を有し選択トランジスタ１０と直列に接続されたデータ記憶素子２０と、選択トランジスタ１０のゲート酸化層１２０と直角に配置された書換え可能な誘電層１７０と、ビット線ＢＬに接続された端子１８０とを備えている。ここで、端子１４１は、メモリセル１の選択トランジスタ１０およびデータ記憶素子２０の双方によって共通端子として共用される。
データ記憶素子２０の誘電層１７０と選択トランジスタ１０のゲート酸化層１２０とを直交するように配置することにより、選択トランジスタ１０とデータ記憶素子２０とを互いの間隔がかなり狭くなるように配置することができる。それゆえ、基板１００上に形成された本発明に係るメモリセル１は、基板１００の表面上において、ラテラルな方向への広がりが少なくなっており、例えば、メモリセル１のラテラルな方向の寸法を５０ｎｍ未満にすることができる。本発明に係るメモリセル１を有するメモリアレイを備えたメモリまたはメモリチップは、集積密度が高いという特徴を有している。加えて、共通端子１４１が選択トランジスタ１０およびデータ記憶素子２０によって共用されていることによっても、メモリセル１に必要なスペースが削減されている。
また、少なくとも１組の２つのメモリセル１がラテラルな方向に並べて配置されるとともに、共通端子１８０を有するビット線ＢＬにこれらのメモリセル１が繋がれることによって、メモリセルアレイに配置されたメモリセル１の構造がさらに省スペース化されている。同様にして、少なくとも１組の２つのメモリセル１がラテラルな方向に並べて配置されるとともに、共通ｎ＋ドープ領域もしくはソース１３０を有するソース線ＳＬにこれらのメモリセル１が繋がれることによって、ラテラルな方向の広がりが小さくなっている。
本発明に係るメモリセル１に書込みを行う際には、メモリセル１のデータ記憶素子２０の誘電層１７０の絶縁破壊を誘発する。その結果、誘電層１７０はもはや絶縁体のようには機能せず、有限の抵抗値を有する電気抵抗として機能するようになる。この絶縁破壊の大きさによりメモリセル１を流れるリーク電流のレベルが規定され、メモリセルの読取り操作時には、このリーク電流のレベルを測定する。誘電層１７０の絶縁破壊を誘発する際には、データ記憶素子２０の２つの端子１４１・１８０を用いて、データ記憶素子２０またはその誘電層１７０に対して十分な電位差を与える。
このようにするため、選択トランジスタ１０がｎＭＯＳトランジスタとして形成されている場合には、選択トランジスタ１０のゲート１１０に対して、対応するワード線ＷＬを介して例えば０Ｖではない正の電圧を印加するとともに、選択トランジスタ１０のソース１３０に対して、対応するソース線ＳＬを介して０Ｖの電圧を印加して、選択トランジスタ１０をオンにする。その結果、選択トランジスタ１０のドレイン１４１の電位も０Ｖになる。なお、上記の各電位は、基板１００を接地電位としたものである。
ビット線ＢＬを介して、十分に高い正の電位（選択トランジスタ１０のゲート１１０に与えられる電位よりも高い電位）をデータ記憶素子２０の端子１８０に与えることによって、書込みのための誘電層１７０の絶縁破壊が誘発される。結果として生じる導電路は、選択トランジスタ１０のゲート酸化層１２０の劣化や破壊が起きない程度に十分な電気抵抗を有している。これにより、メモリセル１の損傷が防止されている。また、選択トランジスタ１０のゲート酸化層１２０の損傷は、選択トランジスタ１０のゲート酸化層１２０の厚みをデータ記憶素子２０の誘電層１７０よりも厚くすることによって、さらに避けられている。
選択トランジスタ１０がｎＭＯＳトランジスタとして構成されている場合、メモリセル１を読取る際には、選択トランジスタ１０のゲート１１０に対して、対応するワード線ＷＬを介して例えば０Ｖではない正の電位を与えるとともに、選択トランジスタ１０のソース１３０に対して、対応するソース線ＳＬを介して０Ｖの電位を与える。その結果、選択トランジスタ１０がオンになり、ドレイン１４１が０Ｖの電位になる。さらに、データ記憶素子２０の端子１８０に対して、対応するビット線ＢＬによって、選択トランジスタ１０のゲート１１０に与えられる電位よりも低い正の電位を与える。メモリセル１に書込みが行われている場合、すなわちデータ記憶素子２０の誘電層１７０が絶縁破壊されている場合には、メモリセル１をリーク電流が流れており、このリーク電流を適切な測定装置によってビット線ＢＬにおいて測定する。一方、メモリセル１に書込みが行われていない場合には、リーク電流が全く流れていないか、もしくは無視できる程度にしか流れていない。
メモリセル１を備えたメモリセルアレイの記憶内容を読出すため、メモリセル１のリーク電流レベルの閾値を設定する。これにより、メモリセル１に格納される複数の論理状態を互いに判別することができる。なお、上記の論理状態としては、上記の閾値よりも小さい無リーク電流または無視できる程度のリーク電流の状態と、上記の閾値よりも大きいリーク電流の状態とがある。
上述した書込み工程は、メモリセル１の書換えを行うために複数回繰り返すこともできる。その際、データ記憶素子２０の誘電層１７０に形成する電位差をそれまでよりも大きくするか、あるいは誘電層１７０に電位差を発生させる書込み工程の期間をそれまでよりも長くするかの少なくとも一方を行う。これにより、誘電層１７０の絶縁破壊の程度が徐々に高くなり、延いては誘電層１７０の抵抗値が徐々に小さくなる。これに伴い、メモリセル１のリーク電流レベルは徐々に大きくなっていく。
メモリセルに書込まれた記憶内容を「消去する」際には、読取りのために設定したリーク電流レベルの閾値を大きくする。その結果、書込みあるいは書換え（再書込み）が行われてリーク電流レベルが大きくなっているメモリセル１が再び「未書込み」状態にリセットされる。したがって、メモリセル１に格納された論理状態を判別できるように、メモリセル１において測定されるリーク電流レベルの閾値をメモリセル１の書換えの度に大きくする。なお、上記の論理状態としては、上記の閾値よりも小さいリーク電流レベルの状態と、上記の閾値よりも大きいリーク電流レベルの状態とがある。
本発明について特定の実施形態に基づいて説明してきたが、本発明の範囲から逸脱しない範囲で上記の構成を様々に変形したり、変更したりしてもよいことは明白である。
一例を挙げると、メモリセル１の選択トランジスタ１０のゲート１１０およびデータ記憶素子２０の端子１８０は、図示した層構造以外の構成にすることもできるし、他の材料にすることもできる。
また、選択トランジスタ１０の端子とデータ記憶素子２０の端子とを同一の端子１４１にする代わりに、互いに電気的に接続される２つの端子を形成することもできる。
さらに、基板１００において表面から内側に広がるｐドープ領域１０１にｎ＋ドープコンタクト領域１３０・１４０または端子１４１をそれぞれ形成する代わりに、基板の表面から内側に広がるｎドープ領域にｐ＋ドープコンタクト領域を形成し、適切な方法によって選択トランジスタをｐＭＯＳトランジスタとして構成することもできる。
また、上述したメモリセル１の書込み、書換え、および読出しの手順は、代表例に過ぎない。具体的には、メモリセル１への書込みおよび書換えは、データ記憶素子２０の誘電層１７０の絶縁破壊を誘発あるいは増強し、対応するメモリセル１のリーク電流レベルを規定することを基礎としている。この絶縁破壊の誘発あるいは増強は、対応する選択トランジスタ１０を用いて誘電層１７０に十分な電位差を形成することにより達成される。
最後に、本明細書において、用語「書込み」は、英語の“program”に相当し、「プログラム」と読み換えることができる。また、用語「書換え」は、英語の“reprogram”に相当し、「再プログラム」または「再書込み」と読み換えることができる。また、用語「書換え可能な」は、英語の“reprogrammable”に相当し、「再書込み可能な」、「再プログラム可能」または「リプログラマブル」と読み換えることができる。
本発明は、書換え可能な不揮発性メモリセルに利用することができる。
アイソレーションストリップおよびワード線を作製した後の、本発明の好ましい実施形態に基づいたメモリセルを備えたメモリセルアレイ用の基板を示す平面図である。 図１のＡ−Ａ線に沿った基板の縦断面図である。 本発明に係るメモリセルの製造方法の各工程を示すものであり、図１のＣ−Ｃ線に対応する基板の縦断面図である。 本発明に係るメモリセルの製造方法の各工程を示すものであり、図１のＣ−Ｃ線に対応する基板の縦断面図である。 本発明に係るメモリセルの製造方法の各工程を示すものであり、図１のＣ−Ｃ線に対応する基板の縦断面図である。 本発明に係るメモリセルの製造方法の各工程を示すものであり、図１のＣ−Ｃ線に対応する基板の縦断面図である。 本発明に係るメモリセルの製造方法の各工程を示すものであり、図１のＣ−Ｃ線に対応する基板の縦断面図である。 本発明に係るメモリセルの製造方法の各工程を示すものであり、図１のＣ−Ｃ線に対応する基板の縦断面図である。 本発明に係るメモリセルアレイの完成したメモリセルを示す、図３から図８に対応する基板の概略縦断面図である。 完成したメモリセルアレイを示す基板の平面図である。 図１０のＢ−Ｂ線に沿った基板の縦断面図である。 図１０のＡ−Ａ線に沿った基板の縦断面図である。
符号の説明
１ メモリセル
１０ 選択トランジスタ
２０ データ記憶素子
１００ 半導体基板（基板）
１０１ ｐドープ領域
１１０ ゲート（第１端子）
１１１ ポリシリコン層
１１２ 金属層
１１３ ハードマスク層
１１４ スペーサ
１２０ ゲート酸化層（絶縁層）
１３０ ｎ＋ドープ領域／ソース（第２端子）
１４０ ｎ＋ドープ領域（コンタクト領域）
１４１ 共通端子／部分領域／ドレイン（第３端子・第４端子）
１４３ コンタクト区域
１５０ トレンチ
１６０ 犠牲酸化層（中間酸化層）
１６１ 酸化物材料（酸化層）
１７０ 誘電層／酸化層（書換え可能な誘電層）
１８０ 共通端子（第５端子）
１８１ ポリシリコン層
１８２ 金属層
１８３ ハードマスク層
１９０ アイソレーションストリップ
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線

Claims (27)

  1. 選択トランジスタとデータ記憶素子とを備えた書換え可能な不揮発性メモリセルであって、
    上記選択トランジスタは、
    絶縁層と、
    上記絶縁層上にある第１端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にある第２端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にあり、上記第２端子から切り離されている第３端子とを備え、
    上記データ記憶素子は、
    第４端子と、
    第５端子と、
    書換え可能な誘電層とを備え、
    上記データ記憶素子の第４端子と第５端子とは、上記書換え可能な誘電層によって互いに切り離され、
    上記選択トランジスタの第３端子は、上記データ記憶素子の第４端子に電気的に接続され、
    上記データ記憶素子の書換え可能な誘電層は、上記選択トランジスタの絶縁層と略直交するように配置されていることを特徴とする書換え可能な不揮発性メモリセル。
  2. 上記選択トランジスタの第３端子と上記データ記憶素子の第４端子とが同一の端子であることを特徴とする、請求項１に記載の書換え可能な不揮発性メモリセル。
  3. 上記データ記憶素子の第４端子は、上記選択トランジスタの絶縁層と略直交するコンタクト区域を有していることを特徴とする、請求項１に記載の書換え可能な不揮発性メモリセル。
  4. 上記データ記憶素子の書換え可能な誘電層は、上記第４端子のコンタクト区域上にあることを特徴とする、請求項３に記載の書換え可能な不揮発性メモリセル。
  5. 上記データ記憶素子の書換え可能な誘電層は、厚みが２ｎｍ以上３ｎｍ以下であることを特徴とする、請求項１に記載の書換え可能な不揮発性メモリセル。
  6. 上記データ記憶素子の書換え可能な誘電層は、酸化層を有していることを特徴とする、請求項１に記載の書換え可能な不揮発性メモリセル。
  7. 選択トランジスタとデータ記憶素子とを備えた書換え可能な不揮発性メモリセルであって、
    上記選択トランジスタは、
    絶縁層と、
    上記絶縁層上にある第１端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にある第２端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にあり、上記第２端子から切り離されている第３端子とを備え、
    上記データ記憶素子は、
    第４端子と、
    第５端子と、
    書換え可能な誘電層とを備え、
    上記データ記憶素子の第４端子と第５端子とは、上記書換え可能な誘電層によって互いに切り離され、
    上記選択トランジスタの第３端子は、上記データ記憶素子の第４端子に電気的に接続され、
    上記データ記憶素子の第４端子は、上記選択トランジスタの絶縁層と略直交するコンタクト区域を有し、
    上記データ記憶素子の書換え可能な誘電層は、上記第４端子のコンタクト区域上にあり、
    上記データ記憶素子の第４端子のコンタクト区域がトレンチの側壁に備わっており、該トレンチの側壁が上記絶縁層と略直交していることを特徴とする書換え可能な不揮発性メモリセル。
  8. 上記トレンチの深さが上記第４端子の最大深さを上回っていることを特徴とする、請求項７に記載の書換え可能な不揮発性メモリセル。
  9. 上記トレンチは、上記第４端子の最深部よりも上の高さまで酸化層で埋められており、
    上記データ記憶素子の書換え可能な誘電層は、上記酸化層よりも上に配置されていることを特徴とする、請求項８に記載の書換え可能な不揮発性メモリセル。
  10. 上記トレンチは、上記第４端子の最深部よりも上の上記高さまで中間酸化層で埋められており、
    上記中間酸化層は、上記トレンチの側壁および底面と上記酸化層との間に配置されていることを特徴とする、請求項９に記載の書換え可能な不揮発性メモリセル。
  11. 上記トレンチは、深さが１００ｎｍ以上２００ｎｍ以下であることを特徴とする、請求項７に記載の書換え可能な不揮発性メモリセル。
  12. 上記選択トランジスタの第３端子と上記データ記憶素子の第４端子とが同一の端子であることを特徴とする、請求項７に記載の書換え可能な不揮発性メモリセル。
  13. 書換え可能な不揮発性メモリセルを製造する方法であって、
    基板を用意する工程と、
    上記基板の表面上にある絶縁層と、
    上記絶縁層上にある第１端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にある第２端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にあり、上記第２端子から切り離されている第３端子と、
    上記第１端子の下方の領域にあり、上記第２端子から切り離されているとともに上記第３端子に電気的に接続されているコンタクト領域と、
    を備えた初期構造を形成する工程と、
    上記絶縁層と略直交するコンタクト区域を上記コンタクト領域に形成することによって第４端子を形成する工程と、
    上記第４端子のコンタクト区域上に誘電層を形成する工程と、
    上記誘電層によって上記第４端子から切り離されている第５端子を上記誘電層に形成する工程とを含んでいることを特徴とする、書換え可能な不揮発性メモリセルを製造する方法。
  14. 初期構造を形成する上記工程は、
    上記基板の表面上に絶縁層を形成する工程と、
    上記絶縁層上に第１端子を形成する工程と、
    上記絶縁層よりも下に、かつ上記第１端子の下方の領域に、第２端子と、該第２端子から切り離されている第３端子およびコンタクト領域とを形成する工程とを含んでいることを特徴とする、請求項１３に記載の書換え可能な不揮発性メモリセルを製造する方法。
  15. 上記第３端子と上記第４端子とを同一の端子として形成することを特徴とする、請求項１３に記載の書換え可能な不揮発性メモリセルを製造する方法。
  16. 上記誘電層は、上記第４端子のコンタクト区域上に形成された酸化層を備えていることを特徴とする、請求項１３に記載の書換え可能な不揮発性メモリセルを製造する方法。
  17. 上記基板をドープすることによって、上記第２端子、上記第３端子、上記第４端子、および上記コンタクト領域をそれぞれ形成することを特徴とする、請求項１３に記載の書換え可能な不揮発性メモリセルを製造する方法。
  18. 書換え可能な不揮発性メモリセルを製造する方法であって、
    基板を用意する工程と、
    上記基板の表面上にある絶縁層と、
    上記絶縁層上にある第１端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にある第２端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にあり、上記第２端子から切り離されている第３端子と、
    上記第１端子の下方の領域にあり、上記第２端子から切り離されているとともに上記第３端子に電気的に接続されているコンタクト領域と、
    を備えた初期構造を形成する工程と、
    上記絶縁層と略直交するコンタクト区域を有する第４端子を形成する工程であって、上記絶縁層と略直交するとともに上記第４端子のコンタクト区域を備えた側壁を有するトレンチを上記基板の上記コンタクト領域のある区域に形成することによって上記第４端子を形成する工程と、
    上記第４端子のコンタクト区域上に誘電層を形成する工程と、
    上記誘電層によって上記第４端子から切り離されている第５端子を上記誘電層に形成する工程とを含んでいることを特徴とする、書換え可能な不揮発性メモリセルを製造する方法。
  19. 上記トレンチの深さが上記第４端子の最大深さを上回っていることを特徴とする、請求項１８に記載の書換え可能な不揮発性メモリセルを製造する方法。
  20. 上記トレンチを形成した後に、
    上記トレンチが上記第４端子の最深部よりも上の高さまで酸化層で埋められるように、上記トレンチ内に酸化層を形成する工程と、
    上記酸化層よりも上の上記第４端子のコンタクト区域上に誘電層を形成する工程とを含んでいることを特徴とする、請求項１９に記載の書換え可能な不揮発性メモリセルを製造する方法。
  21. 酸化層を形成する上記工程は、
    上記トレンチの側壁上および底面上に中間酸化層を形成する工程と、
    上記トレンチを上記酸化層のための酸化物材料で埋める工程と、
    上記第４端子の最深部よりも上の上記高さまで上記酸化物材料と上記中間層とを除去することによって上記酸化層を形成する工程とを含んでいることを特徴とする、請求項２０に記載の書換え可能な不揮発性メモリセルを製造する方法。
  22. 上記第３端子と上記第４端子とを同一の端子として形成することを特徴とする、請求項１８に記載の書換え可能な不揮発性メモリセルを製造する方法。
  23. 多数のワード線と、多数のビット線と、上記ワード線と上記ビット線とが交差するそれぞれの位置に配置された多数の書換え可能な不揮発性メモリセルとを備えたメモリセルアレイであって、
    それぞれの書換え可能な不揮発性メモリセルは、選択トランジスタとデータ記憶素子とを備え、
    選択トランジスタは、
    絶縁層と、
    上記絶縁層上にある第１端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にある第２端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にあり、上記第２端子から切り離されている第３端子とを備え、
    データ記憶素子は、
    第４端子と、
    第５端子と、
    書換え可能な誘電層とを備え、
    メモリセルのデータ記憶素子の第４端子と第５端子とは、対応する書換え可能な誘電層によって互いに切り離され、
    メモリセルの選択トランジスタの第３端子は、対応するメモリセルのデータ記憶素子の第４端子に電気的に接続され、
    メモリセルのデータ記憶素子の書換え可能な誘電層は、対応するメモリセルの選択トランジスタの絶縁層と略直交するように配置され、
    ワード線は、メモリセルの選択トランジスタの第１端子に接続され、
    ビット線は、メモリセルのデータ記憶素子の第５端子に接続されていることを特徴とするメモリセルアレイ。
  24. 横に並んで配置された少なくとも１組の２つのメモリセルは、共通の第５端子を有していることを特徴とする、請求項２３に記載のメモリセルアレイ。
  25. 横に並んで配置された少なくとも１組の２つのメモリセルは、共通の第２端子を有していることを特徴とする、請求項２３に記載のメモリセルアレイ。
  26. 多数のソースラインを備え、
    ソースラインは、メモリセルの選択トランジスタの第２端子に接続されていることを特徴とする、請求項２３に記載のメモリセルアレイ。
  27. 多数のワード線と、多数のビット線と、上記ワード線と上記ビット線とが交差するそれぞれの位置に配置された多数の書換え可能な不揮発性メモリセルとを備えたメモリセルアレイであって、
    それぞれの書換え可能な不揮発性メモリセルは、選択トランジスタとデータ記憶素子とを備え、
    選択トランジスタは、
    絶縁層と、
    上記絶縁層上にある第１端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にある第２端子と、
    上記絶縁層よりも下にあって、かつ上記第１端子の下方の領域にあり、上記第２端子から切り離されている第３端子とを備え、
    データ記憶素子は、
    第４端子と、
    第５端子と、
    書換え可能な誘電層とを備え、
    メモリセルのデータ記憶素子の第４端子と第５端子とは、対応する書換え可能な誘電層によって互いに切り離され、
    メモリセルの選択トランジスタの第３端子は、対応するメモリセルのデータ記憶素子の第４端子に電気的に接続され、
    メモリセルのデータ記憶素子の第４端子は、対応するメモリセルの選択トランジスタの絶縁層と略直交するコンタクト区域を備え、
    メモリセルのデータ記憶素子の書換え可能な誘電層は、対応する第４端子のコンタクト区域上にあり、
    メモリセルのデータ記憶素子の第４端子のコンタクト区域がトレンチの側壁に備わっており、該トレンチの側壁が対応するメモリセルの絶縁層と略直交し、
    ワード線は、メモリセルの選択トランジスタの第１端子に接続され、
    ビット線は、メモリセルのデータ記憶素子の第５端子に接続されていることを特徴とするメモリセルアレイ。
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