以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1では、本発明の不揮発性半導体装置の一実施例であるAND型フラッシュメモリについて説明する。
図1は、実施の形態1のAND型フラッシュメモリのチップ全体を示した概略構成図である。また、図2は、実施の形態1のAND型フラッシュメモリの要部回路図である。
本実施の形態のAND型フラッシュメモリは、メモリアレイMEMARRAY、ラッチ回路LATCH、および列デコーダXDECが備えられている。メモリアレイMEMARRAYには、アドレス入力Axにより選択された少なくとも1本のワード線上に接続されたメモリセルが4kビットすなわち512バイト分あり、列方向のアドレス(一般にワード線の本数)が16K本ある。ラッチ回路LATCHは4kビット(512バイト)分の長さを持つ。
メモリチップには、チップ選択信号、書込み動作制御信号、消去動作制御信号等の制御信号系が制御回路CNTRLに入力され(CNTRLで一括表示)、アドレスが入力バッファ(図中には記載せず)を介してワード線電圧制御回路およびソース線電圧制御回路を含む列デコーダXDECおよび行ゲートYDECに入力される。行アドレスAyは制御回路CNTRL中のカウンタ回路を用いて内部発生し、行ゲートYDECに送ってもよい。
一方、データは入出力回路I/Oおよびデータラッチ系を含むセンス系に接続されている。センス系SENSEAMPは制御回路CNTRLからの信号を受け、行ゲートYGATEを介してメモリセルへのデータ転送や、メモリセルデータの認識および内部バスBUSを介してデータを送出する働きを備えている。
一方、データは、入出力回路I/OおよびバスBUSを介してセンス系回路に入力される。センス系回路には、ラッチ回路LATCHおよびセンスアンプ制御回路YD−CNTRLが含まれる。行方向のメモリセルは行デコーダYDECにより選択される。センス系回路は、制御回路CNTRLからの信号を受け、行ゲートを介してのメモリセルへのデータ転送や、メモリセルデータの認識および内部バスBUSを介してのデータ送出の機能を備えている。
メモリチップCHIPには、そのほかにメモリアレイMEMARRAY中のビット線の電圧を制御するためのビット線電圧制御回路DISCHARGEと各電圧制御回路に電圧を送出する内部電圧発生回路CPCが設けられている。
次に、図2を用いて本実施の形態のAND型フラッシュメモリセルの回路構成を説明する。メモリアレイMEMARRAYは、メモリセルM11〜M22およびN11〜N22がマトリックス状に配置され、各メモリセルのゲート(ゲート電極)はワード配線W11〜W22に接続されている。各メモリセルのドレイン(ドレイン領域)はデータ線D11〜D22を介してこれを選択する選択トランジスタSD11〜SD22へ接続されている。選択トランジスタSD11〜SD22のドレインはグローバルデータ線GD1〜GD2へ接続されている。各メモリセルのソース(ソース領域)も同様に、ソース線S11〜S22および選択トランジスタSS11〜SS22を介して共通ソース線へ接続されている。各々の選択トランジスタSD11〜SD22,SS11〜SS22のゲートはゲート配線SiD1〜SiD2、SiS1〜SiS2に接続される。選択トランジスタはデータ線方向のメモリセルを64本或いは128本を一纏まりとして1つのブロックBL1、Bl2を構成する。図2ではメモリアレイMEMARRAYが2つのブロックから構成されているがこの限りではない。
列デコーダXDECは、ワード配線W11〜W22に高電圧を与えるためのワード線電圧制御回路XDEC1,XDEC2と選択トランジスタの制御回路SGDEC1,SGDEC2とからなり、図中では別領域に記載しているが、共通ソース線が接続されるソース電圧制御回路SDECが含まれてもよい。列デコーダには、内部電圧発生回路CPCで生成された高電圧系電圧Vpp(Vww、Vwd等)、低電圧系電圧Vcc(Vrw、Vec等)、負電圧系電圧Vnn(−Vew等)が供給されるとともに、列アドレスAxによりワード線選択信号が与えられる。すなわち、内部電圧発生回路CPCは、チップの外部から供給される電源電圧Vcc(たとえば3.3V)および基準電圧(0VであるGND)を用いて以下に説明する読み出し、書き込み、消去動作に使用する電圧(Vww他)を生成する。
ビット線方向に関しては、データ線D11〜D22毎に、読出し動作前にビット線(グローバルデータ線GD1,GD2)の電荷を引く抜く機能を有する電荷引抜き用のMOSトランジスタQD1,QD2が設けられている。これらは、書込み時の非選択ビット線における電圧供給回路からの電圧をビット線に供給する働きも同時に備えている。一方では、ビット線(グローバルデータ線GD1,GD2)は行ゲート制御回路YD−CNTRLを介してラッチ回路LATCHに接続されている。
図2におけるメモリマットの読み出し、書込みおよび消去の動作を表1に示す。表1では、メモリセルM11が選択された場合について示している。
図2のメモリセルM11について書込みを行うには、ワード線W11にVww(たとえば17V)の電圧を印加し、ドレイン側の選択トランジスタのゲートSiD1にはたとえば10Vの電圧を印加して選択トランジスタSD11,SD12をオン状態にする。選択されたローカルビット線(データ線D11)には選択トランジスタSD11を介して0Vの電圧が与えられる。一方、非選択のワード線W12には0Vの電圧を印加し、非選択のローカルビット線(データ線D12)にはビット線(グローバルデータ線GD2)から選択トランジスタSD12を介してVwd(たとえば6V)の電圧が印加される。ソース側の選択トランジスタのゲートSiS1には0Vの電圧を印加し選択トランジスタSS11、SS12をオフ状態にする。これによりメモリセルM11のチャネル領域全面を介して電子を浮遊ゲートにトンネル電流により注入することができる。一方、非選択のメモリセルM12およびM21、M22には浮遊ゲートと基板間に高電界が印加されないため電子の注入は生じない。
書込み動作では、チャネル領域全面に反転層を形成しソース端子とドレイン端子の電圧を同じに設定しているため、ソース端子とドレイン端子間の破壊耐圧に影響しない。
消去動作は選択されたワード線W11に−Vew(たとえば−17V)の電圧を印加し、選択トランジスタのゲートSiS1およびSiD1に3.3Vを印加してこれに接続された全ての選択トランジスタをオン状態にする。前記選択トランジスタを介してローカルビット線およびローカルソース線に0Vの電圧を供給する。非選択のワード線W12には0Vの電圧を印加する。これにより選択されたワード線W11に接続された全てのメモリセルの電子放出が行われる。上記に示した電圧値は基板若くはウェル電位に対する絶対値である。
上記書込みおよび消去動作において、非選択ブロックの選択トランジスタSD21、SD22およびSS21、SS22を全てオフ状態とすることでビット線起因のディスターブ現象を防止できる。
次に、本実施の形態のAND型フラッシュメモリの構成について説明する。図3は、実施の形態1のAND型フラッシュメモリの平面レイアウトの一例を示した概念図である。
本実施の形態のAND型フラッシュメモリは、行および列状に配置されたメモリセルM(M11〜M22、N11〜N22)を有し、メモリセルブロックBL(BL1,BL2)を形成する。
各メモリセルMの行方向(ワード線方向)には、メモリセルMの制御ゲート電極として機能するワード線301(8)(ワード配線W11〜W22)が延在している。また、各メモリセルMの列方向(ビット線方向)の両端には、選択トランジスタSD(SD11,SD12)および選択トランジスタSS(SS11,SS12)が配置されている。選択トランジスタSDおよび選択トランジスタSSは、各々のトランジスタ間が素子分離領域302(19)で分離される。メモリセルMは、MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)で構成される。
メモリセルMのソースおよびドレイン領域は、ソース線S11,S21として機能するn型半導体領域であるソース領域303(11)およびデータ線D11,D21として機能するn型半導体領域であるドレイン領域304(10)と各々共通に構成さる。行方向に隣接するメモリセルM間は、素子分離領域305(5)で分離されている。
図3では示していないが、メタル配線からなるグローバルデータ線GD(GD1,GD2)はコンタクトホール306を介して選択トランジスタSDのドレイン領域であるn型半導体領域307に電気的に接続され、選択トランジスタSDのソース領域であるn型半導体領域308(21)はドレイン領域304(10)に電気的に接続されている。一方、共通ソース線を構成するメタル配線は、図では示していないがグローバルデータ線GDと交差するように配線され、コンタクトホール309を介して選択トランジスタSSのソース領域であるn型半導体領域310に電気的に接続され、選択トランジスタSSのドレイン領域であるn型半導体領域311はメモリセルブロック内のソース領域303(11)に電気的に接続されている。選択トランジスタSD,SSのゲート電極312,313は、浮遊ゲート上部のワード線301(8)の配線材料によって構成されている。
メモリセルMのトランジスタ領域は、浮遊ゲート電極314(3、7)で示した領域である。浮遊ゲート電極314(3、7)はワード線301(8)の下部に形成され、第1層目浮遊ゲート電極314a(3)および第2層目浮遊ゲート電極314b(7)からなる2層構造である。第1層目浮遊ゲート電極314a(3)は、半導体基板1の主面にゲート絶縁膜であるトンネル酸化膜2を介在させて形成され、かつ、メモリセルのソース領域303(11)およびドレイン領域304(10)間のチャネル領域上に形成される。第2層目浮遊ゲート電極314b(7)は、第1層目浮遊ゲート電極314a(3)の上部に配置され、ワード線301(8)と浮遊ゲート電極314(3、7)との容量値を定めている。第2層目浮遊ゲート電極314b(7)上に、層間絶縁膜15を介在させて、制御ゲート電極8が構成され、制御ゲート電極8はワード線301(8)と一体に形成される。すなわち、チャネル領域は、行方向においてソース領域303(11)とドレイン領域304(10)との間に配置される。
また、メモリセルMと選択トランジスタSD,SSとの間には、トランジスタを作り分けるための緩衝用ゲート315が形成されている。
次に、本実施の形態のAND型フラッシュメモリの断面構造について説明する。図4は、図3におけるIV−IV線断面図であり、図5は、図3におけるV−V線断面図である。また、図6は、図3におけるVI−VI線断面図である。
各メモリセルは浅溝素子分離(SGI:Shallow Groove Isolation)およびp型のチャネルストッパ領域16によって分離され、シリコン基板溝部に堆積酸化膜5が形成された構造となっている。P型シリコン基板1表面は、膜厚が約9.5nmのゲート絶縁膜であるトンネル酸化膜2により覆われ、トンネル酸化膜2上に多結晶シリコン層により形成された第1浮遊ゲート電極3(314a)が形成されている。第1浮遊ゲート電極3の側面は、サイドウォールスペーサである絶縁膜4により覆われ、その上に、多結晶シリコンにより形成された第2浮遊ゲート電極7(314b)が形成されている。第2浮遊ゲート電極7と第1浮遊ゲート電極3は電気的に接続されている。第2浮遊ゲート電極7および素子分離領域5上には層間絶縁膜15が形成されている。層間絶縁膜15上には、多結晶シリコンまたはタングステンなどによるシリサイド層からなる制御ゲート電極8(301)および絶縁膜17が形成されている。図5では示していないが、制御ゲート電極8上には絶縁膜128を形成し、この上に制御ゲート電極8と直交するように配置されたデータ線(グローバルデータ線GD)となるメタル配線が形成されている。第1層目浮遊ゲート電極3直下のシリコン基板内にメモリセルのソース領域11(303)並びにドレイン領域10(304)が形成されている。メモリセルの半導体領域(ソース領域11、ドレイン領域10)は選択トランジスタ(SD,SS)の半導体領域308(21)、311に電気的に接続されている(図5)。また、後述するように、ソース領域11(303)とドレイン領域10(304)とは、対称構造で、かつ浅接合で構成される。
メモリセルMと選択トランジスタSD、SS以外のMISFETは周辺回路を構成し、周辺回路形成領域(周辺回路部)に形成される。高い電圧系の電圧Vppが印加されるMISFETは、高耐圧MISFETで形成される。高耐圧MISFETを含む回路は、たとえば内部電圧発生回路CPC、列デコーダXDEC等である。
選択トランジスタのゲート電極(312、313)はメモリセルの制御ゲート電極8材料を用いている。また、素子分離19は後で説明する周辺回路部の素子分離工程で形成されたものである(図4)。選択トランジスタのゲート酸化膜9は、ゲート絶縁膜2よりも厚い膜厚で構成され、その膜厚はたとえば25nm程度である。
データ線に平行な断面(図6)では、ワード線(301、8)が最小加工寸法で等間隔に形成され、第1および第2浮遊ゲート電極3、7さらに層間絶縁膜15とワード線となる制御ゲート電極8が積層構造をなしている。ワード線間はイオン注入により導入されたP型半導体領域23により分離されている。選択トランジスタとワード線との間には、緩衝用ゲート(残ゲート)315が形成されている。残ゲート315の浮遊ゲート電極7と制御ゲート電極8とは、内部で接続され、導通がなされている。
次に、図7から図19を用いて前記したAND型フラッシュメモリの製造方法について説明する。図7から図19は、実施の形態1のAND型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図7から図19において左側領域は周辺回路のトランジスタが形成される周辺回路形成領域(周辺回路部)を示し、右側領域は、メモリセルが形成されるメモリ形成領域(メモリセル部)を示す。
まず、P型の半導体基板1上にシリコン酸化膜103およびシリコン窒化膜104を被着(堆積)させた後、周辺回路部の素子分離領域となるようにフォトレジストをパターニングし、これをマスクにシリコン窒化膜104をドライエッチングにより除去する。その後、シリコン酸化膜103を除去した後、半導体基板1に約0.35μm程度の深さの溝が形成されるように、シリコン窒化膜104をマスクとしてドライエッチング法を用いてエッチングする。次に、半導体基板1を酸化し、エッチングされた溝の内部に30nm程度の厚さのシリコン酸化膜101を形成する。その後CVD法による絶縁膜(シリコン酸化膜)102を0.5μm程度被着(堆積)させる。さらに前記絶縁膜102の表面をCMP(Chemical Mechanical Polishing)法により削り、シリコン窒化膜104の表面まで平坦化を行う(図7)。
次に、シリコン窒化膜104を熱リン酸等によるウエットエッチングにより除去し、絶縁膜102からなる素子分離領域302(19)を形成する。このとき、メモリマット内の選択トランジスタの素子分離領域も同時に形成される。次に、半導体基板1中にボロン(B)を数回の注入工程に分けてイオン注入する。各注入工程では、エネルギおよびドーズ量を調節する。これにより、P型ウェル領域105およびチャネルストッパ領域107、チャネル領域108を形成する。次に、半導体基板1の表面を熱酸化して9.5nmのシリコン酸化膜110を形成する(図8)。シリコン酸化膜110は、トンネル酸化膜2となる。
次に、たとえばCVD法により第1の多結晶シリコン膜(導電膜)111、絶縁膜(シリコン酸化膜)112および絶縁膜であるシリコン窒化膜(SiN)113を順次被着(堆積)させ、積層膜114を形成する。第1の多結晶シリコン膜111は1×1020atoms/cm3程度の不純物リン(P)がドープされたリンドープ多結晶シリコン膜またはノンドープの多結晶シリコン膜を用いることができる。その後、ホトエッチングプロセスにより、メモリセル部では多結晶シリコン膜111が第1浮遊ゲート電極(3、314a)となるように、また、周辺回路部では半導体基板1の表面を保護するように多結晶シリコン膜111、絶縁膜112およびシリコン窒化膜113を各々ドライエッチングにより加工する。このドライエッチングによりメモリセル部の積層膜114は、列方向に延在するライン状パターン(ストライプ状の列パターン(列ライン))にパターニングされる。このように、周辺回路部および図では示していないが、選択トランジスタが形成される領域でも半導体基板1の表面を保護するように多結晶シリコン膜111、絶縁膜112およびシリコン窒化膜113が残されている。これにより、行方向において、列パターン間に凹部が形成される。
次に、フォトレジストをメモリセルの形成される領域が開口するようにパターニングし、ヒ素(As)イオンを、たとえばドーズ量5×1015atoms/cm2、加速電圧50KeVの条件で基板中にイオン注入しメモリセルのソース・ドレイン領域として作用する半導体領域(拡散層)10、11、115、303、304を形成する。このイオン注入では、前記フォトレジストに加えて列パターン状の積層膜114がマスクとして機能する。このため、n型の半導体領域115は列パターンに対して自己整合的に形成でき、微細な列パターンに対しても精度よく半導体領域115を形成できる。すなわち、ソース領域11、115、303とドレイン領域10、115、304とは、同時すなわち同じイオン打ち込み工程で形成されるので、対称構造で構成される。すなわち、ソース領域11、115、303とドレイン領域10、115、304とは、同じ不純物プロファイルを有するように構成される。
また、マスクとなる積層膜114の上層にはシリコン窒化膜113が形成されているため、注入される不純物はシリコン窒化膜113で止まり多結晶シリコン膜111およびその下層の半導体基板1の特性に影響を及ぼすことがない。なお、半導体領域115は、後に説明するように、ソース線あるいはデータ線として機能するソース領域303(11)およびドレイン領域304(10)となる。
次に、200nmの膜厚のCVD法により絶縁膜であるシリコン酸化膜を堆積し、このシリコン酸化膜を異方性エッチングすることにより積層膜114の側面にサイドウォールスペーサ116を形成する(図9)。
次に、メモリセル部の積層膜114およびサイドウォールスペーサ116が形成されていない領域の半導体基板1を異方性のドライエッチングにより削り、深さが約0.35μmの溝117を形成する(図10)。このドライエッチングの際、周辺回路部および選択トランジスタ部を覆うフォトレジストに加えて、積層膜114およびサイドウォールスペーサ116がエッチングのマスクとして機能するため、溝117を積層膜114およびサイドウォールスペーサ116に対して自己整合的に加工することができる。このため、微細な列パターンであっても安定に溝117を加工して素子分離領域を形成することができ、AND型フラッシュメモリの高集積化に有効である。なお、この段階で、溝117の底部に不純物をイオン注入してチャネルストッパ領域16を形成できる。
次に、溝117の内部を酸化して4nm程度のシリコン酸化膜118を形成し、その後、CVD法により400nm程度の膜厚のCVD法で形成されたシリコン酸化膜(シリコン酸化膜)119を被着(堆積)させる(図11)。
次に、CMP技術により絶縁膜119を研磨で削り、積層膜114上部のシリコン窒化膜113まで平坦化を行う(図12)。これにより、絶縁膜119は、サイドウォールスペーサ116間に埋め込まれ、かつ、その表面位置は列パターン間上、メモリセル部、素子分離領域上でほぼ均一に形成される。このようにして、堆積酸化膜5からなる浅溝素子分離領域が形成できる。なお、このCMP技術による平坦化の際には、シリコン窒化膜113がCMPのストッパとして機能し、平坦化のプロセスマージンを増加することができる。また、周辺回路部等が積層膜114で覆われているため、CMP工程によりその部分の半導体基板1の表面が損傷および汚染されることがないとともに、広い面積の凹部の形成を防止して、平坦化の阻害となるディッシング(dishing)を防止することができる。また、メモリセル部に形成された均一な幅と長さで、かつ、規則正しいパターンの繰り返しで形成された溝117のみに、絶縁膜119を埋め込めばよいので、CMP法で研磨する時のプロセスマージンを大きくすることができる。なお、この平坦化は、実施の形態5に示すようにCMP法とエッチング法とを組み合わせて行ってもよい。
次に、シリコン窒化膜113を熱リン酸により除去した後、ドライエッチングによりシリコン酸化膜112を除去する(図13)。
次に、CVD法等により第2の多結晶シリコン膜120を被着(堆積)させ、ホトエッチング工程により第2浮遊ゲート電極7となるよう加工(パターニング)する。このとき、周辺回路部は保護しておく。その後、層間絶縁膜121を形成する(図14)。第2の多結晶シリコン膜120には、不純物としてたとえばリン(P)がドープされる。
次に、周辺回路部および選択トランジスタ部の層間絶縁膜121、第2の多結晶シリコン膜120および多結晶シリコン膜111をホトエッチング工程により除去する(図15)。
ここで、絶縁膜119の表面位置は、第1浮遊ゲート電極3となる第1の多結晶シリコン膜111の表面位置よりも高くなるように構成され、これにより、第2浮遊ゲート電極7となる第2の多結晶シリコン膜120は、絶縁膜119上に延在して形成される。これにより第2浮遊ゲート電極7と、ソース・ドレイン領域(半導体領域115)との間の容量を低減でき、メモリセルMの特性を向上できる。すなわち、第2浮遊ゲート電極7となる第2の多結晶シリコン膜120下の絶縁膜119の表面位置は、第1浮遊ゲート電極3となる第1の多結晶シリコン膜111の表面位置よりも高く構成される。また、絶縁膜119の表面位置は、第1浮遊ゲート電極3となる第1の多結晶シリコン膜111間で均一に構成される。また、絶縁膜119の表面位置は絶縁膜102の表面位置よりも高くなるように構成される。
次に、周辺回路部および選択トランジスタ部のチャネル領域をイオン注入により半導体基板1の主面に形成した後、シリコン酸化膜110を除去して半導体基板1の主面を露出した後、露出した半導体基板1の表面を酸化して、ゲート絶縁膜2よりも厚い膜厚の厚さ25nm程度のシリコン酸化膜109を形成する。続いて、第3の多結晶シリコン膜122およびWSi2(タングステンシリサイド)膜123、CVD法により絶縁膜であるシリコン酸化膜124(17)を順次形成する(図16)。第3の多結晶シリコン膜122およびWSi2膜123は、制御ゲート電極301(8)となるものである。
次に、ホトエッチングプロセスにより周辺回路部のトランジスタのゲート電極および選択トランジスタのゲート電極さらにはメモリセルの制御ゲート電極のパターンとなるようにシリコン酸化膜124(17)を加工する。その後、シリコン酸化膜124(17)をマスクにWSi2膜123および第3の多結晶シリコン膜122を加工する。このように、列パターンの延在方向に垂直な方向にパターニングされ、行方向に延在する制御ゲート電極301(8)およびワード配線が形成される。次に、メモリセル部が開口するようフォトレジストをパターニングした後、層間絶縁膜121、第2および第1の多結晶シリコン膜120、111を順次加工する。パターニングされたWSi2膜123および第3の多結晶シリコン膜122は、周辺回路のMOSトランジスタのゲート電極として機能する。また、パターニングされた層間絶縁膜121、第2および第1の多結晶シリコン膜120、111は、各々メモリセルMを構成する層間絶縁膜15、第2浮遊ゲート電極7および第1浮遊ゲート電極となる。
次に、フォトレジストを周辺回路部のMOSトランジスタが開口するようにパターニングし、たとえばリン(P)イオンをドーズ量2×1013atoms/cm2、加速電圧100keVの条件で基板中にイオン注入し、850℃の熱拡散により周辺回路部の高耐圧系MOSトランジスタのN型低濃度半導体領域125を形成する。同様に図では示していないが、フォトレジストをパターニングして、周辺回路部のMOSトランジスタおよび選択トランジスタのN型低濃度半導体領域を形成する(図17)。
次に、たとえばCVD法により200nm程度の膜厚の絶縁膜であるシリコン酸化膜を形成し、異方性エッチングにより周辺回路のMOSトランジスタのゲート電極の側面にサイドウォールスペーサ126を形成する。次に、周辺回路部および選択トランジスタ部が開口するようにフォトレジストをパターニングし、たとえばヒ素(As)イオンをドーズ量5×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入し、N型高濃度半導体領域127を形成する(図18)。
次に、CVD法によりシリコン酸化膜、および燐ガラスからなる層間絶縁膜128を形成し、コンタクトホールにプラグ電極129を形成し、メタル配線130を形成する。このようにして同一基板上に周辺回路部のMOSトランジスタと微細ゲートのメモリセルを構成するMOSトランジスタが形成される。
以上に説明したように、本実施の形態のAND型フラッシュメモリおよびその製造方法では、浅溝素子分離をメモリセルおよび選択トランジスタに適用し、さらに全面チャネルを用いた書換え方式の採用に伴いメモリセルの半導体領域10、11、115、303、304を浅接合にできるとともに、対称構造とすることができ、メモリセルの微細化が可能になる。また、全面チャネルを用いた書換え方式の採用により書換えストレスによるシリコン酸化膜の劣化を低減できる。さらに、選択トランジスタよるメモリブロックの分割により、書換え時の非選択ブロックにおけるディスターブを低減できる。
(実施の形態2)
実施の形態1では、選択トランジスタのゲート電極が制御ゲート電極の材料により構成されている例を説明したが、本実施の形態では浮遊ゲート電極と制御ゲート電極の材料により選択トランジスタのゲート電極を構成することができる例を説明する。また、選択トランジスタの素子分離領域の形成が、メモリセル部の素子分離領域の形成と同時に行うことができる例について説明する。
本実施の形態のAND型フラッシュメモリのチップ全体における配置および回路構成は、実施の形態1と同様であるためその説明を省略する。
図20は、実施の形態2のAND型フラッシュメモリの平面レイアウトの一例を示した概念図である。また、図21は、図20におけるXXI−XXI線断面図、図22は、図20におけるXXII−XXII線断面図、図23は、図20におけるXXIII−XXIII線断面図である。
図20に示すように、本実施の形態のAND型フラッシュメモリでは、緩衝用ゲート315が形成されていない。これは、後に示すように、選択トランジスタのゲート電極が浮遊ゲート電極と制御ゲート電極の材料により構成されることに基づく。
図21に示すように、選択トランジスタSD,SSのゲート電極は第1および第2浮遊ゲート電極3、7および制御ゲート電極8の材料を用いている。また、素子分離5はメモリ部と同じ構造である。図23に示すようにデータ線に平行な断面では、ワード線が最小加工寸法で等間隔に形成され、第1および第2浮遊ゲート電極3、7さらに層間絶縁膜15とワード線となる制御ゲート電極8が積層構造をなしている。ワード線間はイオン注入により導入されたP型半導体領域23により分離されている。選択トランジスタは内部の層間絶縁膜15が部分的に除去され浮遊ゲート電極7と制御ゲート電極8の導通がなされている。選択トランジスタのゲート酸化膜9の膜厚は25nm程度である。
図22に示す断面は、実施の形態1と同様であるため説明を省略する。
次に図24から図35を用いて、本実施の形態のAND型フラッシュメモリの製造方法について説明する。図24から図35は、実施の形態2のAND型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図24から図35において左側領域が周辺回路部を示し、右側領域がメモリセル部を示すことは実施の形態1と同様である。
本実施の形態の製造方法は、実施の形態1における図8のシリコン酸化膜110の形成前までの工程と同様である。したがってその説明は省略する。ただし、この工程までに形成される素子分離領域は、周辺回路部にのみ形成され、選択トランジスタの形成される領域には形成されない。
次に、半導体基板1表面を酸化して20nm程度の熱酸化膜109を形成する。ホトエッチング技術によりメモリセル部の熱酸化膜109を除去し、むき出した基板の表面を酸化して9.5nmのシリコン酸化膜110を形成する。このとき、周辺MOSトランジスタと、図では示していないが、メモリマット内部の選択トランジスタ部の熱酸化膜109の膜厚は25nmとなる。シリコン酸化膜110はトンネル酸化膜2となり、熱酸化膜109は、周辺回路のトランジスタおよび選択トランジスタのゲート絶縁膜となる。
次に、第1の多結晶シリコン膜111、CVD法で形成されたシリコン酸化膜112およびシリコン窒化膜113を順次被着(堆積)させて積層膜114を形成する。その後、ホトエッチングプロセスにより、多結晶シリコン膜111が、メモリセルでは第1浮遊ゲート電極となるように、また、周辺回路部ではMOSトランジスタのゲート電極となるように積層膜114をドライエッチングにより加工する。
次に、フォトレジストを周辺回路部のMOSトランジスタが開口するようにパターニングし、たとえばリン(P)イオンをドーズ量2×1013atoms/cm2、加速電圧100keVの条件で基板中にイオン注入し、900℃の熱拡散により周辺回路部の高耐圧系MOSトランジスタのN型低濃度半導体領域125を形成する。同様に図では示していないが、フォトレジストをパターニングして、選択トランジスタのN型低濃度半導体領域を形成する。その後、フォトレジストをメモリセル部が開口するようにパターニングし、たとえばヒ素(As)イオンをドーズ量5×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入しメモリセルの半導体領域115を形成する(図25)。
その後、CVD法により200nmの膜厚の絶縁膜であるシリコン酸化膜を形成し、このシリコン酸化膜を異方性エッチングしてパターニングされた積層膜114の側面にサイドウォールスペーサ116を形成する。次に、周辺回路部が開口するようにフォトレジストをパターニングし、たとえばヒ素(As)イオンをドーズ量5×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入し、周辺回路および選択MOSのトランジスタのN型高濃度半導体領域127を形成する(図26)。
次に、メモリセル部および選択トランジスタ部ではゲート電極間の基板領域を異方性のドライエッチングにより削り、深さ約0.35μmの溝117をサイドウォールスペーサ116に対して自己整合的に形成する(図27)。溝117内を酸化して4nm程度のシリコン酸化膜118を形成し、その後、CVD法により400nmの膜厚の絶縁膜であるシリコン酸化膜119を被着(堆積)させる(図28)。溝117の形成およびシリコン酸化膜118、シリコン酸化膜119の形成は、溝117が選択トランジスタ部にも形成されることを除いて実施の形態1の場合と同様である。
次に、実施の形態1と同様に、CMP技術によりシリコン酸化膜119を削りゲート電極111上部のシリコン窒化膜113まで平坦化を行ない、サイドウォールスペーサ116間にシリコン酸化膜119を埋め込む(図29)。シリコン窒化膜113を熱リン酸により除去した後、ホトエッチングプロセスによりメモリセル部が開口するようにフォトレジストをパターニングし、ドライエッチングによりシリコン酸化膜112を除去する(図30)。このように、メモリセル部のシリコン酸化膜112のみを除去することで、周辺回路部のシリコン酸化膜112を残すことができ、後に説明する第2の多結晶シリコン膜120のエッチングの際に、周辺回路部の多結晶シリコン膜111を保護することができる。
次に、第2の多結晶シリコン膜120を被着(堆積)させ、ホトエッチング工程により第2浮遊ゲート電極7となるよう加工する(図31)。このとき、周辺回路部はカバーしておく。その後、層間絶縁膜121を形成した後、図には示さないが選択トランジスタの層間絶縁膜121の一部をホトエッチング工程により除去する(図32)。このように選択トランジスタの層間絶縁膜121の一部を除去することにより、後に説明する制御ゲート電極8と第2浮遊ゲート電極7とを電気的に接続することができる。
次に、第3の多結晶シリコン膜122およびWSi2膜123、CVD法によるシリコン酸化膜124を順次形成する(図33)。
次に、ホトエッチングプロセスによりメモリセルの制御ゲート電極となるよう絶縁膜であるシリコン酸化膜124を加工し、さらに、パターニングされたシリコン酸化膜124をマスクにWSi2膜123、第3の多結晶シリコン122、層間絶縁膜121、第2および第1の多結晶シリコン膜120、111を順次加工する(図34)。このとき周辺回路部ではCVD法で形成されたシリコン酸化膜112があるためゲート電極111はエッチングされない。
次に、図23に示すように、フォトレジストをパターニングした後、たとえばリン(P)イオンをドーズ量2×1013atoms/cm2、加速電圧50keVの条件で基板中にイオン注入し選択トランジスタのN型低濃度半導体領域21を形成する。さらに、たとえばボロン(B)イオンをドーズ量1×1013atoms/cm2の条件で基板中にイオン注入しワード線間の基板領域にP型低濃度半導体領域23を形成し、列方向(ビット線方向)の素子分離を行う。その後、CVD法で形成されたシリコン酸化膜の形成および異方性ドライエッチングによりゲート電極側面にサイドウォールスペーサ20を形成する。さらにフォトレジストをパターニングして、たとえばヒ素(As)イオンをドーズ量1×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入し選択トランジスタのN型高濃度半導体領域22を形成する。
さらに、図35に示すように、CVD法によるシリコン酸化膜および燐ガラスからなる層間絶縁膜128の形成、コンタクトホール内にプラグ電極129の形成、メタル配線130の形成工程を経て同一基板上に周辺回路部のMOSトランジスタと微細ゲートMOSトランジスタが形成される。
上記の多結晶シリコンゲート加工では下層の多結晶シリコン3の加工でチャネル幅が定義され、上層の絶縁膜17およびWSi2/多結晶シリコン膜からなる多層膜8の加工によって、トランジスタのチャネル長が定義される。
以上に示したように、本実施の形態では、前記した実施の形態1の効果に加え、高耐圧MOSトランジスタの不純物半導体領域を形成した後、メモリ不純物半導体領域の形成を行うことにより、微細ゲートを有するメモリセルに対して不要な不純物半導体領域の伸びを防止し、微細ゲート領域での動作の安定化が可能となる。また、選択トランジスタはメモリの浮遊ゲート電極および制御ゲート電極材料により構成されるため、第1の実施例で示したゲートを作り分ける領域が不要となり面積の低減を行うことができる。
(実施の形態3)
本発明の第3の実施の形態を図36から図42を用いて説明する。図36から図42は、実施の形態3のAND型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図36から図42において左側領域が周辺回路部を示し、右側領域がメモリセル部を示すことは実施の形態1と同様である。
実施の形態2では、周辺回路部にあるMOSトランジスタのゲート電極は第1の多結晶シリコン膜のみで形成されているが、本実施の形態3に示すよう第2の多結晶シリコン膜、第3の多結晶シリコン膜およびWSi2膜を電極配線として加えることができる。
図36に示すように、実施の形態2と同様に半導体基板1上に素子分離領域102の形成、ウェル195の形成、ゲート酸化膜2の形成を行った後、ノンドープの多結晶シリコン膜111とシリコン窒化膜113を被着(堆積)させる。次に、ホトエッチングプロセスにより、メモリセル部では第1浮遊ゲート電極3となるように、周辺回路部ではMOSトランジスタのゲート電極となるように多結晶シリコン膜111および上部シリコン窒化膜113を加工する。その後、実施の形態2と同様に周辺回路の低濃度半導体領域125、続いてメモリセル部の半導体領域115、サイドウォールスペーサ116を形成する。また、実施の形態2と同様に周辺回路部の高濃度半導体領域127を順次形成する。
次に、図37に示したように、実施の形態2と同様にメモリセル部のみサイドウォールスペーサ116に自己整合的に基板エッチを行い溝117を形成する。その後、シリコン酸化膜118を形成し、CVD法により400nmの膜厚の絶縁膜であるシリコン酸化膜119を被着(堆積)させた後、CMP技術によりシリコン酸化膜119を削りゲート電極111上部のシリコン窒化膜113まで平坦化を行ない、サイドウォールスペーサ116間にシリコン酸化膜119を埋め込む。
次に、シリコン窒化膜113を熱リン酸により除去した後、図38に示したように、第2の多結晶シリコン膜120を被着(堆積)させ、ホトエッチング工程により第2浮遊ゲート電極7となるよう加工する。このとき周辺回路部はカバーしておく。その後、層間絶縁膜121を被着(堆積)し、周辺回路部のトランジスタおよび選択トランジスタのゲート電極上の層間絶縁膜121に部分的に開口を形成する(図39)。開口の形成にはたとえばホトエッチング技術を用いることができる。さらに、第3の多結晶シリコン膜122およびWSi2膜123、CVD法によりシリコン酸化膜124を順次形成する(図40)。
次に、ホトエッチングプロセスによりメモリの制御ゲート電極となるように、また選択トランジスタ部および周辺回路部ではゲート電極となるようシリコン酸化膜124を加工する。ここで前記加工では図41に示すように周辺回路部のゲート電極111を覆ように加工する。パターニングされたシリコン酸化膜124をマスクにWSi2膜123、第3の多結晶シリコン122、層間絶縁膜121、第2および第1の多結晶シリコン膜120、111を順次加工する。
以降は、図42に示したように、実施の形態2と同様、選択トランジスタの不純物半導体領域を形成した後、CVD法によりシリコン酸化膜、および燐ガラスからなる層間絶縁膜128形成、コンタクトホールにプラグ電極129形成、メタル配線130の形成工程を経て同一基板上に周辺回路部のMOSトランジスタと微細ゲートMOSトランジスタが形成される。
以上に示したように、本実施の形態では、周辺回路部にあるMOSトランジスタのゲート電極111上に電気的に接続された第2、第3の多結晶シリコン膜および、WSi2膜が配線材料として配置されるため、ゲート配線の低抵抗化を実現できる。
(実施の形態4)
本発明の第4の実施の形態を図43から図49を用いて説明する。図43から図49は、実施の形態4のAND型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図43から図49において左側領域が周辺回路部を示し、右側領域がメモリセル部を示すことは実施の形態1と同様である。
実施の形態2および実施の形態3ではメモリセルおよびメモリマット内の選択トランジスタのゲート電極は浅溝素子分離に対してオフセットされた構造であるが、周辺回路のゲート電極は素子分離領域に接する構造であった。本実施の形態4では、周辺回路のゲート電極を素子分離領域に対してオフセットする構造を用いている。
図43に示すようにP型半導体基板1上を酸化し20nmのシリコン酸化膜109を形成した後、ホトエッチング技術により、メモリセル部のみシリコン酸化膜を除去する。次に、酸化により9.5nmのシリコン酸化膜110を形成する。このとき、周辺回路部では25nmの酸化膜厚となる。シリコン酸化膜表面に第1の多結晶シリコン膜150およびシリコン窒化膜151を順次被着(堆積)させる。その後、メモリセル部では第1浮遊ゲート電極となるように、また、周辺回路部では素子分離となる領域の電極材料が除去されるようにパターニングする。次に、フォトレジストをメモリセル部が開口するようにパターニングし、たとえばAsイオンをドーズ量5×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入しメモリセルの半導体領域115を形成する。
その後、たとえばCVD法により6nm程度の膜厚のシリコン窒化膜および200nmの膜厚のシリコン酸化膜を形成し、異方性エッチングによりゲート電極の側面にサイドウォールスペーサ152を形成する。このように6nm程度の膜厚のシリコン窒化膜をゲート電極の側壁部に形成することにより、ゲート電極端部におけるゲート絶縁膜の膜厚の増加を防止することができる。この結果、微細なゲート長の加工が可能となって、高集積化を実現できる。
次に、図44に示したように、多結晶シリコン膜150およびシリコン窒化膜151とサイドウォールスペーサ152に覆われていない半導体基板1を異方性のドライエッチングにより削り、深さ約0.35μmの溝をサイドウォールスペーサ152に対して自己整合的に形成した後、酸化を行い溝部分に20nm程度のシリコン酸化膜153を形成する。その後、CVD法により絶縁膜であるシリコン酸化膜154を被着(堆積)させた後、CMP技術によりシリコン酸化膜を削りゲート電極上部のシリコン窒化膜151まで平坦化を行ない、サイドウォールスペーサ152間に埋め込まれたシリコン酸化膜154を形成する。このようにしてシリコン酸化膜154からなる分離領域を形成できる。ここで形成された分離領域は、先に説明した実施の形態1〜3と相違して周辺回路形成領域においても同時に形成される。
次に、図45に示したように、シリコン窒化膜151を熱リン酸により除去した後、たとえばCVD法により全面に第2の多結晶シリコン酸化膜120を被着(堆積)させ、ホトエッチング工程によりメモリセル部では第2浮遊ゲート電極7となるよう加工するとともに、周辺回路部はカバーしておく。
その後、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜からなる層間絶縁膜121を被着(堆積)させる。次に、ホトエッチング工程により周辺回路のトランジスタおよび図示しない選択トランジスタのゲート電極となる部分の層間絶縁膜121を部分的に除去する。
次に、図46に示したように、層間絶縁膜121上に、第3の多結晶シリコン膜122、WSi2膜123、CVD法によるシリコン酸化膜124を順次形成する。
次に、図47に示したように、ホトエッチング工程によりメモリセル部では制御ゲート電極となるように、周辺回路部ではゲート電極となるようにシリコン酸化膜124をパターニング加工する。その後、シリコン酸化膜124をマスクにWSi2膜123、第3の多結晶シリコン膜122、層間絶縁膜121、第1、第2の多結晶シリコン膜111、120をエッチングにより順次除去する。このようにして形成されたゲート電極は、メモリセル部では浮遊ゲート電極および制御ゲート電極となり、周辺回路部および選択トランジスタの部分ではゲート電極となる。周辺回路部のトランジスタおよび選択トランジスタのゲート電極は、層間絶縁膜121に開口した部分で第3の多結晶シリコン膜122と第2の多結晶シリコン膜120とが電気的に接続されている。
次に、図47に示すように、フォトレジストを周辺回路部のMOSトランジスタ部が開口するようにパターニングし、たとえばリン(P)イオンをドーズ量2×1013atoms/cm2、加速電圧100keVの条件で基板中にイオン注入し、850℃の熱拡散により周辺の高耐圧MOSトランジスタ部のN型低濃度半導体領域125を形成する。続いて、フォトレジストをパターニングして、選択トランジスタを含む低耐圧系のN型低濃度半導体領域を形成する。
その後、図48に示すようにCVD法により絶縁膜であるシリコン酸化膜を被着(堆積)させ異方性のドライエッチングによりゲート側面にサイドウォールスペーサ116を形成する。次に、フォトレジストを周辺回路部が開口するようにパターニングし、たとえばAsイオンをドーズ量5×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入しMOSトランジスタ部および選択トランジスタのN型高濃度半導体領域127を形成する。
以降は、図49に示すようにCVD法によるシリコン酸化膜、および燐ガラスからなる層間絶縁膜128の形成、コンタクトホール内のプラグ電極(図示せず)の形成、メタル配線130の形成工程により全てのトランジスタのゲート電極は素子分離領域とオフセットした構造が得られる。
本実施の形態では、メモリセルの不純物半導体領域を形成した後、周辺回路部の不純物半導体領域の形成を行っている。
(実施の形態5)
実施の形態1から実施の形態4では、メモリセルの素子分離がメモリセルの浮遊ゲート電極を加工した後に自己整合的に形成される構造について説明したが、本実施の形態5のAND型フラッシュメモリでは、メモリセルのゲート電極を形成する前に素子分離領域が形成される点が前述の実施の形態と異なる。また、実施の形態1から実施の形態4ではメモリに2値(1ビット)の情報を記憶する方式であったのに対して、本実施の形態5では1つのメモリセルに4値(2ビット)の情報を記憶するいわゆる多値論理記憶の回路方式を採用した点が異なる。
本実施の形態のAND型フラッシュメモリすなわち多値論理記憶方式のAND型フラッシュメモリの平面構造について実施の形態1の図1を用いて説明する。
本実施の形態のAND型フラッシュメモリには、実施の形態1と同様に、メモリアレイMEMARRAY、ラッチ回路LATCHおよび列デコーダXDECが備えられている。メモリアレイMEMARRAYには、行および列からなるマトリックス状に配置されたメモリセルを有する。メモリセルの行方向には複数本のワード線が延在され、列方向には複数本のデータ線が延在される。少なくとも1本のワード線には8k個のメモリセルが接続されている。本実施の形態のAND型フラッシュメモリは、メモリセル1個につき、2ビットの記憶容量を有するため、8k個のメモリセルにつき2kバイト分の記憶容量を有する。少なくとも1本のワード線はアドレス入力Axにより選択される。列方向のアドレスすなわち少なくとも1本のデータ線には16k個のメモリセルが接続される。すなわち、本実施の形態ではワード線の本数が16K本ある。本実施の形態のAND型フラッシュメモリの記憶容量は2k×16kバイト=32Mバイト(256Mビット)となる。ラッチ回路LATCHは8k個(2kバイト)分の長さを持つ。
制御回路CNTRLに外部から入力される信号、列デコーダXDECおよび行ゲートYGATEに入力されるアドレス信号等については実施の形態1と同様である。また、データ入出力の回路および行方向のメモリセル選択回路についても実施の形態1と同様である。さらに、ビット線電圧制御回路DISCHARGE、内部電圧発生回路CPCについても実施の形態1と同様である。このためそれらの説明を省略する。
本実施の形態のAND型フラッシュメモリセルの回路構成は、実施の形態1の図2と同様であり、また各部材の接続等についても実施の形態1と同様である。よって、その説明を省略する。
次に、本実施の形態のAND型フラッシュメモリの多値論理記憶方式について説明する。
本実施の形態のAND型フラッシュメモリでは、書き込みと消去後のしきい値の設定を従来のAND型方式から変更している。情報記録をトンネル酸化膜を介して半導体基板から注入された電子の有無により行うことは従来同様であるが、電子の放出により情報を書き込む方式では、放出後のトランジスタのしきい値電圧のばらつきが大きくなり、しきい値ウインドの狭い多値方式には妥当でない。そこで、本実施の形態のAND型フラッシュメモリでは、基板からの電子注入により情報を書き込む方式とし、しきい値を揃えてしきい値ウインドの狭い多値方式に適したものとした。したがって、情報の書き込みが行われた場合つまり浮遊ゲート電極に電子が注入された場合には、その後のトランジスタのしきい値電圧は高くなり、一方情報が消去された場合つまり電子を放出した場合には、その後のしきい値電圧は低くなる。
図50は、電子の注入量によりしきい値が相違する様子を示した概念図であり、縦軸にはしきい値を、横軸には度数を示す。制御ゲート電極に書き込み制御電圧として、3種類の電圧たとえば15、16、17Vを一定時間印加すれば、その電圧に応じた電荷量の電子が基板から浮遊ゲート電極に注入される。この電荷量の相違によってトランジスタのしきい値電圧が相違し、これを示したのが図50である。図50では、電荷量の相違による各しきい値電圧は、各々2.8V、3.4V、5Vにピークを持つ分布として例示されている。一方、電子を放出した場合のしきい値は、1.5Vにピークを持つように分布する。よって、浮遊ゲート電極に蓄積された電子の状態つまりしきい値が相違する状態は明確に区別でき、各状態はたとえば2.4V、3.2V、4.0Vを基準電圧としたメモリセルのトランジスタのON/OFFを知ることにより論理的に区別することができる。このような区別可能な各状態を2ビットの4つの状態(00、01、10、11)に対応させ、1つのメモリセルで2ビット分の記憶が可能となる。ここでは、電子が放出された状態(しきい値のピークが1.5V)を‘11’に、しきい値のピークが2.8Vの状態を‘10’に、しきい値のピークが3.4Vの状態を‘00’に、しきい値のピークが5Vの状態を‘01’に対応させることができる。
次に、メモリセルに記憶されるデータの読み出し、書き込みおよび消去の動作について説明する。図51は、本実施の形態で行われるデータの読み出し、書き込みおよび消去の動作の際のメモリセルに印加される制御電圧をメモリセルの概念図とともに示した図表である。また、表2は、本実施の形態で行われるデータの読み出し、書き込みおよび消去の動作の際の図2における各部材の動作状態を示した動作表である。
まず、メモリセルに記憶されたデータの消去動作について説明する。以下の消去動作の説明においては、選択されたブロック(たとえば図2におけるBL1)の動作について説明する。
図51の消去の欄に示したように、メモリセルのソース領域およびドレイン領域ならびに基板に2.0Vを印加するとともに、選択されたワード線(選択ワード)である制御ゲート電極に−16Vを印加し、一方、選択されていないワード線(非選択ワード)にはVss(0V)を印加する。このような状態は、選択ワードを図2におけるW11とし、非選択ワードを図2におけるW12とすれば、表2の消去の欄に記載したように各部材の電圧を保持するようにして実現できる。
すなわち、選択トランジスタSS11,SS12,SD11,SD12のゲートSiS1およびSiD1に3.3Vを印加してこれに接続された全ての選択トランジスタをオン状態にすると同時にグローバルデータ線GD1,GD2および共通ソース線Vs2の電位を2Vに保持してローカルデータ線D11,D12およびローカルソース線S11,S12の電圧を2Vにする。また、XDEC1により選択されたワード線W11には−16V、非選択のワード線W12には0Vの電圧を一定時間印加する。このときP型ウェル領域には2V、その下部のN型ウェル領域には3V以上の電圧を印加しておく。
このような状態におかれたメモリセルの浮遊ゲート電極に蓄積された電子は、以下のような動作を行う。つまり、ワード線W11に接続された全てのメモリセルの浮遊ゲート電極に蓄積された電子は、基板と制御ゲート電極との間の電位差(18V)に応じた電界の作用を受けて、浮遊ゲート電極から基板に放出される。一方、非選択のワード線12に接続されたメモリセルでは、W12が0Vであるため、浮遊ゲート電極の電子には基板に放出しようとする電界がかからず、その電子の保持状態が維持される。すなわち、W11に接続された全てのメモリセルについては消去動作が行われ、W12に接続された全てのメモリセルについては情報は書き換えられない。この消去動作により選択されたワード線W11上のメモリセルのしきい値電圧は低くなり、しきい値電圧の値は1.5V付近にピークを持つような分布となる。
なお、SiS1およびSiD1に0Vを印加してこれに接続された全ての選択トランジスタをオフ状態にし、D11,D12およびS11,S12をフローティング状態にすると同時に基板電位を2Vとしてもよい。このような状態であっても、W11に接続された全てのメモリセルについては消去動作が行われ、W12に接続された全てのメモリセルについては情報は書き換えられない。
また、このような消去動作においては、浮遊ゲート電極からの電子の放出が、後に説明するトンネル酸化膜の全面において行われる。このため、局所的なトンネル電流の経路を設ける必要がなくメモリセル微細化およびAND型フラッシュメモリの高集積化が可能となる。また、トンネル電流によるトンネル酸化膜の劣化を最小限に抑制でき、AND型フラッシュメモリの信頼性を向上できる。
また、非選択のメモリブロック(たとえばBL2)については、SiS2およびSiD2に0Vを印加してこれに接続された全ての選択トランジスタをオフ状態にし、D21,D22およびS21,S22をフローティング状態にすると同時に、ワード線W21,W22に0Vを印加して情報の書き換えを行わないようにする。
次に、メモリセルにデータを書き込む動作について説明する。以下の書き込み動作の説明においては、選択されたブロック(たとえば図2におけるBL1)の動作について説明する。
図51の書き込みの欄に示したように、選択ワード線には14.9V〜17Vの範囲の3種類の電圧を印加する一方、非選択ワード線には4.5Vの電圧を印加する。また、選択ワード線に接続されたメモリセルのソース領域をOPEN状態とし、非選択ワードに接続されたメモリセルのソース領域をVss(0V)に保持した状態で、書き込まれる対象のメモリセルが接続されたデータ線(書き込みデータ)はVss(0V)に保持するとともに、書き込まれる対象でないメモリセルが接続されたデータ線(非書き込みデータ)には6.5Vの電圧を印加する。このような状態は、選択されたメモリセルを図2におけるM11とし、非選択のメモリセルをその他のメモリセルM12,M21,M22とすれば、表2の書き込みの欄に記載したような電圧に各部材の電圧を保持して実現できる。
すなわち、選択トランジスタSD11,SD12のゲートSiD1に10Vを印加してSD11およびSD12をオン状態にすると同時に、グローバルデータ線GD1,GD2の電圧を各々0Vおよび6.5Vに保持する。これにより選択されたメモリセルM11のデータ線D11(書き込みデータ線)の電圧をSD11を介したGD1の電圧つまり0Vとし、非選択のメモリセルが接続されたデータ線D12(非書き込みデータ線)の電圧をSD12を介したGD2の電圧つまり6.5Vとする。また、選択トランジスタSS11,SS12のゲートSiS1に0Vを印加してSS11およびSS12をオフ状態とし、これによってソース線S11およびS12をフローティング状態(OPEN)とする。なお、11およびS12は、Vss(0V)に保持されてもよい。さらに、XDEC1により選択されたワード線W11には14.9V〜17Vの範囲の3種類の電圧を順次一定時間印加する一方、非選択ワード線には4.5Vの電圧を印加しておく。このときP型ウェル領域には0Vの電圧を印加しておく。
このような状態におかれた選択されたメモリセルM11の浮遊ゲート電極にはワード線W11の電圧に応じた電荷量の電子が注入され、記憶される情報はW11の3種類の電圧と書き込まれない状態の4つの状態により区分けされる。また、W11に14.9V〜17Vの電圧が印加されて浮遊ゲート電極に電子が注入される際には、ソース領域がOPEN状態でありドレイン領域(データ線)が0Vであることから、トンネル酸化膜の下部全面に電子チャネルが形成されトンネル電流はトンネル酸化膜の全面において流れることとなる。この結果、トンネル電流を注入するための局所的な領域を設ける必要がなく、メモリセルの微細化が図れ、AND型フラッシュメモリの高集積化を実現できる。また、トンネル電流の電流密度を小さくしてトンネル酸化膜の劣化を抑制し、AND型フラッシュメモリの信頼性を向上できる。
一方、非選択のメモリセルにおいては、ワード線(制御ゲート電極)と基板との間に大きな電圧はかからず、トンネル電流が流れて電子が注入されることはない。これにより非選択メモリセルの情報は維持される。なお、ソース領域側の選択トランジスタSS11,SS12をオフ状態にすることで非選択メモリのドレイン領域(拡散層)(D12)に印加された6.5Vがソース領域(拡散層)(S12)を短時間に充電し、チャネル領域全面に反転層が形成される。したがってこの部分のトンネル酸化膜に高電界は印加されない。このため、非選択メモリセルへの不要な書き込み動作が防止され、また、ソース領域とドレイン領域の電圧が同じになるため、ドレイン耐圧を確保する必要がない。この方式では、ソース/ドレイン間耐圧の低くなる微細ゲートにおいてもメモリ動作が可能となり、この部分のドレイン耐圧を確保する必要はない。すなわち、ソース領域とドレイン領域をつくり分ける必要がなく、浅接合でかつ、対称構造で構成できるので、イオン打ち込み、熱処理等のプロセス容易にし、およびプロセスマージンを低減できるとともに、メモリセルサイズを小さくすることができる。
なお、選択メモリセルの半導体領域(ソース領域またはドレイン領域)と隣接する非選択メモリセルの半導体領域との間には6.5Vの電位差が発生し、このときワード線の電圧は最高で17Vが印加されるため、メモリセルの素子分離耐圧は18V以上必要となる。また、選択トランジスタにおいても選択セルと非選択セルとの間に約6.5Vの電位差が生じ、選択トランジスタのゲートには10Vが印加される。このため選択トランジスタの素子分離耐圧は12V以上が必要となる。しかし、本実施の形態のAND型フラッシュメモリでは、後に説明するように絶縁膜が埋め込まれた浅溝素子分離によりメモリセルが分離されているため、上記の必要耐圧は確保される。
次に、書き込み動作のシーケンスについて説明する。図52は、書き込みシーケンスの一例を示したフローチャートである。
まず、書き込みデータをラッチ回路LATCHにラッチする(ステップA)。次に、‘01’データについて書き込みを行う(ステップB)。‘01’データは、前記したとおり5V付近にピークを持つしきい値分布として記録されるが、ある程度の分布があるため、正常に書き込まれた否かを検証(ベリファイ)する(ステップC)。検証の電圧は4.5Vとする。このとき正常に書き込まれていない場合(Fail)には、ステップBに戻り、再度‘01’データについて書き込みを行う。
ステップCで正常に‘01’データが書き込まれたことが検証された場合には、次に、‘00’データについて書き込みを行う(ステップD)。‘00’データは、前記したとおり3.6V付近にピークを持つしきい値分布として記録されるが、ある程度の分布があるため、正常に書き込まれた否かを検証(ベリファイ)する(ステップE)。検証の電圧は3.6Vとする。このとき正常に書き込まれていない場合(Fail)には、ステップDに戻り、再度‘00’データについて書き込みを行う。
ステップEで正常に‘00’データが書き込まれたことが検証された場合には、次に、‘10’データについて書き込みを行う(ステップF)。‘10’データは、前記したとおり2.8V付近にピークを持つしきい値分布として記録されるが、ある程度の分布があるため、正常に書き込まれた否かを検証(ベリファイ)する(ステップG)。検証の電圧は2.8Vとする。このとき正常に書き込まれていない場合(Fail)には、ステップFに戻り、再度‘10’データについて書き込みを行う。
次に、全ビットについて弱い書き込みを行う(ステップH)。これにより全ビットが書き込まれる。
次に、エラティックおよびディスターブの検出を行う。まず、‘11’ワードのディスターブ検出を行い(ステップI)、次に、‘10’ワードのエラティック検出を行い(ステップJ)、次に、‘00’ワードのエラティック検出を行う(ステップK)。各々の検出電圧は、2.1V、3.1V、3.9Vである。上記ステップI〜Kでエラティックまたはディスターブが検出された場合(Fail)には、書き込んだデータを消去し(ステップL)、ステップBに戻って‘01’データの書き込みからやり直す。何れの検出もパスした場合には、書き込みを終了する(ステップM)。
このように、しきい値の高い分布から順に書き込むことにより、‘00’状態および‘11’状態に対するワードディスターブの軽減を図ることができる。
次に、メモリセルに記憶されたデータの読み出し動作について説明する。以下の読み出し動作の説明においては、選択されたブロック(たとえば図2におけるBL1)の動作について説明する。
図51の読み出しの欄に示したように、選択ワード線には2.4V〜4.0Vの範囲の3種類の電圧を印加する一方、非選択ワード線にはVss(0V)の電圧を印加する。また、メモリセルのソース領域(ローカルソース線)はVss(0V)の電圧に保持し、ドレイン領域(ローカルデータ線)は1.0Vに保持する。さらに基板の電位はVss(0V)とする。このような状態は、選択されたメモリセルを図2におけるM11とし、非選択のメモリセルをその他のメモリセルM12,M21,M22とすれば、表2の読み出しの欄に記載したような電圧に各部材の電圧を保持して実現できる。
すなわち、選択ワード線の電圧はXDEC1によりより制御して2.4V〜4.0Vの範囲の3種類の電圧(2.4V,3.2V、4.0V)とし、選択トランジスのゲートSiS1およびSiD1に3.3Vを印加してこれに接続された全ての選択トランジスタをオン状態にするとともに、グローバルデータ線の電圧を1Vに、共通ソース線の電圧を0Vにする。これにより選択トランジスタを介してローカルデータ線には1V、ローカルソース線には0Vの電圧が供給される。選択ワード線上のメモリセルのしきい値電圧に応じたチャネル電流により読み出しを行い、さらに、選択ワード線に2Vを印加し同様の検出を行う。これにより4値のしきい値電圧を検出することができる。このとき、非選択ワード線には0Vを印加する。なお、読み出しは、しきい値電圧の低い順に読み出す。
上記書込み、消去および読み出し動作において、非選択ブロックの選択トランジスタSD21、SD22およびSS21、SS22を全てオフ状態とすることで、各動作におけるビット線起因のディスターブ現象を防止できる。
次に、本実施の形態のAND型フラッシュメモリセルの平面レイアウトを説明する。
図53は、本実施の形態のAND型フラッシュメモリのメモリセルおよび選択トランジスタの構造の一部を示した平面図である。図53では図2に示したドレイン領域側(データ線D11,D12側)の選択トランジスタSD11,SD12の部分およびメモリセルアレイMEMARRAYの一部を示し、SS11,SS12側の構造は省略している。
本実施の形態のAND型フラッシュメモリは、実施の形態1と同様に、メモリセルM(M11〜M22、N11〜N22)、選択トランジスタSD(SD11,SD12)および選択トランジスタSS(SS11,SS12)(図示せず)を有する。また、実施の形態1と同様に、メモリセルMの制御ゲート電極として機能するワード線301(8)(ワード配線W11〜W22)、素子分離領域302(19)、ソース領域303(11)、ドレイン領域304(10)、素子分離領域305(5)を有する。したがって、これら説明は省略する。なお、この素子分離領域302(19)、305(5)はメモリの浮遊ゲート電極を加工する前に形成される。ソース領域11、303、ドレイン領域10、304は、前述の実施の形態1〜4と同様に、浅接合で、また、対称構造で構成される。
図53において破線で示すグローバルデータ線GD(GD1,GD2)として機能する2層目のメタル配線M2は、スルーホール316および1層目のメタル配線M1とコンタクトホール306を介して選択トランジスタSDのドレイン領域307に接続され、選択トランジスタSDのソース領域308(21)はドレイン領域304(10)に接続されている。一方、図において破線で示す共通ソース線として機能する2層目のメタル配線M2はメモリローカルソース線の128本の間隔と同間隔にスルーホール316を介して1層目のメタル配線M1に接続されている。1層目のメタル配線M1は、コンタクトホール(図示せず)を介して選択トランジスタSS(図示せず)のソース領域303(11)に接続され、選択トランジスタSS(図示せず)のドレイン領域(図示せず)はメモリセルブロック内のソース領域303(11)に接続されている。このように接続される形態は、選択トランジスタSDのソース領域308(21)がドレイン領域304(10)に接続される実施の形態1と同様である。ここで、共通ソース線は第2のメタル配線M2によってデータ線方向へ引き出しているが、第1のメタル配線によってワード線方向へ引き出してもよい。
選択トランジスタSDのゲート電極312は、浮遊ゲート上部のワード線301(8)の配線材料によって構成されている。選択トランジスタSS(図示せず)のゲート電極材料も同様である。
また、メモリセルMと選択トランジスタSD,SSとの間には、トランジスタを作り分けるための緩衝用ゲート315が形成されている。この緩衝用ゲート315は後で述べるように浮遊ゲート電極とワード配線とによって構成されており、それぞれの電極材料はコンタクトホールを介してメタル配線に接続され、メモリセルが形成されるp型ウェル208と電気的に接続されて、同電位に固定されている。選択トランジスタSD側のローカルビット線(304(10))は緩衝用ゲート315領域の下部を通り選択トランジスタSDのソース領域308(21)と電気的に接続され、ローカルソース線(303(11))は緩衝用ゲート315領域の下部で終端する。実施の形態1と同様に、選択トランジスタSS側でもローカルビット線とローカルソース線とを逆にした配置で構成される。
メモリセルMのトランジスタ領域は、浮遊ゲート電極314(3、7)で示した領域である。浮遊ゲート電極314(3、7)はワード線301(8)の下部に形成され、第1層目浮遊ゲート電極314a(3)および第2層目浮遊ゲート電極314b(7)からなる2層構造である。第1層目浮遊ゲート電極314a(3)はメモリセルのソース領域303(11)およびドレイン領域304(10)間に定義されている。第2層目浮遊ゲート電極314b(7)は、第1層目浮遊ゲート電極314a(3)の上部に配置され、ワード線301(8)と浮遊ゲート電極314(3、7)との容量値を定めている。
図では示していないが、ワード線301(8)はコンタクトホールおよび1層目のメタル配線M1を介してXデコーダへ接続されている。Xーデコーダはメモリマットの両側にありワード線は交互にこれらのXーデコーダへ接続される。
次に本実施の形態のAND型フラッシュメモリの断面構造について説明する。図54は、本実施の形態のAND型フラッシュメモリの一例を示した断面図である。図54において、A領域は周辺回路形成領域(周辺回路部)を示し、BおよびC領域はメモリセルアレイ領域であるメモリセル形成領域(メモリセル部)を示す。B領域に示したメモリセルは、図53において示したB−B線断面つまりワード線301(8)に平行な方向の断面を示し、C領域に示したメモリセルは、図53において示したC−C線断面つまりデータ線(ドレイン拡散領域304(10))に平行な方向の断面を示す。なお、以下の断面構造の説明においては主要部について説明し、より詳細な説明は後に説明する製造工程の説明において行う。
半導体基板201の主面には、浅溝素子分離(Shallow Groove Isolation)構造の素子分離領域204(305(5))が形成され、また、主面近傍には、p型ウェル領域208およびn型ウェル領域207が形成されている。また、p型ウェル領域208の一部(特にメモリセル領域のp型ウェル領域208)は、より深い領域にp型ウェル領域208を囲むように形成されたn型ウェル領域206によりp型の半導体基板201から分離されている。
素子分離領域201は、後に説明するメモリセルおよび周辺回路のMISFETを分離し、図では示していないがその下部にp型不純物からなるチャネルストッパ領域を設けてより効果的に素子を分離してもよい。また、素子分離領域204の最小幅はたとえば0.35μmである。
メモリセル形成領域(B領域およびC領域)のp型ウェル領域208の主面にはメモリセルMおよび選択トランジスタSDが形成され、また、その主面には緩衝用ゲート315も形成されている。
メモリセルMは、膜厚が約9.5nmのゲート絶縁膜であるトンネル酸化膜210上に形成された第1浮遊ゲート電極211および第2浮遊ゲート電極218からなる浮遊ゲート電極を有する。第1浮遊ゲート電極211は約100nmの膜厚の多結晶シリコン層からなり、ゲート長はたとえば0.25μmである。第1浮遊ゲート電極211の側面は絶縁膜で構成されたサイドウォールスペーサ214により覆われている。また、絶縁膜(サイドウォールスペーサ)214の側面の素子分離領域204上には絶縁膜216が形成されている。第2浮遊ゲート電極218は第1浮遊ゲート電極211上に形成され、約40nmの膜厚の多結晶シリコン層からなる。第2浮遊ゲート電極218と第1浮遊ゲート電極211とは電気的に接続されている。第2浮遊ゲート電極218の幅はたとえば0.85μmである。
第2浮遊ゲート電極218および絶縁膜216上にはたとえば各々5/7/3/11nmの膜厚を有するシリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜の複合膜からなる層間絶縁膜219が形成されている。層間絶縁膜219上には、たとえば各々50および120nmの膜厚を有する多結晶シリコン層223およびWSi2層224からなる制御ゲート電極(ワード線301(8))が配置されている。制御ゲート電極の上部には約50nmの膜厚を有するCVD法で形成された絶縁膜225が形成されている。
第1浮遊ゲート電極211直下のp型ウェル領域208内にメモリセルのソース領域(ソース線303(11))およびドレイン領域(データ線304(10))が形成されている。メモリセルの半導体領域303(11)、304(10)は前記したとおり選択トランジスタSDもしくはSSに電気的に接続されている。
また、選択トランジスタSDは、ゲート絶縁膜220上に形成された多結晶シリコン層223およびWSi2層224からなるゲート電極を有している。後に説明するように選択トランジスタSDもしくはSSの素子分離領域302(19)はメモリセルの素子分離領域305(5)と同一工程で形成され、素子分離幅は0.35μmである。ゲート酸化膜220の膜厚は25nmで周辺回路形成領域のゲート酸化膜220と同一工程で形成される。選択トランジスタのゲート幅はたとえば0.75μmである。
メモリセルMと選択トランジスタSDとの間には緩衝用ゲート電極315が形成されている。緩衝用ゲート電極315は第1浮遊ゲート電極211および第2浮遊ゲート電極218の材料と、多結晶シリコン層223およびWSi2層224からなるワード線材料とが部分的に重なる構造で、第1浮遊ゲート電極211材料の下部にはトンネル酸化膜210、ワード線材料とp型ウェル領域208との間にはゲート酸化膜220で構成されている。緩衝用ゲート電極315はp型ウェル領域208に電気的に接続され、ウェル領域電位(もしくは基板電位)に固定されている。
メモリセルMの間にはp型半導体領域228が形成され、これによりメモリセル間が列方向に分離される。緩衝用ゲート電極315と選択トランジスタSDとの間には低濃度n型不純物半導体領域227および高濃度n型不純物半導体領域232が形成されている。各ゲートの寸法はメモリセルのワード線幅がたとえば0.25μm、ピッチはたとえば0.5μmで配置される。緩衝用ゲート電極315の線幅はたとえば1μm、選択トランジスタの線幅はたとえば0.9μmである。
周辺回路形成領域(A領域)には、nチャネルMISFETQn1,Qn2およびpチャネルMISFETQpが形成されている。nチャネルMISFETQn1,Qn2およびpチャネルMISFETQpのゲート電極は、ゲート絶縁膜220上に形成され、多結晶シリコン層223およびWSi2層224からなる。
メモリセルM、緩衝用ゲート電極315、選択トランジスタSD、nチャネルMISFETQn1,Qn2およびpチャネルMISFETQp8上には絶縁膜230が形成され、絶縁膜230上に第1層配線M1および制御ゲート電極と直交するように配置されたデータ線となるメタル配線M2(図示せず)が形成されている。
次に、本実施の形態のAND型フラッシュメモリの製造工程について図55〜図77を用いて説明する。図55〜図77は、実施の形態5のAND型フラッシュメモリの製造工程の一例を工程順に示した断面図もしくは平面図である。なお、平面図ではメモリセル領域(B,C領域)についてのみ示す。
まず、図55に示すようにp型半導体基板201上にシリコン酸化膜202およびシリコン窒化膜203を被着(堆積)させた後、素子分離領域204となる領域が開口するようにフォトレジストをパターニングし、これをマスクにシリコン窒化膜203をドライエッチングにより除去する。その後、シリコン酸化膜202を除去した後、半導体基板201を約0.35μm程度ドライエッチングを行って、素子分離領域204となる領域に浅溝を形成する。
次に、図では示していないが半導体基板201の浅溝内部を酸化し、30nm程度の厚さのシリコン酸化膜を形成させた後CVD法により絶縁膜(シリコン酸化膜)を0.4μm程度被着(堆積)させる。その後熱酸化を行った後、図では示していないが前記絶縁膜上の全面に200nm程度の膜厚さを有するシリコン窒化膜をCVD法で形成し、ホトエッチングにより広い素子分離領域204となる部分にのみ前記シリコン窒化膜が残るようにこれをパターニングする。その後CMP(Chemical Mechanical Polishing)法により前記シリコン窒化膜および絶縁膜を研磨し平坦化して、浅溝に絶縁膜を埋め込む。この研磨はシリコン窒化膜203が露出するまで行う。このときシリコン窒化膜203は、CMPによる研磨のストッパ膜として機能する。
次に、図56に示すように、シリコン窒化膜203をたとえば熱リン酸によるウエットエッチングにより除去する。このようにして周辺回路形成領域(A領域)、メモリセルおよび選択トランジスタ領域(A領域およびB領域)の素子分離領域204が同時に形成される。このようにして浅溝に絶縁膜(シリコン酸化膜)が埋め込まれた素子分離領域204が形成され、この素子分離領域204の形成された半導体基板201の平面図をメモリセル領域(B,C領域)について図57に示す。素子分離領域204で挟まれた活性領域の幅はたとえば0.75μmであり、素子分離領域204の幅はたとえば0.35μmで配置されている。後に明確になるように、メモリセル部および選択トランジスタ部の素子分離領域204は、この工程で同時に形成される。
その後半導体基板201の表面に犠牲酸化膜209を形成し、さらに、半導体基板201中にフォトレジストをマスクにリン(P)を高エネルギーによりイオン注入し、深い領域にn型ウェル領域206を形成する。次に、フォトレジストをマスクにリンを数回のエネルギーおよびドーズ量に分けてイオン注入し、n型ウェル領域207を形成する。その後、フォトレジストをマスクにボロン(B)を数回のエネルギーおよびドーズ量に分けてイオン注入し、p型ウェル領域208を形成する。図では示していないがメモリセルおよび選択トランジスタ部にボロンをイオン注入し、チャネルストッパ領域を形成してもよい。同様に、メモリセル部にボロンをイオン注入し、チャネル領域を形成してもよい。
次に、図58に示すように、犠牲酸化209を除去し、熱酸化によりたとえば9.5nmのシリコン酸化膜210を形成する。その後、CVD法により、たとえば100nmの膜厚を有するノンドープの多結晶シリコン膜(導電膜)211およびたとえば200nmの膜厚のシリコン窒化膜(絶縁膜)212を順次被着(堆積)させる。B,C領域における多結晶シリコン膜211は後に第1浮遊ゲート電極となる。
次に、ホトエッチングプロセスにより、メモリセルでは第1浮遊ゲート電極のゲート長を規定するように、また、選択トランジスタ部(C領域の一部)および周辺回路部(A領域)では半導体基板201の表面保護するようにレジストをパターニングした後、シリコン窒化膜212をドライエッチングする。その後、レジストを除去し、シリコン窒化膜212をマスクに多結晶シリコン膜211をドライエッチングする。このように、選択トランジスタ部および周辺回路部が多結晶シリコン膜211およびシリコン窒化膜212で覆われているため、次に説明するイオン注入工程で注入される不純物により半導体基板201の不純物濃度および分布が影響されることがない。また、後に説明するCMP工程により選択トランジスタ部および周辺回路部の半導体基板210表面が損傷されることがない。この結果、AND型フラッシュメモリの性能を高め、また工程を安定化することができる。
次に、たとえばヒ素(As)イオンをドーズ量1×1014atoms/cm2、加速電圧40keVの条件で基板中にイオン注入し、メモリセルの半導体領域213を形成する。
このようにして形成された多結晶シリコン膜211およびシリコン窒化膜212ならびにメモリセルの半導体領域213の平面図を図59に示す。第1浮遊ゲート電極となる多結晶シリコン膜211およびその上層のシリコン窒化膜212はメモリセル部ではストライプ状の列パターン(列方向のラインパターン)に、選択トランジスタ部では保護する(覆う)ように配置される。このように、行方向において、列パターン間に凹部が形成される。メモリマット内のシリコン窒化膜212の線幅はたとえば0.25μm、その間隔はたとえば0.85μmである。多結晶シリコン膜211およびシリコン窒化膜212とメモリセルの半導体領域213は、素子分離領域204の間の活性領域に形成される。また、メモリセルの半導体領域213は、ソース領域303(11)およびドレイン領域304(10)となるものであり、後に選択トランジスタSDのドレイン領域308(21)と接続される側(ドレイン領域304(10))は長く、接続されない側(ソース領域303(11))は短く形成される。
次に、図60に示すように、CVD法により約150nmの膜厚の絶縁膜であるシリコン酸化膜を形成し、シリコン酸化膜を異方性エッチングすることにより多結晶シリコン膜211およびシリコン窒化膜212の側面(側壁)にサイドウォールスペーサ214を形成する。
次に、たとえばヒ素(As)イオンをドーズ量1×1015atoms/cm2、加速電圧40keVの条件で基板中にイオン注入し、メモリセルの半導体領域215を形成する。これらのインプラ(イオン注入)工程ではシリコン窒化膜212がマスクとなり浮遊ゲート中および周辺回路部への不要な注入は生じない。このように、ソース領域とドレイン領域213、215は、同じイオン打ち込み工程で形成され、対称構造で、かつ浅接合で構成される。
次に、図61に示すように、CVD法によりたとえば500nmの膜厚の絶縁膜であるシリコン酸化膜216を被着(堆積)させる。これによりメモリセル領域のストライプ状の列パターンに加工された多結晶シリコン膜211およびシリコン窒化膜212によって形成された凹凸が埋め込まれる。
次に、図62に示すように、CMP技術によりシリコン酸化膜216を380nm程度研磨して、第1浮遊ゲート電極となる列パターン間および素子分離領域204上において、シリコン酸化膜216の表面位置がほぼ均一になるようにシリコン酸化膜216が形成される。すなわち、シリコン酸化膜216の表面位置はほぼ均一に形成される。
その後、図63に示すように、シリコン酸化膜216をドライエッチングにより表面一の均一性を保ったまま、シリコン窒化膜212までエッチングする。なお、このドライエッチングでは、シリコン酸化膜216とシリコン窒化膜212のエッチングレートがほぼ同じ条件で行う。また、特に限定はされないが、このドライエッチングで、シリコン窒化膜212の膜厚の2分の1近くまでエッチングされる。これは、エッチング前のシリコン窒化膜212の膜厚が大きく、後述する多結晶シリコン膜211の表面位置と、シリコン酸化膜216の表面位置との差(段差)があまり大きいと、多結晶シリコン膜216の加工が困難になるためである。これにより、実施の形態1〜4と同様に、前記凹凸がシリコン酸化膜(絶縁膜)216はメモリセル部において表面位置が均一になるように埋め込まれる。ここで、シリコン窒化膜212は上部のシリコン酸化膜ドライエッチング時のエッチング終点検出に用いられる。シリコン窒化膜212はCMPおよびドライエッチングから浮遊ゲート電極を保護する役割を果たしている。また、周辺回路部もシリコン窒化膜212でカバーされているため上記エッチングによる下地膜の削れ、ディッシングは生じない。なお、前記エッチングはドライエッチングに限らず、ウェットエッチングでもよいが、ウェットエッチングは、膜質によりエッチングスピードの差がドライエッチングよりも大きいので、ドライエッチングの方が浮遊ゲート電極間におけるシリコン酸化膜216の表面位置の均一性を高めることができる。
次に、図64に示すようにシリコン窒化膜212を熱リン酸により除去し下地多結晶シリコン膜を露出させる。その後、たとえばCVD法で約4.7×1020atoms/cm3の不純物濃度を有する膜厚40nm程度のリンドープ多結晶シリコン膜218を被着(堆積)させ、ホトエッチング工程により第2浮遊ゲート電極となるよう加工する。このとき、周辺回路部および選択トランジスタ部は第2浮遊ゲート電極で覆われ、保護される。また、第2浮遊ゲート電極(多結晶シリコン膜218)下のシリコン酸化膜216の表面位置は、第1浮遊ゲート電極(多結晶シリコン膜211)の表面位置より高くなるように構成される。これにより、第2浮遊ゲート電極218と、ソース・ドレイン領域213、215、10、11との間の容量を低減でき、本実施の形態のように、複数のしきい値電圧を有するフラッシュメモリにおいてメモリセルの特性を向上できる。
この工程により、図65に示すように、多結晶シリコン膜218は、メモリセル部では第1浮遊ゲート電極となる多結晶シリコン膜211を覆い、かつシリコン酸化膜216上に延在するようにストライプ状に、選択トランジスタ部では保護するように(覆うように)配置される。メモリマット内では、前記ストライプの幅つまり第2浮遊ゲート電極の線幅はたとえば0.85μm、その間隔はたとえば0.25μmである。
なお、本工程のホトエッチングの際、リンドープ多結晶シリコン膜218が堆積された面にはシリコン酸化膜216が埋め込まれているためその平坦性が高い。このため、フォトリソグラフィでの露光光の散乱が起こり難く、加工精度を向上して微細化を容易にすることができる。この結果、AND型フラッシュメモリの集積度を向上できる。また、第2浮遊ゲート電極218とソース・ドレイン領域(半導体領域213、215)との間の容量を低減でき、メモリセルの特性を向上できる。
次に、図66に示すように、CVD法等によりたとえば5/7/3/11nmの膜厚のシリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜からなる層間絶縁膜219を形成した後、周辺回路部および選択トランジスタの層間絶縁膜219および第2の多結晶シリコン膜218、第1の多結晶シリコン膜211をホトエッチングプロセスにより除去する。
このとき図67に示すようにパターン255は、第1および第2浮遊ゲート電極がストライプ状に形成されたメモリセル部と選択トランジスタSDが形成される領域の間に存在する緩衝用ゲート電極315が形成される領域の中央部付近を境とし、メモリマットは保護する(覆う)ように配置する。
その後、図では示していないが熱酸化により犠牲酸化膜を形成し周辺回路のnチャネルMISFETQn1,Qn2、pチャネルMISFETQpが形成される領域および選択トランジスタSDが形成される領域に各々イオン注入し、チャネル領域を形成した後、犠牲酸化膜を除去し、熱酸化により厚さ25nmの酸化膜220を形成する。酸化膜220は、周辺回路のnチャネルMISFETQn1,Qn2、pチャネルMISFETQpおよび選択トランジスタSDのゲート絶縁膜となる。
次に、図68に示すように、CVD法により、約4.7×1020atoms/cm3の不純物濃度を有する膜厚50nm程度のリンドープ多結晶シリコン膜223、膜厚100nm程度のWSi2膜224および膜厚150nm程度のシリコン酸化膜225を順次形成する。
次に、フォトレジストをパターニングし、周辺回路部のnチャネルMISFETQn1,Qn2、pチャネルMISFETQpのゲート電極、選択トランジスタSDのゲート電極(312)およびメモリセルのワード線(301(8))となるようにシリコン酸化膜225を加工する。加工後の平面図を図70に示す。nチャネルMISFETQn1,Qn2の最小ゲート長はたとえば1μm、pチャネルMISFETQpの最小ゲート長はたとえば1.1μmとなる。また、選択トランジスタSDのゲート長はたとえば0.9μmであり、メモリセルのワード線幅(ゲート幅)はたとえば0.25μmである。上記レジストを除去した後、シリコン酸化膜225をマスクにWSi2膜224および第3の多結晶シリコン膜223を順次加工する。このようにしてWSi2膜224および第3の多結晶シリコン膜223は、周辺回路形成領域(A領域)ではnチャネルMISFETQn1,Qn2、pチャネルMISFETQpのゲート電極となり、メモリセル領域(B,C領域)では、選択トランジスタSDのゲート電極(312)およびメモリセルのワード線(305(5)、制御ゲート電極)となる。また、緩衝用ゲート電極(315)のゲート長も本工程で決定される。このように、列パターンの延在する方向に垂直な方向にパターニングされて、行方向に延在する制御ゲート電極(ワード線)305(5)が形成される。
次に、図71および図73に示すように、メモリセル部が開口するようフォトレジストPRをパターニングした後、フォトレジストPRおよびシリコン酸化膜225をマスクに層間絶縁膜219、第1、第2の多結晶シリコン膜211、218を順次加工する(図72)。本工程により、ワード線301(8)、選択トランジスタSD、緩衝用ゲート電極315がぞれぞれ形成される。図73に示すように、2回目のフォトレジストPRのパターニングは緩衝用ゲート電極315上でメモリセル部を開口するように配置される。緩衝用ゲート電極315の右上部には第2浮遊ゲート電極表面が露出するようにパターニングする。
その後、図72に示すように、CVD法により全面に10nmの膜厚を有するシリコン酸化膜を形成した後、周辺回路部のnチャネルMISFETQn1,Qn2が形成された領域が開口するようにフォトレジストをパターニングし、たとえばリン(P)イオンをドーズ量2×1013atoms/cm2、加速電圧60keVの条件で基板中にイオン注入し、周辺回路部のnチャネルMISFETQn1,Qn2およびメモリマット内部の選択トランジスタ領域のn型低濃度半導体領域227を形成する。その後、全面にたとえばBF2イオンをドーズ量4×1012atoms/cm2、加速電圧50keVの条件で基板中にイオン注入し、周辺回路部のpチャネルMISFETQpのp型低濃度半導体領域228を形成する。同時に、BF2イオンの注入によりメモリのワード線とソース/ドレイン領域によって挟まれた基板領域にパンチスルーストッパ領域(p型半導体領域)228が形成される。
次に、図74に示すように基板表面を6nm程度酸化した後、CVD法により膜厚20nm程度のシリコン窒化膜および膜厚200nm程度のシリコン酸化膜からなる絶縁膜230を形成し、異方性エッチングによりゲート電極の側面にサイドウォールスペーサ230を形成する。次に、CVD法により膜厚10nmのシリコン酸化膜を被着(堆積)させた後、周辺回路部のnチャネルMISFETQn1,Qn2および選択トランジスタSDが開口するようにフォトレジストをパターニングし、たとえばヒ素(As)イオンをドーズ量5×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入し、n型高濃度半導体領域232を形成する。次に周辺回路部のpチャネルMISFETQpが開口するようにフォトレジストをパターニングし、たとえばBF2イオンをドーズ量3×1015atoms/cm2、加速電圧50keVの条件で基板中にイオン注入し、p型高濃度半導体領域233を形成する。
次に、図75に示すように、CVD法により膜厚100nmのシリコン酸化膜234および燐ガラス(PSG)を形成し、850℃の温度および1%O2雰囲気で20分間の熱処理を行った後、800nmの膜厚のPTEOS膜(TEOS:テトラメトキシシランを原料としたプラズマCVD法によるシリコン酸化膜)を形成し、CMPにより研磨を行う。これにより燐ガラスおよびPTEOS膜からなる層間絶縁膜235が形成される。
その後、フォトレジストをパターニングし,ドライエッチングにより一辺0.38μmの方形パターンで層間膜235およびシリコン酸化膜234にコンタクトホールを形成する。次に、紫外線照射を行った後40nmおよび100nmの膜厚からなるTi(チタン)/TiN(チタンナイトライド)膜をスパッタリング法により形成し、500nmの膜厚のW(タングステン)膜をCVD法により形成する。その後、表面部のW膜をドライエッチングにより除去する。これにより図54に示すプラグ電極Pが形成される。次に、たとえばTi/Al−Cu/Ti/TiNからなるメタル層をたとえば10/200/10/75nmの膜厚で形成し、ホトエッチングプロセスにより上記メタル層をパターニングして第1層配線M1を形成する。このようにして図54のAND型フラッシュメモリがほぼ完成する。
なお、上記メタル層は、周辺回路部の配線としてパターニングするとともに、メモリマット部ではグローバルデータ線と選択トランジスタの半導体領域との導通をとるようにパターニングする。また、メモリマット部のワード線からデコーダ部への引き出し配線も形成する。ここで、図76に示すように選択トランジスタ部のコンタクトホール264のピッチはたとえば1.1μm、第1層配線M1の間隔はドックボーン部でたとえば0.4μm、第1層配線M1のピッチはたとえば1.1μmである。また、ワード線引き出し部での第1層配線M1の間隔はドックボーン部でたとえば0.42μm、配線ピッチはたとえば1.0μmである。
また、第1層配線は、メモリセル上で図示したように格子状に形成できる。このように格子状とすることにより、第1層配線と第2層配線との間に形成される層間絶縁膜の形成工程において用いるCMP工程が容易となる。すなわち、メモリセル上の格子状配線(M1)により、CMPを行う前の層間絶縁膜の凹凸を均一にして、ディッシングを防止できる。仮に格子状配線を形成しない場合には、この部分で広い面積の凹部が形成されることが避けられず、この領域でディッシングが生じるが、前記したとおり格子状配線を設けておけばこのような凹部は形成されない。これにより層間絶縁膜の形成工程においてCMPの工程負荷を低減し、また、ディッシングを防止することができる。
また、第2層配線M2は以下のようにして形成できる。CVD法により膜厚1000nm程度のシリコン酸化膜を形成した後表面をCMPにより研磨し、その後、CVD法により膜厚400nmのシリコン酸化膜を被着(堆積)させる。その後フォトレジストをパターニングしてドライエッチングによりたとえば0.44μm□のスルーホールを形成する。次に、紫外線照射を行った後40/100nmの膜厚のTi/TiN膜および500nmの膜厚のW膜からなる複合膜を形成する。その後、表面部のW膜をドライエッチングして前記スルーホール内部にプラグ電極を形成する。次に、Ti/Al−Cu/Ti/TiNからなるメタル層をたとえば10/400/10/75nmの膜厚で形成する。ホトエッチングプロセスにより前記メタル層をパターニングして第2層配線M2を形成する。第2層配線M2は、周辺回路部の配線としてパターニングし、図77に示すようにメモリマット部ではグローバルデータ線GDとなるようにパターニングする。選択トランジスタ部の配線間隔はドックボーン部でたとえば0.48μm、配線ピッチはたとえば1.1μmである。また、選択トランジスタ部の第1スルーホール263は交互に配置する。
以降は図示しないが、CVD法により膜厚300nm程度のシリコン酸化膜および約300nmの膜厚のSOG(スピンオングラス)膜、さらに膜厚300nm程度のCVD法によるシリコン酸化膜を形成し、その後、約0.52μm□の第2スルーホール、前記同様のプラグ電極、および、たとえば10/600/10/75nmの膜厚のTi/Al−Cu/Ti/TiNからなる第3層配線M3を形成できる。第3層配線M3は、周辺回路部の配線としてパターニングする。このとき配線幅はたとえば0.7μm、間隔はたとえば0.8μmである。
以上説明のとおり、本実施の形態のAND型フラッシュメモリは、多値論理による記憶方式を採用した256Mビットフラッシュメモリであり、メモリチップ内の物理的なビット容量を増やさなくても大容量化が可能となる。また、浅溝素子分離を採用するため、AND型フラッシュメモリの信頼性を向上できる。さらに、メモリセルのチャネル領域全面において書き込みおよび消去のトンネル電流が流れるため、素子の寿命を長くし、かつ微細化に適した構造となる。その他、製造工程においては、露光光の散乱を抑止して加工精度を向上し、また、メモリセルへのイオン注入およびCMPの際に周辺回路および選択トランジスタ部をシリコン窒化膜を含む積層膜で覆うため、不要な不純物の注入およびCMPによる損傷を防止して、高性能なAND型フラッシュメモリの製造が可能となり、工程負荷を低減して工程マージンを増加できる。
(実施の形態6)
図78は、実施の形態6のAND型フラッシュメモリの一例をそのメモリセル領域について示した平面図である。本実施の形態のAND型フラッシュメモリは、緩衝用ゲート電極と選択トランジスタとが一体として形成されたものであり、その他の構成は、実施の形態5と同様である。したがって、以下では、実施の形態5と相違する部分についてのみ説明する。
本実施の形態のAND型フラッシュメモリは、緩衝用ゲート電極と選択トランジスタとが一体として形成されたゲート電極600を有する。言い換えれば、ゲート電極600はゲート電極の構造からいえば緩衝用ゲート電極の構造と同様であるが、同時に選択トランジスタとしても機能するものである。
図79は、本実施の形態のAND型フラッシュメモリの断面図である。選択トランジスタSDの部分を除き、実施の形態5と同様であるから、説明を省略する。
図80および図81は、図79におけるD部を拡大して示した断面図である。また、図80は図78におけるE−E線断面、図81は図78におけるF−F線断面を示す。
図80に示すとおり、実施の形態5の緩衝用ゲート電極315と同様な構成のゲート電極600が設けられている。しかしながら、図81に示すように、本実施の形態のAND型フラッシュメモリでは、ゲート電極600の下部にドレイン領域213が伸びており、ゲート絶縁膜220、多結晶シリコン膜223の下部にまで達している。したがって、多結晶シリコン膜223およびWSi2膜224に適当な電圧が加えられた場合には、ドレイン領域213とn型低濃度半導体領域227との間にチャネルが形成され、トランジスタとして機能させることができる。すなわち、ゲート電極600のうち、ゲート絶縁膜220、多結晶シリコン膜223の下部領域をチャネル領域とする選択トランジスタSDを形成するものである。
次に、本実施の形態のAND型フラッシュメモリの製造方法を図82〜図87を用いて説明する。図82〜図87は、実施の形態6のAND型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
本実施の形態のAND型フラッシュメモリの製造方法は、実施の形態5における図65までの工程と同様である。
次に、層間絶縁膜219および第2の多結晶シリコン膜218、第1の多結晶シリコン膜211をホトエッチングプロセスにより除去することは実施の形態5と同様であるが、図82に示すように、ローカルデータ線304(10)となるドレイン領域213端より下側にパターン610を形成する。これにより、ドレイン領域213の端部は、ゲート電極600の浮遊ゲート電極部分の下部全域に形成されることとなる。
次に、図83に示すように、実施の形態5で説明したと同様に、ゲート絶縁膜220、多結晶シリコン膜223、WSi2膜224、CVD法によるシリコン酸化膜225を形成し、さらに、実施の形態5と同様に、メモリセル領域においてはワード線301(8)およびゲート電極600となるように、周辺回路形成領域においては、nチャネルMISFETQn1,Qn2およびpチャネルMISFETQpとなるように、シリコン酸化膜225、WSi2膜224および多結晶シリコン膜223をパターニングする。このパターニングの際には、図84に示したように、ゲート電極600のパターンを距離Lだけドレイン領域304(10)の端部からオフセットして形成する。これにおり、この距離Lに相当するチャネル長が形成される。
次に、図85に示すように、実施の形態5の図73の工程と同様に、シリコン酸化膜225をマスクに層間絶縁膜219、第1、第2の多結晶シリコン膜211、218を順次加工する。本工程により、ワード線301(8)、ゲート電極600を有する選択トランジスタSDがぞれぞれ形成される。
この後、図86に示すように、実施の形態5と同様に第1層配線M1を形成し、図87に示すように、実施の形態5と同様に第2層配線M2を形成する。なお、第3層配線M3の形成も実施の形態5と同様にできる。
本実施の形態のAND型フラッシュメモリによれば、緩衝用ゲート電極を個別に形成する必要がないため、その分の面積を節約でき、AND型フラッシュメモリの高集積化を図ることができる。
(実施の形態7)
図88〜図99は、本発明の実施の形態7のAND型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
実施の形態5と同様に、半導体基板201の主面に素子分離領域204を形成し、さらにp型およびn型のウェル領域206〜208を形成する。その後、半導体基板1の主面を酸化して約25nmのゲート絶縁膜220を形成した後、図88に示すように、nチャネルMISFETQn1およびpチャネルMISFETQpが形成される領域をフォトマスク205で覆い、半導体基板1の主面のゲート絶縁膜220をエッチングして除去する。次に、半導体基板201の主面にゲート絶縁膜220よりも薄い膜厚のゲート絶縁膜210を形成する。
次に、図89に示すように、フォトマスク205を除去し、実施の形態5と同様な多結晶シリコン膜211、シリコン酸化膜700および実施の形態5と同様なシリコン窒化膜212を形成する。その後、nチャネルMISFETQn1およびpチャネルMISFETQpのゲート電極となるように、シリコン窒化膜212、シリコン酸化膜700および多結晶シリコン膜211をパターニングし、フォトレジスト膜およびシリコン窒化膜212をマスクとしてイオン注入法によりnチャネルMISFETQn1およびpチャネルMISFETQpの低濃度半導体領域239、240を各々形成する。フォトレジスト膜を除去した後、高温度で不純物の引き延ばし拡散を行う。このように低濃度半導体領域239、240を高い温度で熱処理することにより、高耐圧のMISFETを形成できる。次に、メモリセル領域の第1浮遊ゲート電極となるようにシリコン窒化膜212、シリコン酸化膜700および多結晶シリコン膜211をパターニングし、フォトレジスト膜およびシリコン窒化膜212をマスクとしてイオン注入法によりメモリセルの低濃度半導体領域213を形成する。その後、シリコン窒化膜212、シリコン酸化膜700および多結晶シリコン膜211の側面にサイドウォールスペーサ214を形成し、フォトレジスト膜、シリコン窒化膜212およびサイドウォールスペーサ214をマスクとしてイオン注入法により、nチャネルMISFETQn1およびpチャネルMISFETQpの高濃度半導体領域241、242、メモリセルの高濃度半導体領域215を形成する。
次に、図90に示すように、実施の形態5と同様なシリコン酸化膜216を形成する。さらに、図91に示すように、シリコン窒化膜212を実施の形態5と同様に除去する。このとき、シリコン窒化膜212は熱リン酸で除去されるため、多結晶シリコン膜211上のシリコン酸化膜700が残留する。
次に、図92に示すように、nチャネルMISFETQn1およびpチャネルMISFETQp上にフォトレジスト膜701を形成し、その他の領域のシリコン酸化膜700をエッチングして除去する。さらに、図93に示すように、実施の形態5と同様な多結晶シリコン膜218を形成し、実施の形態5と同様に、第2浮遊ゲート電極となるようにパターニングする。
次に、実施の形態5と同様な層間絶縁膜219を形成し、その後、フォトレジスト膜702を形成してこれをマスクとし、nチャネルMISFETQn2のゲート電極が形成される領域および選択トランジスタSDのゲート電極が形成される領域の層間絶縁膜219に開口217を形成する。ここで形成される開口の形状を選択トランジスタSD上の開口について例示すれば、図95に示す平面図のとおりである。ここでは、スリット形状に開口を形成しているが、これに限らず、ホール形状、あるいはホールが配列された形状であってもよい。
次に、図96の示すように、実施の形態5と同様な多結晶シリコン膜223、WSi2膜224およびCVD法によるシリコン酸化膜225を順次形成する。さらに、図97に示すように、実施の形態5と同様に、シリコン酸化膜225、WSi2膜224、多結晶シリコン膜223、層間絶縁膜219、多結晶シリコン膜218および多結晶シリコン膜211をパターニングする。パターニング後のワード線301(8)、選択トランジスタSDのゲート電極312の平面図を図98に示す。この際、周辺回路形成領域についてはnチャネルMISFETQn2のゲート電極が形成されるようにパターニングし、nチャネルMISFETQn1およびpチャネルMISFETQp上ではレジストパターンを形成しない。しかし、nチャネルMISFETQn1およびpチャネルMISFETQpのゲート電極上にはシリコン酸化膜700が形成されているためこれがマスクとなりゲート電極はエッチングされない。また、選択トランジスタSDとメモリセルとの間には緩衝用ゲート電極が形成されない。これは、選択トランジスタSDのゲート電極がシリコン酸化膜225、WSi2膜224、多結晶シリコン膜223、層間絶縁膜219、多結晶シリコン膜218および多結晶シリコン膜211により構成されているため、緩衝用ゲート電極を設ける必要がないためである。これによりメモリセルの面積を節約して高集積化を図れる。上記のようにしてメモリセル、選択トランジスタSDおよびnチャネルMISFETQn2のゲート電極が形成される。選択トランジスタSDおよびnチャネルMISFETQn2のゲート電極は、WSi2膜224、多結晶シリコン膜223、多結晶シリコン膜218および多結晶シリコン膜211で構成され、多結晶シリコン膜223と多結晶シリコン膜218とは層間絶縁膜219に形成された開口217を介して接続されている。このように、ゲート電極が多層からなり、特に抵抗率の低いWSi2膜224が設けられているため、ゲート電極の抵抗値を低減してその応答速度を向上し、AND型フラッシュメモリの性能を向上できる。
次に、図99に示すように、実施の形態5と同様なn型低濃度半導体領域227およびパンチスルーストッパ領域228を形成し、さらにサイドウォールスペーサ230を形成した後、n型高濃度半導体領域232を形成する。
その後の工程は実施の形態5および6とほぼ同様であるため説明を省略する。
本実施の形態のAND型フラッシュメモリの製造方法によれば、周辺回路のnチャネルMISFETQn1およびpチャネルMISFETQpのソース・ドレイン領域である半導体領域をメモリセルの形成前に形成するため、高い熱処理が可能となり、nチャネルMISFETQn1およびpチャネルMISFETQpを高耐圧なトランジスタに適用できる。一方、メモリセルでは、ソース・ドレイン領域である半導体領域の形成後に高い熱処理が行われず、浅い接合で半導体領域を形成し、パンチスルー耐性に優れたMISFETとすることができる。また、本実施の形態のAND型フラッシュメモリでは、緩衝用ゲート電極を設ける必要がないため、メモリセルの占有面積を少なくして高集積化を図れる、さらに、nチャネルMISFETQn2および選択トランジスタSDのゲート電極の抵抗値を低減してAND型フラッシュメモリの性能を向上できる。
(実施の形態8)
図100から図104は、本発明の実施の形態の一例を示す断面図であり、不揮発性記憶素子のみを記載してある。周辺部の回路に用いられるMOSトランジスタは、図面が煩雑になるのを防ぐために記載を省略してある。
図100に示すように、p型シリコン基板801上に10nmの熱酸化膜802を形成し、n型あるいは不純物を含まない、厚さ100nmの多結晶シリコン膜803、不純物を含まない、厚さ150nmの酸化シリコン膜804を、順次堆積する。なおp型シリコン基板801は、この断面図で示される領域にp型ウェル領域を形成したn型シリコン基板でも構わない。
図101は、図100から製造を進めたものである。多結晶シリコン膜803および酸化シリコン膜804を、フォトリソグラフィ技術とドライエッチング技術を用いて図101のように分断して第1浮遊ゲート電極とする。分断後、第1浮遊ゲート電極をマスクにn型イオンを打ち込み、p型シリコン基板801表面にn型半導体領域805を形成する。打ち込みは、ヒ素を加速エネルギー40keVで、1×1015atoms/cm2程度とするが、所望の素子構造および素子特性に応じて変更することは差し支えない。全面に厚さ150nmの酸化シリコン膜を堆積し、異方性ドライエッチングを用いて、第1浮遊ゲート電極側壁に、サイドウォールスペーサ806を形成する。
図102は、図101から加工を進めたものである。異方性ドライエッチング技術を用いて、多結晶シリコン膜803および酸化シリコン膜804からなる第1浮遊ゲート電極およびサイドウォールスペーサ806をマスクにして、p型シリコン基板801に溝を形成する。本実施の形態では、深さ300nmとするが、素子分離特性に応じて深さを変更することは差し支えない。溝内に露出したシリコン表面に、800℃程度の温度で厚さ5nmの熱酸化膜807を形成し、さらに全面に不純物を含まないシリコン酸化膜808を、100nmの厚さで堆積する。このシリコン酸化膜808はBPSGに含まれる不純物がp型シリコン基板801およびn型半導体領域805中に拡散するのを防ぐ障壁の役割をする。シリコン酸化膜808堆積後、全面にBPSG膜809を500nm堆積する。BPSGの流動性を用いて素子間を充填し、また、表面を平坦化させ、合わせ目や空洞を除去するため、窒素雰囲気850℃で処理する。図102は、この平坦化熱処理後の図である。
図103は、図102の状態からさらに加工を進めたものである。全面に堆積したBPSG膜809を、多結晶シリコン膜803が露出するまでドライエッチングで均一に後退させる。この直後、図110および図111で説明した効果を狙い、アンモニア雰囲気中、800℃,20分の処理を行う。
次に図104のように、露出表面を弗化水素酸で洗浄後、厚さ50nmのn型多結晶シリコン810を堆積し、フォトリソグラフィとドライエッチング技術を用いて、第2浮遊ゲート電極の形状に加工する。尚、多結晶シリコン膜810は、浮遊ゲート電極の表面積を増大させる目的で形成される。多結晶シリコン膜810は、その間に絶縁膜を介することなく第1浮遊ゲート電極の多結晶シリコン膜803と接触している。多結晶シリコン膜810形成後、20nmのシリコン酸化膜811を堆積する。続いて厚さ100nmのn型多結晶シリコン812を堆積する。この多結晶シリコン膜812はパターニングされて制御ゲート電極となる。制御ゲート電極である多結晶シリコン膜812に電圧を印加すると、第2浮遊ゲート電極である多結晶シリコン膜810を介して第1浮遊ゲート電極103にも電圧が印加されるものである。尚、この素子の動作原理は、たとえば実施の形態1〜7と同様である。また、実施の形態1〜7において、CMP法により研磨する絶縁膜として、本実施の形態8のBPSG膜809を用いてもよいことはむろんである。
(実施の形態9)
図105から図109は、本発明の実施の形態の他の一例を示す断面図であり、不揮発性記憶素子のみを記載してある。図105に示すように、p型のシリコン基板901上に厚さ300nmの素子分離領域902を熱酸化で形成する。10nmの熱酸化膜903を形成し、n型あるいは不純物を含まない、厚さ100nmの多結晶シリコン膜904,不純物を含まない厚さ150nmの酸化シリコン膜905を、順次堆積する。尚、シリコン基板901は、この断面図で示される領域にp型ウェル領域を形成したn型シリコン基板でも構わない。
図106は、図105から製造を進めたものである。多結晶シリコン膜904および酸化シリコン膜905を、フォトリソグラフィ技術とドライエッチング技術を用いて図106のように分断して第1浮遊ゲート電極とする。分断後、第1浮遊ゲート電極をマスクにn型イオンを打ち込み、シリコン基板901表面にn型半導体領域906を形成する。打ち込みは、ヒ素を加速エネルギー40keVで、1×1015atoms/cm2程度とするが、所望の素子構造および素子特性に応じて変更することは差し支えない。全面に厚さ150nmの酸化シリコン膜を堆積し、異方性ドライエッチングを用いて、第1浮遊ゲート電極側壁に、サイドウォールスペーサ907を形成する。
図107は、図106から加工を進めたものである。全面に不純物を含まないシリコン酸化膜908を、100nmの厚さで堆積する。シリコン酸化膜908はBPSGに含まれる不純物がn型半導体領域906およびシリコン基板901中に拡散するのを防ぐ障壁の役割をする。シリコン酸化膜908堆積後、全面にBPSG膜909を500nm堆積する。BPSGの流動性を用いて素子間を充填し、また、表面を平坦化させ、合わせ目や空洞を除去するため、窒素雰囲気850℃で処理する。図107は、この平坦化熱処理後の図である。
図108は、図107の状態からさらに加工を進めたものである。全面に堆積したBPSG膜909を、多結晶シリコン904が露出するまでドライエッチングで均一に後退させる。この直後、図110および図111で説明した効果を狙い、アンモニア雰囲気中、800℃,20分の窒化処理を行う。
図109は、図108の状態から、さらに加工を進めたものである。全面を弗化水素酸で洗浄後、厚さ50nmのn型多結晶シリコン膜910を堆積する。それをフォトリソグラフィとドライエッチング技術を用いて、第2浮遊ゲート電極の形状に加工する。尚、多結晶シリコン膜910は、浮遊ゲート電極の表面積を増大させる目的で形成される。多結晶シリコン膜910は、その間に絶縁膜を介することなく多結晶シリコン膜904と接触している。多結晶シリコン膜910形成後、20nmのシリコン酸化膜911を堆積する。続いて厚さ100nmのn型多結晶シリコン912を堆積する。このn型多結晶シリコン912はパターニングされて制御ゲート電極となる。n型多結晶シリコン912に電圧を印加すると、シリコン酸化膜911を介して多結晶シリコン膜904にも電圧が印加されるものである。尚、この素子の動作原理そのものは、たとえば、実施の形態1〜7と同様である。
(実施の形態10)
実施の形態1から実施の形態9では、本発明をAND型フラッシュメモリに適用した場合について説明したが、本実施の形態10では、本発明をNOR型フラッシュメモリに適用した場合について説明する。なお、NOR型フラッシュメモリについては、例えば米国特許USP5,472,891に記載されている。
製造方法としては、実施の形態1では、列パターンに対して自己整合的に不純物を導入してソース/ドレイン領域を形成しているが、本実施の形態10では、ソース/ドレイン領域の形成を制御ゲート電極(ワード線)形成後に行ない、かつ、その後ソース/ドレイン領域に電気的に接続するソース線およびデータ線を形成する点が異なる。
図112は本実施の形態のNOR型フラッシュメモリの要部回路図であり、図113は本実施の形態のNOR型フラッシュメモリの平面レイアウトであり、図114(A)は図113におけるA-A線断面図であり、図114(B)は図113におけるB-B線断面図である。
なお、周辺回路を形成するMISFETは、実施の形態1から実施の形態9と同様であるので、その説明を省略する。
行方向(ワード線方向)に、メモリセルMの制御ゲート電極8、301と一体に形成されたワード線WLと、ソース線SLとが延在するように配置され、行方向に垂直な列方向(データ線)に、データ線DLと素子分離領域5、305が延在するように配置される。
ワード線WLとデータ線DLとの交点にメモリセルMが配置され、ソース線SLおよびデータ線DLはメモリセルMの上部に形成される。データ線DLはメモリセルMのドレイン領域10に電気的に接続され、ソース線SLはメモリセルMのソース領域11に電気的に接続される。
メモリセルMはMISFETで構成され、行方向に隣接するメモリセルM間は素子分離領域5、305で素子分離される。素子分離領域5、305は、実施の形態1と同様に、浅溝素子分離構造で構成される。メモリセルMは、P型半導体基板1、201に形成されたP型ウエル領域208に形成され、P型ウエル領域208はN型ウエル206により囲まれ、P型半導体基板1、201と分離される。
メモリセルMは、半導体基板1、201の主面に形成されたゲート絶縁膜2と、ゲート絶縁膜2上に形成された第1浮遊ゲート電極3と、第1浮遊ゲート電極3上に形成された第2浮遊ゲート電極7と、第2浮遊ゲート電極7上に形成された層間絶縁膜15と、層間絶縁膜15上に形成された制御ゲート電極8と、半導体基板1、201内に形成されたソース/ドレイン領域である一対のN型半導体領域10、11と、ドレイン領域10とソース領域11との間で、第1浮遊ゲート電極3の下部に位置するチャネル領域であるP型ウエル領域208とで構成される。すなわち、チャネル領域は、列方向において、ドレイン領域10とソース領域11との間に配置される。
ソース線SLは、第1、第2浮遊ゲート電極3、7、制御ゲート電極8、絶縁膜17の側壁に形成されたサイドウォールスペーサ20に対して自己整合的に形成され、メモリセルMのソース領域11に電気的に接続される。
層間絶縁膜128はソース線SLの上部に形成され、層間絶縁膜128の上部に形成されたデータ線DLは、層間絶縁膜128に形成されたコンタクトホール306を介してメモリセルMのドレイン領域10に電気的に接続される。
第1浮遊ゲート電極3の側壁にサイドウォールスペーサ4が形成され、サイドウォールスペーサ4に対して自己整合的に溝117が形成されている。
絶縁膜5、305が溝117に埋込まれ、絶縁膜5、305の表面位置が、第1浮遊ゲート電極3間およびメモリセル部内でほぼ均一になるように平坦化されている。
溝117および溝117に埋込まれ絶縁膜5、305により浅溝素子分離領域が形成される。
第2浮遊ゲート電極7は絶縁膜5、305上まで延在して形成され、制御ゲート電極8と第2浮遊ゲート電極7との間の容量を増大させている。
このように、サイドウォールスペーサ4に対して自己整合的に溝117を形成しているので、行方向のメモリセルMの間隔を縮小することができ、セルサイズを縮小することができるので、高集積化することができる。
なお、実施の形態1と同様に、溝117の下部にチャネルストッパとして作用するP型半導体領域を形成してもよい。
図115から図121を用いて前述したNOR型フラッシュメモリの製造方法について、簡単に説明する。図115、図117、図119はNOR型フラッシュメモリの製造方法の一例をその工程順に示した断面図であり、各々において、(A)は図113におけるA-A線断面図に対応し、(B)は図113におけるB-B線断面図に対応している。図116、図118、図120はNOR型フラッシュメモリの製造方法の一例をその工程順に示した平面図である。
図115および図116に示すように、実施の形態1と同様に、半導体基板1、201の主面にゲート絶縁膜2、ゲート絶縁膜2上に第1の多結晶シリコン膜111、第1の多結晶シリコン膜111上に絶縁膜であるシリコン窒化膜113を形成した後、第1の多結晶シリコン膜111および絶縁膜113をエッチングによりパターニングして、列方向に延在するストライプ状の列パターンを形成する。なお、このパターニングにより、メモリセルM(第1浮遊ゲート電極3)のゲート幅が規定される。また、図示しないが、実施の形態1と同様に、周辺回路部は、第1の多結晶シリコン膜111およびシリコン窒化膜113で覆われる。次に、サイドウォールスペーサ4を形成する。
次に、図117および図118に示すように、実施の形態1と同様に、エッチングによりサイドウォールスペーサ4に対して自己整合的に溝117を形成した後、基板全面に堆積された絶縁膜119’をCMP法で研磨して、絶縁膜113まで平坦化された絶縁膜5、305、119を形成する。
次に、絶縁膜113を除去した後、第2の多結晶シリコン膜120を堆積する。その後、第2の多結晶シリコン膜120をエッチングによりパターニングして、列方向に延在する第2列パターンを形成する。このパターニングにより、第2浮遊ゲート電極の行方向の長さが規定される。
次に、図119および図120に示すように、実施の形態1と同様に、層間絶縁膜15、121を形成した後、第3の多結晶シリコン膜122、WSi膜123、絶縁膜124を順次堆積する。
次に、絶縁膜124、WSi膜123、第3の多結晶シリコン膜122、層間絶縁膜15、121、第2の多結晶シリコン膜120、第1の多結晶シリコン膜111をエッチングによりパターニングして、WSi膜123および第3の多結晶シリコン膜122からなるワード線(制御ゲート電極)8、301と、第1の多結晶シリコン膜111および第2の多結晶シリコン膜120からなる浮遊ゲート電極3、7とを形成する。第1浮遊ゲート電極3は第1の多結晶シリコン膜111で構成され、第2浮遊ゲート電極7は第2の多結晶シリコン膜120で構成される。ワード線(制御ゲート電極)8、301は、行方向に延在するようにパターニングされ、行方向に配置されるメモリセルMの制御ゲート電極8と一体に構成される。
次に、絶縁膜124に対して自己整合的に不純物を導入して、ドレイン領域10およびソース領域11となる一対のN型半導体領域を形成した後、絶縁膜124、WSi膜123、第3の多結晶シリコン膜122、層間絶縁膜15、121、第2の多結晶シリコン膜120、第1の多結晶シリコン膜111の側壁にサイドウォールスペーサ20を形成する。
次に、図114および図120に示すように、導電膜を堆積した後、導電膜をエッチングによりパターニングして、行方向に延在し、メモリセルMのソース領域11に電気的に接続するソース線を形成する。導電膜は、例えば不純物が導入された多結晶シリコン膜またはW膜等の金属膜で構成される。
次に、層間絶縁膜128を形成した後、コンタクトホール306を形成し、その後コンタクトホール306を介してメモリセルMのドレイン領域10に電気的に接続するデータ線DLを形成する。データ線DLは、例えばAl膜等の金属膜で構成される。
なお、本実施の形態10では、絶縁膜5、305、119の平坦化をCMPで行なうが、本実施の形態5に示すように、CMPとエッチングとを用いても良い。
また、本実施の形態10では、サイドウォールスペーサ4に対して自己整合的に形成した溝117に平坦化された絶縁膜5、305、119を形成したが、これに限定されず、本実施の形態5に示すように構成してもよいのは無論である。
また、本実施の形態10では、溝117をサイドウォールスペーサ4に対して自己整合的に形成したが、図121に示すように、シリコン窒化膜である絶縁膜113をマスクにして、エッチングにより溝117を形成した後、図122に示すように、溝117に平坦化された絶縁膜5、305、119を形成しもよい。無論、第2浮遊ゲート電極7は、絶縁膜5、305、119上にまで延在するように形成される。
これにより、行方向のメモリセルMの間隔をさらに縮小することができ、セルサイズを縮小することができるので、さらに高集積化することができる。
また、本実施の形態10で、ソース線SLおよびデータ線DLを設けなければ、メモリセルMのソース領域とドレイン領域とは直列に接続されるので、いわゆるNAND型を構成することができる。この場合、実施の形態1〜9と同様に、選択MISFETを設けるようにすればよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。