KR0144243B1 - 게이트 어레이의 입출력 셀 레이아웃 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :

정전기 인가시에 게이트 산화막을 보호하기 위한 반도체 메모리 장치의 게이트 어레이 입출력 셀 레이아웃 방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 :

정전기 인가시에 게이트 산화막을 보호하기 위한 게이트 어레이 입출력 셀 레이아웃 방법을 제공함에 있다.

3. 발명의 해결방법의 요지 :

필드영역과 활성화영역으로 분리되고, 상기 활성화 영역상에는 다수개의 게이트와 접지 및 전원전압라인을 가지고, 소자를 전기적으로 분리하기 위한 채널 스톱 트랜지스터를 형성할 때, 상기 전원전압라인의 정전기 인가시에 게이트 산화막을 보호하기 위한 게이트 어레이 입출력 셀 레이아웃 방법에 있어서, 상기 접지전압라인에 연결된 게이트와, 상기 전원전압라인과의 사이에 최소한의 공백을 유지하기 위하여 사용하지 않는 다른 게이트를 사이에 두고 각기 레이아웃하는 것을 요지로 한다.

4. 발명의 중요한 용도 : 반도체 장치의 게이트 어레이의 입출력 셀 레이아웃 방법에 적합하게 이용된다.

Description

게이트 어레이의 입출력 셀 레이아웃 방법

제1도는 종래의 기술에 의한 게이트 어레이의 입출력 셀 레이아웃을 보인 도면.

제2도는 일반적으로 Schmitt Trigger 입력 셀의 레이아웃에서, 채널 스톱(channel stop) 트랜지스터를 보인 도면.

제3도는 본 발명의 일실시예에 따른 게이트 어레이의 입출력 셀 레이아웃을 보인 도면.

본 발명은 반도체 메모리 장치에 있어서,게이트 어레이의 입출력 셀 레이아웃 방법에 관한 것으로, 특히 정전기 인가시에 게이트 산화막을 보호하기 위한 반도체 메모리 장치의 게이트 어레이의 입출력 셀 레이아웃 방법에 관한 것이다.

일반적으로, 게이트 에레이 기술로 반도체칩을 설계하는 경우 폴리 실리콘 하부의 실리콘 기판은 이미 만들어진 상태에서 설계자는 메탈로 배선만 하게 됨므로 레이아웃 측면에서 고려할 여지가 없다.

제1도는 종래의 기술에 의한 게이트 어레이의 입출력 셀 레이아웃을 보인 도면이다.

제2도는 일반적인 Schmitt Trigger 입력 셀의 레이아웃에서 소자영역을 격리시키기 위하여 채널 스톱(channel stop) 트랜지스터(100)를 보인 도면이다. 입출력 셀의 경우에 Schmitt Trigger 나 slew rate control회로는 복잡하기 때문에 소자사이에 반드시 상기 채널 스톱 트랜지스터를 넣어야만 한다.

이런한 채널 스톱 트랜지스터(100)를 형성하기 위한 종래의 레이아웃을 제1도에 도시한다. 제1도를 참조하면, 활성화영역(20)과 필드산화막(10)으로 형성된 기판상에 폴리실리콘으로 이루어진 다수개의 게이트(12, 14, 16, 18)와, 소자사이를 전기적으로 격리시키는 상기 채널 스톱 트랜지스터(100)을 형성하기 위하여 게이트(14)를 접지전압라인(30)과 연결시키고, 바로 이웃한 위치에는 전원전압라인(40)이 콘택(50)을 통하여 N+가 확산된 활성화 영역(20)에 연결된다.

그러나, 상기 접지전압라인(30)과 연결된 게이트(14)와 전원전압라인(40)과 연결된 N+확산층(20) 사이의 게이트 산화막은 매우 얇게되어 있기 때문에 정전기 인가시에는 상기 게이트 산화막의 파괴가 쉽게 일어나는 문제점이 발생한다.

따라서, 본 발명의 목적은 정정기 인가시에 게이트 산화막을 보호하기 위한 게이트 어레이의 입출력 셀 레이아웃 방법을 제공함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 필드영역과 활성화영역으로 분리되고, 상기 활성화 영역상에는 다수개의 게이트와 접지 및 전원전압라인을 가지고, 소자를 전기적으로 분리하기 위한 채널 스톱 트랜지스터를 형성할 때, 상기 전원전압라인의 정전기 인가시에 게이트 산화막을 보호하기 위한 게이트 어레이의 입출력 셀 레이아웃 방법에 있어서, 상기 접지전압라인에 연결된 게이트와, 상기 전원전압라인과의 사이에 최소한의 공백을 유지하기 위하여 다른 게이트를 사이에 두고 각기 레이아웃하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 일실시예에 따른 게이트 어레이의 입출력 셀 레이아웃을 보인 도면이다.

활성화영역(20)과 필드산화막(10)으로 형성된 기판상에 폴리실리콘으로 이루어진 다수개의 게이트(12, 14, 16, 18)와, 소자 사이를 전기적으로 격리시키는 상기 채널 스톱 트랜지스터(100)을 형성하기 위하여 게이트(16)를 접지전압라인(30)과 연결시키고, 소정의 활성화 영역(20) 폭의 사이에 다른 게이트(14)가 위치하고 그 게이트(14)와 이웃하게 전원전압라인(40)을 형성하는 것이다.

즉, 상기 채널 스톱 트랜지스터를 형성할 때, 전원전압라인(40)과 접지전압라인(30)에 연결된 게이트(16)의 사이에 최소한의 공백을 유지하기 위하여 다른 게이트(14)를 사이에 두고 각기 레이아웃하는 것을 특징으로 한다.

상기한 바와같은 본 발명에 따르면, 상기 전원전압라인(40)으로 정전기기 인가되더라도 실리콘 기판의 저항을 통하여 약해진 정전기가 인가되어 상기 게이트 산화막의 파괴가 일어나지 않는 효과가 있다.

이때는 상기 게이트 산화막이 대전되지 않고 상기 기판을 통하여 접지로 방전되어 칩에는 어떠한 손상도 받지 않는다.

Claims (2)

1. 필드영역과 활성화 영역으로 분리되고, 상기 활성화 영역상에는 다수개의 게이트와 접지 및 전원전압라인을 가지고, 소자를 전기적으로 분리하기 위한 채널 스톱 트랜지스터를 형성할 때, 상기 전원전압라인의 정전기 인가시에 게이트 산화막을 보호하기 위한 게이트 어레이의 입출력 셀 레이아웃 방법에 있어서, 상기 접지전압라인에 연결된 게이트와, 상기 전원전압라인과의 사이에 최소한의 공백을 유지하기 위하여 다른 게이트를 사이에 두고 각기 레이아웃하는 것을 특징으로 하는 반도체 장치의 게이트 어레이의 입출력 셀 레이아웃 방법.
2. 제1항에 있어서, 상기 접지 및 전원전압라인은 콘택을 통하여 상기 활성화영역 및 게이트에 연결되는 것을 특징으로 하는 반도체 장치의 게이트 어레이의 입출력 셀 레이아웃 방법.