JPH1041457A - 半導体装置の入出力静電保護回路 - Google Patents
半導体装置の入出力静電保護回路Info
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- JPH1041457A JPH1041457A JP19022296A JP19022296A JPH1041457A JP H1041457 A JPH1041457 A JP H1041457A JP 19022296 A JP19022296 A JP 19022296A JP 19022296 A JP19022296 A JP 19022296A JP H1041457 A JPH1041457 A JP H1041457A
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- JP
- Japan
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- input
- output
- protection circuit
- semiconductor device
- electrostatic protection
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Abstract
(57)【要約】
【課題】 入出力静電保護回路自体ならびに内部回路が
確実かつ十分に保護される半導体装置の入出力静電保護
回路を提供する。 【解決手段】 内部回路としての入出力インターフェー
スバッファ２００と入出力パッド１３との間にて延びる
信号線１０と信号線１０に対して実質的に平行に延びる
電源線１４との間ならびに信号線１０と信号線１０に対
して実質的に平行に延びるグランド線１５との間にて、
配線の延びる方向に並列に配された実質的に複数のトラ
ンジスタを有している。複数のトランジスタのそれぞれ
と配線との間の抵抗値については、入出力パッド１３側
から入出力インターフェースバッファ２００側へ向かう
につれて傾斜的に高まるようにした。
確実かつ十分に保護される半導体装置の入出力静電保護
回路を提供する。 【解決手段】 内部回路としての入出力インターフェー
スバッファ２００と入出力パッド１３との間にて延びる
信号線１０と信号線１０に対して実質的に平行に延びる
電源線１４との間ならびに信号線１０と信号線１０に対
して実質的に平行に延びるグランド線１５との間にて、
配線の延びる方向に並列に配された実質的に複数のトラ
ンジスタを有している。複数のトランジスタのそれぞれ
と配線との間の抵抗値については、入出力パッド１３側
から入出力インターフェースバッファ２００側へ向かう
につれて傾斜的に高まるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の入出
力部に過大な電圧が印加されることにより内部回路が破
壊されることを防ぐ半導体装置の入出力静電保護回路に
関する。
力部に過大な電圧が印加されることにより内部回路が破
壊されることを防ぐ半導体装置の入出力静電保護回路に
関する。
【０００２】
【従来の技術】図４は、この種の半導体装置の入出力静
電保護回路の一例を示す上面図である。図５は、その等
価回路図である。
電保護回路の一例を示す上面図である。図５は、その等
価回路図である。
【０００３】図４および図５を参照して、この入出力静
電保護回路は、エンハンスメント型のｎチャネルトラン
ジスタ３９と同じくエンハンスメント型のｐチャネルト
ランジスタ３８とで構成されており、入出力パッド３３
と内部回路としての入出力インターフェースバッファ２
００との間に接続することによって、過大な電圧が入出
力パッド３３に印加された場合に、電源線３４またはグ
ランド線３５に電流を流し、入出力インターフェースバ
ッファ２００への影響をなくしている。尚、図４中、符
号３１はコンタクト、３２はゲート、３６はソース、３
７はドレイン、３０は信号線である。
電保護回路は、エンハンスメント型のｎチャネルトラン
ジスタ３９と同じくエンハンスメント型のｐチャネルト
ランジスタ３８とで構成されており、入出力パッド３３
と内部回路としての入出力インターフェースバッファ２
００との間に接続することによって、過大な電圧が入出
力パッド３３に印加された場合に、電源線３４またはグ
ランド線３５に電流を流し、入出力インターフェースバ
ッファ２００への影響をなくしている。尚、図４中、符
号３１はコンタクト、３２はゲート、３６はソース、３
７はドレイン、３０は信号線である。
【０００４】他の従来例としては、保護回路内の拡散層
と電源線とのコンタクトホール、あるいは拡散層の断面
積を大きくすることによって入出力電流の拡散層におけ
る電流密度を小さくすることにより、その箇所での破壊
を防止する例がある。さらに他の従来例としては、拡散
層コンタクトホール部の不純物濃度を高くし、その他の
箇所の不純物濃度を低くすることにより、トランジスタ
の静電耐圧を向上させる例がある。これら２つの従来例
も、図５の等価回路図で表される。
と電源線とのコンタクトホール、あるいは拡散層の断面
積を大きくすることによって入出力電流の拡散層におけ
る電流密度を小さくすることにより、その箇所での破壊
を防止する例がある。さらに他の従来例としては、拡散
層コンタクトホール部の不純物濃度を高くし、その他の
箇所の不純物濃度を低くすることにより、トランジスタ
の静電耐圧を向上させる例がある。これら２つの従来例
も、図５の等価回路図で表される。
【０００５】
【発明が解決しようとする課題】図４および図５に示し
た従来例ならびに他の２つの従来例をも含め、従来の半
導体装置の入出力静電保護回路では、過大な電圧が入出
力パッドを通して内部回路としての入出力インターフェ
ースバッファに印加された場合に、入出力インターフェ
ースバッファの動作状態によっては、電流が保護回路自
体だけではなく、入出力インターフェースバッファの構
成トランジスタを通って、電源線、グランド線に流れ
る。こうなると、入出力インターフェースバッファの拡
散層に電流が集中するので、拡散層およびゲート酸化膜
の熱的破壊が発生することがある。即ち、従来の半導体
装置の入出力静電保護回路には、その保護動作が十分か
つ確実ではないという問題点がある。
た従来例ならびに他の２つの従来例をも含め、従来の半
導体装置の入出力静電保護回路では、過大な電圧が入出
力パッドを通して内部回路としての入出力インターフェ
ースバッファに印加された場合に、入出力インターフェ
ースバッファの動作状態によっては、電流が保護回路自
体だけではなく、入出力インターフェースバッファの構
成トランジスタを通って、電源線、グランド線に流れ
る。こうなると、入出力インターフェースバッファの拡
散層に電流が集中するので、拡散層およびゲート酸化膜
の熱的破壊が発生することがある。即ち、従来の半導体
装置の入出力静電保護回路には、その保護動作が十分か
つ確実ではないという問題点がある。
【０００６】本発明の課題は、半導体装置のための保護
動作が十分かつ確実である半導体装置の入出力静電保護
回路を提供することである。
動作が十分かつ確実である半導体装置の入出力静電保護
回路を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、内部回
路と入出力パッドとの間にて延びる信号線と該信号線に
対して実質的に平行に延びる電源線との間、ならびに該
信号線と該信号線に対して実質的に平行に延びるグラン
ド線との間の少くともいずれか一方にて配線の延びる方
向に並列に配された実質的に複数のトランジスタを有
し、前記内部回路を保護する半導体装置の入出力静電保
護回路であって、前記複数のトランジスタのそれぞれと
配線との間の抵抗値について、前記入出力パッド側から
前記内部回路側へ向かうにつれて傾斜的に高まるように
したことを特徴とする半導体装置の入出力静電保護回路
が得られる。
路と入出力パッドとの間にて延びる信号線と該信号線に
対して実質的に平行に延びる電源線との間、ならびに該
信号線と該信号線に対して実質的に平行に延びるグラン
ド線との間の少くともいずれか一方にて配線の延びる方
向に並列に配された実質的に複数のトランジスタを有
し、前記内部回路を保護する半導体装置の入出力静電保
護回路であって、前記複数のトランジスタのそれぞれと
配線との間の抵抗値について、前記入出力パッド側から
前記内部回路側へ向かうにつれて傾斜的に高まるように
したことを特徴とする半導体装置の入出力静電保護回路
が得られる。
【０００８】本発明によればまた、前記複数のトランジ
スタの各コンタクトは、該トランジスタのチャネル幅方
向の位置について、前記入出力パッド側から前記内部回
路側へ向かうにつれてゲートに近付くように傾斜的に配
したことを特徴とする前記半導体装置の入出力静電保護
回路が得られる。
スタの各コンタクトは、該トランジスタのチャネル幅方
向の位置について、前記入出力パッド側から前記内部回
路側へ向かうにつれてゲートに近付くように傾斜的に配
したことを特徴とする前記半導体装置の入出力静電保護
回路が得られる。
【０００９】本発明によればさらに、前記複数のトラン
ジスタの各コンタクトは、該トランジスタのチャネル幅
方向の個数について、前記入出力パッド側から前記内部
回路側へ向かうにつれて傾斜的に増加するようにしたこ
とを特徴とする前記半導体装置の入出力静電保護回路が
得られる。
ジスタの各コンタクトは、該トランジスタのチャネル幅
方向の個数について、前記入出力パッド側から前記内部
回路側へ向かうにつれて傾斜的に増加するようにしたこ
とを特徴とする前記半導体装置の入出力静電保護回路が
得られる。
【００１０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態による半導体装置の入出力静電保護回路を説
明する。
実施の形態による半導体装置の入出力静電保護回路を説
明する。
【００１１】本発明の実施の形態による半導体装置の入
出力静電保護回路は、内部回路と入出力パッドとの間に
て延びる信号線と信号線に対して実質的に平行に延びる
電源線との間、ならびに信号線と信号線に対して実質的
に平行に延びるグランド線との間の少くともいずれか一
方にて配線の延びる方向に並列に配された実質的に複数
のトランジスタを有している。複数のトランジスタのそ
れぞれと配線との間の抵抗値については、入出力パッド
側から内部回路側へ向かうにつれて傾斜的に高まるよう
にしてある。
出力静電保護回路は、内部回路と入出力パッドとの間に
て延びる信号線と信号線に対して実質的に平行に延びる
電源線との間、ならびに信号線と信号線に対して実質的
に平行に延びるグランド線との間の少くともいずれか一
方にて配線の延びる方向に並列に配された実質的に複数
のトランジスタを有している。複数のトランジスタのそ
れぞれと配線との間の抵抗値については、入出力パッド
側から内部回路側へ向かうにつれて傾斜的に高まるよう
にしてある。
【００１２】［実施の形態１］図１は、本発明の実施の
形態１による半導体装置の入出力静電保護回路を示す上
面図である。図２は、その等価回路図である。
形態１による半導体装置の入出力静電保護回路を示す上
面図である。図２は、その等価回路図である。
【００１３】図１および図２を参照して、本入出力静電
保護回路は、エンハンスメント型のｎチャネルトランジ
スタ１９と同じくエンハンスメント型のｐチャネルトラ
ンジスタ１８とで構成されており、入出力パッド１３と
内部回路としての入出力インターフェースバッファ２０
０との間に接続することによって、過大な電圧が入出力
パッド１３に印加された場合に、電源線１４またはグラ
ンド線１５に電流を流し、入出力インターフェースバッ
ファ２００への影響をなくしている。尚、図１中、符号
１１はコンタクト、１２はゲート、１６はソース、１７
はドレイン、１０は信号線である。
保護回路は、エンハンスメント型のｎチャネルトランジ
スタ１９と同じくエンハンスメント型のｐチャネルトラ
ンジスタ１８とで構成されており、入出力パッド１３と
内部回路としての入出力インターフェースバッファ２０
０との間に接続することによって、過大な電圧が入出力
パッド１３に印加された場合に、電源線１４またはグラ
ンド線１５に電流を流し、入出力インターフェースバッ
ファ２００への影響をなくしている。尚、図１中、符号
１１はコンタクト、１２はゲート、１６はソース、１７
はドレイン、１０は信号線である。
【００１４】さて、ｎチャネルトランジスタ１９、ｐチ
ャネルトランジスタ１８は、それらのコンタクト１１に
よって、入出力インターフェースバッファ２００と入出
力パッド１３との間にて延びる信号線１０と信号線１０
に対して実質的に平行に延びる電源線１４との間、信号
線１４と信号線１４に対して実質的に平行に延びるグラ
ンド線１５との間にて、これら配線の延びる方向に並列
に配された実質的に複数のトランジスタを含んでいる。
ャネルトランジスタ１８は、それらのコンタクト１１に
よって、入出力インターフェースバッファ２００と入出
力パッド１３との間にて延びる信号線１０と信号線１０
に対して実質的に平行に延びる電源線１４との間、信号
線１４と信号線１４に対して実質的に平行に延びるグラ
ンド線１５との間にて、これら配線の延びる方向に並列
に配された実質的に複数のトランジスタを含んでいる。
【００１５】そして、複数のトランジスタの各コンタク
ト１１は、トランジスタのチャネル幅方向の位置につい
て、入出力パッド１３側から入出力インターフェースバ
ッファ２００側へ向かうにつれてゲート１２に近付くよ
うに傾斜的に配されている。これにより、複数のトラン
ジスタのそれぞれと配線との間の抵抗値が、入出力パッ
ド１３側から入出力インターフェースバッファ２００側
へ向かうにつれて傾斜的に高まる。
ト１１は、トランジスタのチャネル幅方向の位置につい
て、入出力パッド１３側から入出力インターフェースバ
ッファ２００側へ向かうにつれてゲート１２に近付くよ
うに傾斜的に配されている。これにより、複数のトラン
ジスタのそれぞれと配線との間の抵抗値が、入出力パッ
ド１３側から入出力インターフェースバッファ２００側
へ向かうにつれて傾斜的に高まる。
【００１６】以上のような構造により、入出力パッド１
３に過大な電圧が印加されても、複数のトランジスタ
が、比較的静電耐圧の大きい入出力パッド１３側から順
次オンして電流を電源線１４またはグランド線１５に流
れていくので、比較的静電耐圧の小さい入出力インター
フェースバッファ２００側のトランジスタが破壊されに
くい。また、例えば図４および図５に示した従来例と比
較して、トランジスタのソース、ドレインのシート抵抗
およびコンタクト抵抗が小さくなるので、入出力インタ
ーフェースバッファ２００に過大な電圧がかかりにく
い。よって、入出力静電保護回路自体ならびに内部回路
が確実かつ十分に保護される。
３に過大な電圧が印加されても、複数のトランジスタ
が、比較的静電耐圧の大きい入出力パッド１３側から順
次オンして電流を電源線１４またはグランド線１５に流
れていくので、比較的静電耐圧の小さい入出力インター
フェースバッファ２００側のトランジスタが破壊されに
くい。また、例えば図４および図５に示した従来例と比
較して、トランジスタのソース、ドレインのシート抵抗
およびコンタクト抵抗が小さくなるので、入出力インタ
ーフェースバッファ２００に過大な電圧がかかりにく
い。よって、入出力静電保護回路自体ならびに内部回路
が確実かつ十分に保護される。
【００１７】［実施の形態２］図３は、本発明の実施の
形態２による半導体装置の入出力静電保護回路を示す上
面図である。その等価回路は、実施の形態１と同じく、
図２で示される。
形態２による半導体装置の入出力静電保護回路を示す上
面図である。その等価回路は、実施の形態１と同じく、
図２で示される。
【００１８】図３および図２を参照して、本入出力静電
保護回路は、エンハンスメント型のｎチャネルトランジ
スタ２９と同じくエンハンスメント型のｐチャネルトラ
ンジスタ２８とで構成されており、入出力パッド２３と
内部回路としての入出力インターフェースバッファ２０
０との間に接続することによって、過大な電圧が入出力
パッド１３に印加された場合に、電源線２４またはグラ
ンド線２５に電流を流し、入出力インターフェースバッ
ファ２００への影響をなくしている。尚、図３中、符号
２１はコンタクト、２２はゲート、２６はソース、２７
はドレイン、２０は信号線である。ｎチャネルトランジ
スタ２９、ｐチャネルトランジスタ２８は、それらのコ
ンタクト２１によって、入出力インターフェースバッフ
ァ２００と入出力パッド２３との間にて延びる信号線２
０と信号線２０に対して実質的に平行に延びる電源線２
４との間、信号線２４と信号線２４に対して実質的に平
行に延びるグランド線２５との間にて、これら配線の延
びる方向に並列に配された実質的に複数のトランジスタ
を含んでいる。
保護回路は、エンハンスメント型のｎチャネルトランジ
スタ２９と同じくエンハンスメント型のｐチャネルトラ
ンジスタ２８とで構成されており、入出力パッド２３と
内部回路としての入出力インターフェースバッファ２０
０との間に接続することによって、過大な電圧が入出力
パッド１３に印加された場合に、電源線２４またはグラ
ンド線２５に電流を流し、入出力インターフェースバッ
ファ２００への影響をなくしている。尚、図３中、符号
２１はコンタクト、２２はゲート、２６はソース、２７
はドレイン、２０は信号線である。ｎチャネルトランジ
スタ２９、ｐチャネルトランジスタ２８は、それらのコ
ンタクト２１によって、入出力インターフェースバッフ
ァ２００と入出力パッド２３との間にて延びる信号線２
０と信号線２０に対して実質的に平行に延びる電源線２
４との間、信号線２４と信号線２４に対して実質的に平
行に延びるグランド線２５との間にて、これら配線の延
びる方向に並列に配された実質的に複数のトランジスタ
を含んでいる。
【００１９】さて、複数のトランジスタの各コンタクト
２１は、トランジスタのチャネル幅方向の個数につい
て、入出力パッド２３側から入出力インターフェースバ
ッファ２００側へ向かうにつれて増加するようしてあ
る。尚、本例では、個数に加えて位置についても、入出
力パッド２３側から入出力インターフェースバッファ２
００側へ向かうにつれてゲート２２に近付くように傾斜
的に配されている。これにより、複数のトランジスタの
それぞれと配線との間の抵抗値が、入出力パッド２３側
から入出力インターフェースバッファ２００側へ向かう
につれて傾斜的に高まる。
２１は、トランジスタのチャネル幅方向の個数につい
て、入出力パッド２３側から入出力インターフェースバ
ッファ２００側へ向かうにつれて増加するようしてあ
る。尚、本例では、個数に加えて位置についても、入出
力パッド２３側から入出力インターフェースバッファ２
００側へ向かうにつれてゲート２２に近付くように傾斜
的に配されている。これにより、複数のトランジスタの
それぞれと配線との間の抵抗値が、入出力パッド２３側
から入出力インターフェースバッファ２００側へ向かう
につれて傾斜的に高まる。
【００２０】以上のような構造により、入出力パッド２
３に過大な電圧が印加されても、複数のトランジスタ
が、比較的静電耐圧の大きい入出力パッド２３側から順
次オンして電流を電源線２４またはグランド線２５に流
れていくので、比較的静電耐圧の小さい入出力インター
フェースバッファ２００側のトランジスタが破壊されに
くい。破壊防止効果は、実施の形態１よりも、さらに高
い。また、例えば図４および図５に示した従来例と比較
して、トランジスタのソース、ドレインのシート抵抗お
よびコンタクト抵抗が小さくなるので、入出力インター
フェースバッファ２００に過大な電圧がかかりにくい。
この効果も、実施の形態１よりも、さらに高い。よっ
て、入出力静電保護回路自体ならびに内部回路が確実か
つ十分に保護される。
３に過大な電圧が印加されても、複数のトランジスタ
が、比較的静電耐圧の大きい入出力パッド２３側から順
次オンして電流を電源線２４またはグランド線２５に流
れていくので、比較的静電耐圧の小さい入出力インター
フェースバッファ２００側のトランジスタが破壊されに
くい。破壊防止効果は、実施の形態１よりも、さらに高
い。また、例えば図４および図５に示した従来例と比較
して、トランジスタのソース、ドレインのシート抵抗お
よびコンタクト抵抗が小さくなるので、入出力インター
フェースバッファ２００に過大な電圧がかかりにくい。
この効果も、実施の形態１よりも、さらに高い。よっ
て、入出力静電保護回路自体ならびに内部回路が確実か
つ十分に保護される。
【００２１】
【発明の効果】本発明による半導体装置の入出力静電保
護回路は、内部回路と入出力パッドとの間にて延びる信
号線と信号線に対して実質的に平行に延びる電源線との
間、ならびに信号線と信号線に対して実質的に平行に延
びるグランド線との間の少くともいずれか一方にて配線
の延びる方向に並列に配された実質的に複数のトランジ
スタを有し、内部回路を保護する半導体装置の入出力静
電保護回路であって、複数のトランジスタのそれぞれと
配線との間の抵抗値について、入出力パッド側から内部
回路側へ向かうにつれて傾斜的に高まるようにしたた
め、比較的静電耐圧の小さい内部回路側のトランジスタ
が破壊されにくく、入出力静電保護回路自体ならびに内
部回路が確実かつ十分に保護される。
護回路は、内部回路と入出力パッドとの間にて延びる信
号線と信号線に対して実質的に平行に延びる電源線との
間、ならびに信号線と信号線に対して実質的に平行に延
びるグランド線との間の少くともいずれか一方にて配線
の延びる方向に並列に配された実質的に複数のトランジ
スタを有し、内部回路を保護する半導体装置の入出力静
電保護回路であって、複数のトランジスタのそれぞれと
配線との間の抵抗値について、入出力パッド側から内部
回路側へ向かうにつれて傾斜的に高まるようにしたた
め、比較的静電耐圧の小さい内部回路側のトランジスタ
が破壊されにくく、入出力静電保護回路自体ならびに内
部回路が確実かつ十分に保護される。
【図１】本発明の実施の形態１による半導体装置の入出
力静電保護回路を示す図である。
力静電保護回路を示す図である。
【図２】図１、図３に示す入出力静電保護回路の等価回
路図である。
路図である。
【図３】本発明の実施の形態２による半導体装置の入出
力静電保護回路を示す図である。
力静電保護回路を示す図である。
【図４】従来例による半導体装置の入出力静電保護回路
を示す図である。
を示す図である。
【図５】図４に示す入出力静電保護回路の等価回路図で
ある。
ある。
１０、２０、３０ 信号線 １１、２１、３１ コンタクト １２、２２、３２ ゲート １３、２３、３３ 入出力パッド １４、２４、３４ 電源線 １５、２５、３５ グランド線 １６、２６、３６ ソース １７、２７、３７ ドレイン １８、２８、３８ ｐチャネルトランジスタ １９、２９、３９ ｎチャネルトランジスタ ２００ 入出力インターフェースバッファ
Claims (3)
- 【請求項１】 内部回路と入出力パッドとの間にて延び
る信号線と該信号線に対して実質的に平行に延びる電源
線との間、ならびに該信号線と該信号線に対して実質的
に平行に延びるグランド線との間の少くともいずれか一
方にて配線の延びる方向に並列に配された実質的に複数
のトランジスタを有し、前記内部回路を保護する半導体
装置の入出力静電保護回路であって、前記複数のトラン
ジスタのそれぞれと配線との間の抵抗値について、前記
入出力パッド側から前記内部回路側へ向かうにつれて傾
斜的に高まるようにしたことを特徴とする半導体装置の
入出力静電保護回路。 - 【請求項２】 前記複数のトランジスタの各コンタクト
は、該トランジスタのチャネル幅方向の位置について、
前記入出力パッド側から前記内部回路側へ向かうにつれ
てゲートに近付くように傾斜的に配したことを特徴とす
る請求項１に記載の半導体装置の入出力静電保護回路。 - 【請求項３】 前記複数のトランジスタの各コンタクト
は、該トランジスタのチャネル幅方向の個数について、
前記入出力パッド側から前記内部回路側へ向かうにつれ
て傾斜的に増加するようにしたことを特徴とする請求項
１または２に記載の半導体装置の入出力静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19022296A JP2865132B2 (ja) | 1996-07-19 | 1996-07-19 | 半導体装置の入出力静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19022296A JP2865132B2 (ja) | 1996-07-19 | 1996-07-19 | 半導体装置の入出力静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041457A true JPH1041457A (ja) | 1998-02-13 |
| JP2865132B2 JP2865132B2 (ja) | 1999-03-08 |
Family
ID=16254520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19022296A Expired - Lifetime JP2865132B2 (ja) | 1996-07-19 | 1996-07-19 | 半導体装置の入出力静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865132B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100519503B1 (ko) * | 1998-06-23 | 2006-05-12 | 매그나칩 반도체 유한회사 | 반도체소자의 i／o 회로의 정전방전불량 방지구조 |
| JP2006278677A (ja) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2010219504A (ja) * | 2009-02-23 | 2010-09-30 | Seiko Instruments Inc | 半導体装置 |
| US8228650B2 (en) | 2009-07-01 | 2012-07-24 | Seiko Epson Corporation | Input-output interface circuit, integrated circuit device and electronic apparatus |
-
1996
- 1996-07-19 JP JP19022296A patent/JP2865132B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2865132B2 (ja) | 1999-03-08 |
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