JP2006278677A - 半導体装置 - Google Patents

Abstract

【課題】 多数のＭＯＳトランジスタが密に並んでいる構成のＭＯＳパワートランジスタにおいて、動作効率の改善を図ることを目的とする。
【解決手段】 多数のＭＯＳトランジスタ５２−１〜５２−ｎが密に並んでおり、多数のＭＯＳトランジスタのソースＳがソース用スルーホール７３を介してソース共通接続用アルミ配線層６４と接続してあり、ドレインＤがドレイン用スルーホール７４を介してドレイン共通接続用アルミ配線層６３と接続してある。ドレイン用パッド６７の近くでは、ドレイン用スルーホール７４は他の部分よりも粗く配置してある。ソース用パッド６６の近くでは、ソース用スルーホール７３は他の部分よりも粗く配置してある。これにより、パッド６６，６７からの距離の長短に関係なく全部のＭＯＳトランジスタ対する電流密度が平均化される。
【選択図】 図１

Description

本発明は半導体装置に係り、特にＭＯＳトランジスタが密に多数並んだＭＯＳトランジスタ集合部よりなっているＭＯＳパワートランジスタに関する。

集積回路化されたＭＯＳパワートランジスタは、多数のＭＯＳトランジスタが密に並んでおり、個々のＭＯＳトランジスタのソースが共通に接続してあり、且つ、個々のＭＯＳトランジスタのドレインが共通に接続してある構成である。このＭＯＳパワートランジスタは、全部のＭＯＳトランジスタがその位置する場所に関係なく効率良く動作することが望ましい。

図７は従来のＭＯＳパワートランジスタ１０の平面図である。ＭＯＳトランジスタ集合部１１は多数のＭＯＳトランジスタ１２がＸ１−Ｘ２方向に密に並んでいる構成である。各ＭＯＳトランジスタ１２はソースＳとゲートＧとドレインＤとよりなる。１３は下側アルミ配線層、１４はソース共通接続用アルミ配線層、１５はドレイン共通接続用アルミ配線層である。ソース共通接続用アルミ配線層１４及びドレイン共通接続用アルミ配線層１５は、下側アルミ配線層１３の上側であって同じ層に形成してある。１６はソース用パッドであり、ソース共通接続用アルミ配線層１４のＸ２端に配置してある。１７はドレイン用パッドであり、ドレイン共通接続用アルミ配線層１５のＸ１端に配置してある。各ゲートＧもゲート端子１８に共通に接続されている。このＭＯＳパワートランジスタ１０は、回路的に示すと、図３に示すように、複数のＭＯＳトランジスタ１２が並列に接続されており、且つ、各ＭＯＳトランジスタ１２のソースＳ、ゲートＧ、ドレインＤが共通に接続されている構成である。

ソース共通接続用アルミ配線層１４及びドレイン共通接続用アルミ配線層１５は、略三角形となっている。

ソースＳとソース共通接続用アルミ配線層１４とを接続するソース接続用スルーホール２０及びドレインＤとドレイン共通接続用アルミ配線層１５とを接続するドレイン接続用スルーホール２１は、スルーホール２０，２１の部分の電気抵抗を出来るだけ低くするようにするために、ＭＯＳトランジスタの位置する場所に関係なく、一定のピッチｐ１で形成されている。

なお、ソースＳ及びドレインＤと下側アルミ配線層１３とがコンタクトによって電気的に接続されている。図示の便宜上、このコンタクトは図示していない。

ＭＯＳパワートランジスタ１０は、ドレイン用パッド１７に電源が接続され、ソース用パッド１６に負荷が接続され、ゲート端子１８に入力信号が供給されて、全部のＭＯＳトランジスタ１２がオンとされるように動作する。
特開平８−２０４１８３号公報

本発明者は、上記の構成のＭＯＳパワートランジスタ１０を詳細に観察した結果、円Ｓ１、Ｓ２で囲む領域に電流が集中し、この部分が発熱してこの部分のＭＯＳトランジスタの動作効率が低くなり、ＭＯＳパワートランジスタ１０の面積効率が十分でないという問題があった。

また、円Ｓ１、Ｓ２で囲む領域の電気抵抗が他の領域の電気抵抗に比べて低いため、外部からの静電気がパッド１６、１７を通して流れ込んだ場合に、円Ｓ１、Ｓ２で囲む領域に電流が集中して高速なストレスが作用し、この部分のＭＯＳトランジスタ１２が破壊してしまう危険があり、上記の構成のＭＯＳパワートランジスタ１０はＥＳＤ(Electrostatic Discharge)耐量の点で問題があった。

そこで、本発明は、上記課題を解決した半導体装置を提供することを目的とする。

本発明は、入力端と制御端と出力端とが多数並んで配置してあり、
前記入力端と前記制御端と前記出力端とよりなるトランジスタが多数並んだトランジスタ集合部を有し、
且つ、全部の入力端が第１の導電体層により共通に接続してあり、全部の出力端が第２の導電体層により共通に接続してあり、
前記第１の導電体層は第１のパッドを有し、前記第２の導電体層は第２のパッドを有する構成の半導体装置において、
全部のトランジスタに流れる電流密度を均一とするべく、前記入力端と前記第１の導電体層とを接続する第１のスルーホールの分布及び前記出力端と前記第２の導電体層とを接続する第２のスルーホールの分布を、前記トランジスタの前記第１、第２のパッドに対する場所によって変えた構成としたとしたことを特徴とする。

本発明によれば、全部のトランジスタに流れる電流密度を均一とされ、動作効率の低いトランジスタが無くなって、全部のトランジスタが効率良く動作するように出来る。また、これによって、半導体装置の面積効率が向上し、半導体装置のサイズを従来よりも小さくすることが出来、半導体装置の製造原価を低減することが出来る。また、外部からの静電気が流れ込んだ場合に、電流が集中する部分が無くなって、高速なストレスが作用する部分が無くなり、よって、ＥＳＤ耐量が改善される。

次に本発明の実施の形態について説明する。

図１は本発明の実施例１になるＭＯＳパワートランジスタ５０の平面図である。図２は図１中、II-II線に沿う部分を拡大して示す断面図である。図３は図１のＭＯＳパワートランジスタ５０の等価回路である。Ｘ１−Ｘ２は長手方向、Ｙ１−Ｙ２は幅方向、Ｚ１−Ｚ２は厚さ方向である。長手方向は多数のＭＯＳトランジスタが並んでいる方向である。
［ＭＯＳパワートランジスタ５０の一般的な構造］
図２に示すように、ＭＯＳパワートランジスタ５０は、Ｐチャネル型であり、基板６０上に形成してあり、四角形状のＭＯＳトランジスタ集合部５１を有する。ＭＯＳトランジスタ集合部５１は多数のＭＯＳトランジスタ５２−１〜５２−ｎがＸ１からＸ２の方向に密に並んでいる構成である。各ＭＯＳトランジスタ５２−１〜５２−ｎは入力端としてのドレインＤと制御端としてのゲートＧと出力端としてのソースＳとよりなる。また、各ＭＯＳトランジスタ５２−１〜５２−ｎは図３に示すように互いに並列に接続してある。

図１及び図２に示すように、基板６０の上面にはＭＯＳトランジスタ集合部５１が形成される領域にＮウエル６１が形成してあり、また、このＭＯＳトランジスタ集合部５１の全面に下側アルミ配線層６２が形成してあり、この下側アルミ配線層６２の上面に絶縁層６３を介して、第２の導電体層としてのソース共通接続用アルミ配線層６４と第１の導電体層としてのドレイン共通接続用アルミ配線層６５とが形成してある。ソース共通接続用アルミ配線層６４とドレイン共通接続用アルミ配線層６５とは、ＭＯＳトランジスタ集合部５１の一つの対角線で分けられて、夫々が直角三角形状をなしており、同じ層に形成してある。ソース共通接続用アルミ配線層６４のＸ２端に第２のパッドとしての一つのソース用パッド６６が形成してあり、ドレイン共通接続用アルミ配線層６５のＸ１端に第１のパッドとしての一つのドレイン用パッド６７が形成してある。

ソース共通接続用アルミ配線層６４は、Ｘ１−Ｘ２方向は、ＭＯＳトランジスタ集合部５１の全長に存在し、Ｙ１−Ｙ２方向は、ソース用パッド６６から遠くなるにつれて狭くなる形状である。ドレイン共通接続用アルミ配線層６５は、Ｘ１−Ｘ２方向は、ＭＯＳトランジスタ集合部５１の全長に存在し、Ｙ１−Ｙ２方向は、ドレイン用パッド６７から遠くなるにつれて狭くなる形状である。

Ｎウエル６１の表面にＹ１−Ｙ２方向に細長いＰ領域が一定の間隔で形成されてソースＳ及びドレインＤが形成されており、Ｎウエル６１の上面に形成してある絶縁膜６８の表面であってソースＳとドレインＤとの間にゲートＧがＹ１−Ｙ２方向に細長く形成してあり、ソースＳとドレインＤとの間にＮチャネルが形成してある。各ゲートＧは共に共通ゲート端子６９に共通に接続されている。上記の下側アルミ配線層６２とゲートＧとの間には、絶縁膜７０が介在している。

各ソースＳ上にはコンタクト７１が、各ドレインＤ上にはコンタクト７２が形成してあり、ソースＳとドレインＤとはコンタクト７１、７２を介して下側アルミ配線層６２と接続してある。コンタクト７１、７２は共に等間隔のピッチで形成してある。図示の便宜上、コンタクト７１、７２については図１中II-II線上に存在する二つを除いて省略してある。

７３は第２のスルーホールとしてのソース用スルーホールであり、ソース共通接続用アルミ配線層６４とソースＳとを接続している。

７４は第１のスルーホールとしてのドレイン用スルーホールであり、ドレイン共通接続用アルミ配線層６５とドレインＤとを接続している。

これによって、ＭＯＳトランジスタ５２−１〜５２−ｎが形成されて、ドレイン用パッド６７とソース用パッド６６との間に図３に示すように互いに並列に接続された状態となる。

このＭＯＳパワートランジスタ５０は、図３に示すようにドレイン用パッド６７に電源８０が接続され、ソース用パッド６６に負荷８１が接続され、ゲート端子６９に入力信号が供給されて、全部のＭＯＳトランジスタ５２−１〜５２−ｎがオンとされるように動作する。
［ＭＯＳパワートランジスタ５０の特徴的な構造］
次に、ＭＯＳパワートランジスタ５０の特徴について説明する。

本発明者はＭＯＳパワートランジスタを動作させた場合の各ＭＯＳトランジスタ５２−１〜５２−ｎに流れる電流の密度を調べた。この結果、円Ｓ１Ａ，Ｓ２Ａで囲む領域、即ち、ソース用パッド６６及びドレイン用パッド６７に近い領域に電流が最も集中していることが分かった。

そこで、円Ｓ１Ａで囲む領域については、ソース用スルーホール７３を他の領域におけるピッチｐ１０よりも例えば約２倍広いピッチｐ１１で形成してある。円Ｓ２Ａで囲む領域については、ドレイン用スルーホール７４を他の領域におけるピッチｐ１０よりも例えば約２倍広いピッチｐ１１で形成してある。即ち、ソース用スルーホール７３及びドレイン用スルーホール７４は、分布がＭＯＳパワートランジスタ５０の領域の全面について一様ではなく、電流が集中し易い領域については、分布が他の領域よりも粗に形成してある。

なお、円Ｓ１Ａ、Ｓ２Ａで囲む領域以外の領域についても、ソース用パッド６６及びドレイン用パッド６７からの距離に応じて、この距離が短い部分についてはピッチが広く、この距離が長い部分についてはピッチが狭くなるように、ソース用スルーホール７３及びドレイン用スルーホール７４の分布を変化させてもよい。
［ＭＯＳパワートランジスタ５０の効果］
これによって、ＭＯＳパワートランジスタ５０は以下の効果を有する。
（１）ＭＯＳパワートランジスタ５０の動作効率が改善される。
従来はＭＯＳパワートランジスタでは電流が局部的に集中し易かった領域のＭＯＳトランジスタに対する電流密度が低下して、全部のＭＯＳトランジスタ５２−１〜５２−ｎに対する電流密度が平均化し、局部的な発熱が起きなくなり、この局部的な発熱に起因するＭＯＳトランジスタの動作効率の低下が起き難くなる。即ち、全部のＭＯＳトランジスタ５２−１〜５２−ｎが効率良く動作するようになって、ＭＯＳパワートランジスタ５０の動作効率が改善される。
（２）ＭＯＳパワートランジスタ５０の面積効率を最適化できる。

目的とする特性を従来のＭＯＳパワートランジスタよりも狭い面積で達成することが可能となる。よって、半導体チップのサイズを従来よりも小さくすることが出来、半導体装置の製造原価を低減することが出来る。
（３）ＥＳＤ耐量が改善される。

外部からの静電気がソース用パッド６６及びドレイン用パッド６７に流れ込んだ場合に、円Ｓ１Ａ、Ｓ１Ａで囲む領域に電流が集中することが避けられ、静電気の電流はＭＯＳパワートランジスタ５０の面積全体に分散し、ＥＳＤ耐量が改善される。

図４は本発明の実施例２になるＭＯＳパワートランジスタ５０Ｂを示す。このＭＯＳパワートランジスタ５０Ｂは、図１に示すＭＯＳパワートランジスタ５０とは、ソース共通接続用アルミ配線層６４Ｂとドレイン共通接続用アルミ配線層６５Ｂとが相違し、これに伴って、ソース用スルーホール７３及びドレイン用スルーホール７４が他の領域よりも粗に分布してある領域が相違している。

ソース共通接続用アルミ配線層６４Ｂは、Ｕ字形状であり、二つの腕６４Ｂａ，６４ＢｂのＹ１−Ｙ２方向の幅が、ソース用パッド６６から遠くなるにつれて狭くなる細長い略直角三角形の形状である。ドレイン共通接続用アルミ配線層６５Ｂは、腕６４Ｂａ，６４Ｂｂの間に位置しており、細長い二等辺三角形であり、Ｙ１−Ｙ２方向の幅がドレイン用パッド６７から遠くなるにつれて狭くなる形状である。

ソース用パッド６６に近くて電流が集中し易い円Ｓ１Ｂａ，Ｓ１Ｂｂで囲む領域については、ソース用スルーホール７３を他の領域におけるピッチｐ１０よりも例えば約２倍広いピッチｐ１１で形成してある。同じくドレイン用パッド６７に近くて電流が集中し易い円Ｓ２Ｂで囲む領域については、ドレイン用スルーホール７４を他の領域におけるピッチｐ１０よりも例えば約２倍広いピッチｐ１１で形成してある。

これによって、ＭＯＳパワートランジスタ５０Ｂは、上記と同じく、（１）ＭＯＳパワートランジスタ５０の動作効率が改善される、（２）ＭＯＳパワートランジスタ５０の面積効率を最適化できる、（３）ＥＳＤ耐量が改善される、という効果を有する。

図５は本発明の実施例３になるＭＯＳパワートランジスタ５０Ｃを示す。図６はソース共通接続用アルミ配線層６４Ｃを示す。このＭＯＳパワートランジスタ５０Ｃは、図４に示すＭＯＳパワートランジスタ５０Ｂとは、ソース共通接続用アルミ配線層６４Ｃの形状及びソース用スルーホール７３の分布が相違する。

Ｑ１、Ｑ２は、夫々ＭＯＳパワートランジスタ５０ＣのＸ１−Ｘ２方向の長さを三等分したときのＸ２側から１／３の位置及び２／３の位置である。
［ソース共通接続用アルミ配線層６４Ｃの形状等］
先ず、ソース共通接続用アルミ配線層６４Ｃに関して説明する。

ソース共通接続用アルミ配線層６４Ｃは、Ｕ字形状であり、Ｘ２方向に延びている二つの細長い略直角三角形の腕６４Ｃａ，６４Ｃｂを有し、且つ、腕６４Ｃａがジグザグ状のスリットでもって第１、第２、第３の分岐腕部６４Ｃａ１、６４Ｃａ２、６４Ｃａ３に分けてあり、腕６４Ｃｂが同じくジグザグ状のスリットでもって第１、第２、第３の分岐腕部６４Ｃｂ１、６４Ｃｂ２、６４Ｃｂ３に分けてある構成であり、Ｘ１−Ｘ２方向の中心線ＸＣに関して対称である形状である。

第１の分岐腕部６４Ｃａ１、６４Ｃｂ１は幅がＷ１で、長さがＬ１である。第２の分岐腕部６４Ｃａ２、６４Ｃｂ２は幅がＷ２で、長さがＬ２である。第３の分岐腕部６４Ｃａ３、６４Ｃｂ３は幅がＷ３で、長さがＬ３である。長さＬ１，Ｌ２、Ｌ３は、Ｌ１＜Ｌ２＜Ｌ３の関係にある。第３の分岐腕部６４Ｃａ３、６４Ｃｂ３は、ＭＯＳパワートランジスタ５０ＣのＸ１側端まで到っており、第２の分岐腕部６４Ｃａ２、６４Ｃｂ２は位置Ｑ２まで到っており、第１の分岐腕部６４Ｃａ１、６４Ｃｂ１は位置Ｑ１まで到っている。第１の分岐腕部６４Ｃａ１、６４Ｃｂ１はＹ１−Ｙ２方向上両端側に位置している。第２の分岐腕部６４Ｃａ２、６４Ｃｂ２は、夫々第１の分岐腕部６４Ｃａ１、６４Ｃｂ１の内側に沿って延びている。第３の分岐腕部６４Ｃａ３、６４Ｃｂ３は、夫々第１の分岐腕部６４Ｃａ２、６４Ｃｂ２の内側に沿って延びている。幅Ｗ１、Ｗ２、Ｗ３は、Ｗ１＝Ｗ２，Ｗ２＜Ｗ３の関係にある。

第１の分岐腕部６４Ｃａ１、６４Ｃｂ１については、ソース用スルーホール７３は、第１の分岐腕部６４Ｃａ１、６４Ｃｂ１の全長に亘って形成してある。

第２の分岐腕部６４Ｃａ２、６４Ｃｂ２については、ソース用スルーホール７３は、第２の分岐腕部６４Ｃａ２、６４Ｃｂ２のうち、第１の分岐腕部６４Ｃａ１、６４Ｃｂ１より先に延びている部分６４Ｃａ２ａ、６４Ｃｂ２ａにのみ形成してある。

第３の分岐腕部６４Ｃａ３、６４Ｃｂ３については、ソース用スルーホール７３は、第３の分岐腕部６４Ｃａ３、６４Ｃｂ３のうち、第２の分岐腕部６４Ｃａ２、６４Ｃｂ２より先に延びている部分６４Ｃａ３ａ、６４Ｃｂ３ａにのみ形成してある。

ソース用スルーホール７３は全て同じピッチｐ２０で形成してある。

これによって、全部のＭＯＳトランジスタ５２−１〜５２−ｎのソースＳについては、ソース用パッド６６から各ＭＯＳトランジスタ５２−１〜５２−ｎのソースＳまでのインピーダンス、即ち、第１、第２、第３の分岐腕部６４Ｃａ１、６４Ｃａ２、６４Ｃａ３、６４Ｃｂ１、６４Ｃｂ２、６４Ｃｂ３と、ソース用スルーホール７３とを合わせたインピーダンスが均一となっている。
［ドレイン共通接続用アルミ配線層６５Ｃの形状等］
次に、ドレイン共通接続用アルミ配線層６５Ｃに関して説明する。

ドレイン共通接続用アルミ配線層６５Ｃは、ソース共通接続用アルミ配線層６４Ｃの腕６４Ｃａ，６４Ｃｂの間に位置しており、細長い二等辺三角形であり、Ｙ１−Ｙ２方向の幅がドレイン用パッド６７から遠くなるにつれて狭くなる形状である。

ドレイン用パッド６７に近い円Ｓ２Ｃで囲む領域については、ドレイン用スルーホール７４を他の領域におけるピッチｐ１０よりも例えば約２倍広いピッチｐ１１で形成してある。
［ＭＯＳパワートランジスタ５０Ｂの特性等］
これによって、ＭＯＳパワートランジスタ５０Ｃは、全部のＭＯＳトランジスタ５２−１〜５２−ｎのソースＳについては、ソース用パッド６６と各ＭＯＳトランジスタ５２−１〜５２−ｎのソースＳまでのインピーダンスが均一になり、電流が集中する部分が生じないようになる。また、全部のＭＯＳトランジスタ５２−１〜５２−ｎのソースＳについては、電流が集中し易かった領域のＭＯＳトランジスタに対する電流密度が低下される。この結果、全部のＭＯＳトランジスタ５２−１〜５２−ｎに対する電流密度が平均化し、ＭＯＳパワートランジスタ５０の動作効率が改善される。

また、ＭＯＳパワートランジスタ５０Ｃは、前記と同じく、ＭＯＳパワートランジスタ５０の面積効率を最適化できる、及びＥＳＤ耐量が改善される、という効果も有する。

なお、上記ＭＯＳパワートランジスタ５０Ｃにおいて、ドレイン共通接続用アルミ配線層６５Ｃをソース共通接続用アルミ配線層６４Ｃのように、Ｕ字形状であり、二つの細長い略直角三角形の腕を第１、第２、第３の分岐腕部に分けた構成とし、ソース共通接続用アルミ配線層６４Ｃをドレイン共通接続用アルミ配線層６５Ｃのように、細長い二等辺三角形としてもよい。

また、ドレイン共通接続用アルミ配線層６５Ｃもソース共通接続用アルミ配線層６４Ｃのように複数の分岐腕部に分けた構成としてもよい。

なお、本発明はＭＯＳパワートランジスタに限らず、バイポーラパワートランジスタにも適用される。この場合には、入力端としてのコレクタと制御端としてのベースと出力端としてのエミッタが繰り返して多数並んで配置してあり、コレクタとベースとエミッタとよりなるバイポーラトランジスタが多数並んだトランジスタ集合部を有し、全部のコレクタがコレクタ用スルーホールによって第１の導電体層により共通に接続してあり、全部のエミッタがエミッタ用スルーホールによって第２の導電体層により共通に接続してあり、コレクタ用スルーホール及びエミッタ用スルーホールの分布が適宜定めてあり、全部のバイポーラトランジスタに流れる電流密度が均一となるようになっている構成となる。

本発明の実施例１になるＭＯＳパワートランジスタを示す図である。 図１中、II-II線に沿う部分を拡大して示す断面図である。 図１のＭＯＳパワートランジスタの等価回路を示す図である。 本発明の実施例２になるＭＯＳパワートランジスタを示す図である。 本発明の実施例３になるＭＯＳパワートランジスタを示す図である。 図５中のソース共通接続用アルミ配線層を示す図である。 従来の１例のＭＯＳパワートランジスタを示す図である。

符号の説明

５０、５０Ｂ，５０Ｃ ＭＯＳパワートランジスタ
５１ ＭＯＳトランジスタ集合部
５２−１〜５２−ｎ ＭＯＳトランジスタ
６２ 下側アルミ配線層
６４、６４Ｂ、６４Ｃ ソース共通接続用アルミ配線層
６４Ｂａ，６４Ｂｂ、６４Ｃａ，６４Ｃｂ 腕
６４Ｃａ１、６４Ｃｂ１ 第１の分岐腕部
６４Ｃａ２、６４Ｃｂ２ 第２の分岐腕部
６４Ｃａ２ａ、６４Ｃｂ２ａ 先端の部分
６４Ｃａ３、６４Ｃｂ３ 第３の分岐腕部
６４Ｃａ３ａ、６４Ｃｂ３ａ 先端の部分
６５、６５Ｂ ドレイン共通接続用アルミ配線層
６６ ソース用パッド
６７ ドレイン用パッド
７１，７２ コンタクト
７３ ソース用スルーホール
７４ ドレイン用スルーホール

Claims (5)

1. 入力端と制御端と出力端とが多数並んで配置してあり、前記入力端と前記制御端と前記出力端とよりなるトランジスタが多数並んだトランジスタ集合部を有し、
   且つ、全部の入力端が第１の導電体層により共通に接続してあり、全部の出力端が第２の導電体層により共通に接続してあり、
   前記第１の導電体層は第１のパッドを有し、前記第２の導電体層は第２のパッドを有する構成の半導体装置において、
   全部のトランジスタに流れる電流密度が均一となるように、前記入力端と前記第１の導電体層とを接続する第１のスルーホールの分布及び前記出力端と前記第２の導電体層とを接続する第２のスルーホールの分布を、前記トランジスタの前記第１、第２のパッドからの距離に応じて変えてある構成としたことを特徴とする半導体装置。
2. 入力端と制御端と出力端とが多数並んで配置してあり、前記入力端と前記制御端と前記出力端とよりなるトランジスタが多数並んだトランジスタ集合部を有し、
   且つ、全部の入力端が第１の導電体層により共通に接続してあり、全部の出力端が第２の導電体層により共通に接続してあり、
   前記第１の導電体層は第１のパッドを有し、前記第２の導電体層は第２のパッドを有する構成の半導体装置において、
   全部のトランジスタに流れる電流密度が均一なるように、前記入力端と前記第１の導電体層とを接続する第１のスルーホールの分布及び前記出力端と前記第２の導電体層とを接続する第２のスルーホールの分布を、夫々前記第１及び第２のパッドの近くの部分については、他の部分に比較して粗くしてある構成としたとしたことを特徴とする半導体装置。
3. 入力端と制御端と出力端とが多数並んで配置してあり、前記入力端と前記制御端と前記出力端とよりなるトランジスタが多数並んだトランジスタ集合部を有し、
   且つ、全部の入力端が第１の導電体層により共通に接続してあり、全部の出力端が第２の導電体層により共通に接続してあり、
   前記第１の導電体層は第１のパッドを有し、前記第２の導電体層は第２のパッドを有する構成の半導体装置において、
   前記第１の導電体層及び第２の導電体層のちの少なくとも一方の導電体層は、複数の分岐腕部を有し、該複数の分岐腕部は、長さが相違し且つ長い分岐腕部の幅は短い分岐腕部の幅よりも広い形状であり、
   且つ、前記入力端及び出力端のうちの少なくとも一方の端と各分岐腕部とを接続するスルーホールが、最も短い分岐腕部についてはその全長に亘って形成してあり、他の分岐腕部についてはそれより短い分岐腕部より先に延びている先端側の部分に形成してあり、
   パッドから各分岐腕部を介してトランジスタに到るまでのインピーダンスが各トランジスタについて均一である構成としたとしたことを特徴とする半導体装置。
4. 入力端と制御端と出力端とが多数並んで配置してあり、前記入力端と前記制御端と前記出力端とよりなるトランジスタが多数並んだトランジスタ集合部を有し、
   且つ、全部の入力端が第１の導電体層により共通に接続してあり、全部の出力端が第２の導電体層により共通に接続してあり、
   前記第１の導電体層は第１のパッドを有し、前記第２の導電体層は第２のパッドを有する構成の半導体装置において、
   前記第１の導電体層又は第２の導電体層のちの一方の導電体層は、複数の分岐腕部を有し、該複数の分岐腕部は、長さが相違し且つ長い分岐腕部の幅は短い分岐腕部の幅よりも広い形状であり、
   且つ、前記入力端又は出力端のうちの一方の端と各分岐腕部とを接続するスルーホールが、最も短い分岐腕部についてはその全長に亘って形成してあり、他の分岐腕部についてはそれより短い分岐腕部より先に延びている先端側の部分に形成してあり、
   且つ、他方の導電体層は、他方の端と他方の導電体層とを接続するスルーホールの分布が、パッドの近くの部分が他の部分に比較して粗くしてある構成とした構成としたことを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記一方の導電体層は、Ｕ字形状であり、その各腕部が、複数の分岐腕部に分岐されている構成であり、
   前記他方の導電体層は、前記一方の導電体層の両側の腕部間に存在する二等辺三角形状であることを特徴とする半導体装置。

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